CN1236989A - 半导体器件及其制作方法 - Google Patents
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Abstract
半导体器件制造方法包括提供半导体衬底(1);形成第二半导体元件的第二栅电极(4);形成第二源/漏区(5);形成第二侧壁绝缘膜(6);形成第一栅电极(10);形成第一源/漏区(11);和形成第一侧壁绝缘膜(12)。半导体衬底(1)具有第一和第二半导体元件形成区(S,S)。在第一半导体元件形成区(S)被掩蔽的状态下,在第二半导体元件形成区(S)形成第二半导体元件的第二栅电极(4)和形成第二半导体元件的第二源/漏区(5)。
Description
本发明涉及一种热载流子抵抗力得以增强和硅化物层得以高可靠性地形成的半导体器件及其制作方法。
近几年，合并的DRAM(动态随机存取存储器)-逻辑LSI(大规模集成电路)已被应用在许多场合。在合并的DRAM-逻辑LSI中，逻辑电路和DRAM被同时形成在单一芯片上，以使得ULSI(超大规模集成电路)具有更高的性能并因此具有更强的功能。预期这种合并的DRAM-逻辑LSI将在不降低逻辑部分的性能的情况下包括一个大容量的DRAM，并预期可以以低成本制作这种合并的DRAM-逻辑LSI。
由于这个原因，在合并的DRAM-逻辑LSI中，使用了将硅化物层形成在作为MOSFET(金属氧化物半导体场效应晶体管)源/漏区的高杂质浓度扩散层的表面上的结构以实现高性能。为了以自对准方式形成该硅化物层，常常用氮化硅膜作为隔离物来覆盖栅电极的侧部。
一方面，在普通用途的DRAM中，考虑到成本，不将硅化物层形成在扩散层的表面上。相反，如果将DRAM与逻辑LSI合并，不增加成本即可使硅化物层形成在DRAM的MOSFET的扩散层的表面上。
然而，在DRAM存储器单元中，作为MOSFET的源/漏区的扩散层是结深很浅的具有低杂质浓度的扩散层。这里，使DRAM存储器单元中的MOSFET源/漏区形成为结深很浅的具有低杂质浓度的扩散层的原因是要抑制短沟道效应、抑制结漏电流和增强抗热载流子能力。并且，用氧化硅膜作为形成在MOSFET的栅电极的侧部上的绝缘膜隔离物。
然而，如果使硅化物层形成在结深很浅的具有低杂质浓度的扩散层的表面上作为DRAM存储器单元中的MOSFET的源/漏区，就会带来下面的第一到第三的问题：
第一，硅化物层和具有低杂质浓度的扩散层之间的接触电阻较高。虽然硅化物层形成在源/漏区上，但是也会有源/漏区的外部电阻较高、与原本的目的相背离的情况。
第二，源/漏区的扩散层深度较浅引起结漏电流增加。第三，用氮化硅膜作为栅电极侧部上的绝缘膜隔离物引起热载流子抵抗力恶化。
作为一种避免上述部分问题的方法，一种在半导体器件的扩散层上选择性地形成一层硅化物层的方法公开于日本公开专利申请JP-A-平3-205865中。公报公开了一种在半导体器件的第一MOSFET的扩散层表面上形成硅化物层和在半导体器件的第二MOSFET的扩散层表面上不形成硅化物层的方法。
参照图1至5，公报中所记录的常规实例将在下面给予描述。
首先，在图1中，一个N型槽102、一层场氧化膜103、一层栅氧化膜104、一个由多晶硅等形成的栅电极105、一个P型低杂质浓度区107和侧壁106被形成在一个半导体衬底101的表面上。
然后，如图2所示，作为第一绝缘膜的一层氮化硅膜112被生长在表面的整个区域上。氮化硅膜112具有掩膜的功能，在其上形成有硅化物层的区域和其上没有形成硅化物层的区域之间隔离漏/源区。氮化硅膜112有例如30nm的厚度。然后，作为第二绝缘膜的氧化硅膜113以大约100nm的厚度被沉积在表面的整个区域上。
然后，如图3所示，用光刻法蚀刻氧化硅膜113的对应于其上形成有硅化物层的区域。然后，对应于同一区域的氮化硅膜112被蚀刻。
然后，如图4所示，将一种具有高熔点的金属，例如钛喷镀在整个表面上。然后，进行退火，使得钛和硅发生反应而结合在氧化硅膜113被去除的区域，相应地形成钛硅化物109。钛硅化物109有例如大约100nm的厚度。
然后，如图5所示，用蚀刻法将没有组成钛硅化物109并且被置于未去除氧化硅膜113的区域上的钛去除。然后，将大约25nm厚度的氧化硅膜114形成在整个表面上。此后，用例如硼离子注入技术形成P型高浓度杂质区111a。
然而，在这个常规实例中，为了形成有钛硅化物109形成的区域和没有钛硅化物109形成的区域，必须增加一个光刻制版工序。因此，该常规实例存在增加了制作工序的缺点。
并且，在该常规实例中，对于MOSFET的栅电极的侧壁，同一种材料被用在硅化物形成的区域和硅化物未形成的区域。因此，该常规实例对合并的DRAM-逻辑器件的简单应用导致了MOSFET的热载流子抵抗力恶化的问题。
为了在钛硅化物109形成的区域中改变侧壁的材料，用光刻制版工序将已形成的侧壁106去除。然后，可以重新形成下一个侧壁106。然而，为了进行这种处理，必须增加一个或多个光刻制版工序。因此，这种方法存在增加了制作工序的缺点。
日本公开专利申请JP-A-平9-116113中公开了一种如下所述的制作半导体器件的方法。在一个电路场效应晶体管被用绝缘膜覆盖之后，将一个存储器单元形成。存储器单元形成后，电路场效应晶体管的扩散层的表面被暴露出来，以便然后在被暴露的扩散层表面上形成覆盖的导电层。
日本公开专利申请JP-A-平4-262573中公开了一种如下所述的制作半导体器件的方法。当形成一个具有LDD(低掺杂浓度源/漏)结构的晶体管时，一层对一个存储器单元阵列结构区和一个外围电路结构区来说共用的第一侧壁保护膜被形成。此后，在外围电路结构区，仅对第一侧壁保护膜进行各向异性蚀刻，从而形成宽度窄于第一侧壁保护膜的第二侧壁保护膜。然后，用这些第一和第二侧壁保护膜作为各自的掩膜，将具有不同宽度的LDD区形成在各自的存储器单元阵列区和外围电路区。
日本公开专利申请JP-A-平10-41480公开了一种如下所述的制作半导体器件的方法。在一个包含晶体管结构的半导体存储器器件中，分别形成一个元件阵列区、一个核心区和一个外围电路区。元件阵列区中的晶体管的源/漏区是低浓度杂质区，核心区中的晶体管的源/漏区是用同一种掺杂物形成的一个高浓度杂质区112和一个低浓度杂质区108。外围电路区的晶体管的一个源/漏区是用彼此不同的掺杂物形成的一个高浓度杂质区和一个低浓度杂质区。尤其是，核心区中的晶体管的低浓度杂质区的掺杂物的扩散率低于外围电路区中的晶体管的低浓度杂质区的掺杂物。
本发明是考虑到上述背景而完成的。因此，本发明提供了一种在不增加制作工序的情况下热载流子抵抗力不恶化的半导体器件及其制作方法。
并且，本发明提供了一种硅化物层可以高可靠性地形成而不会使抗热载流子能力变差和不增加制作工序的半导体器件及其制作方法。
本发明是为了解决常规半导体器件及其制作方法的上述问题而实现的。本发明的一个目的是提供一种热载流子抵抗力得到增强的半导体器件及其制作方法。另一个目的是提供一种硅化物层可以高可靠性地形成的半导体器件及其制作方法。
为了实现本发明的一个方面，制作一个半导体器件的方法包括：
(a)提供一个包含第一和第二半导体元件形成区的半导体衬底；
(b)在第一半导体元件形成区被掩蔽的状态下，在第二半导体元件形
成区形成第二半导体元件的一个第二栅电极；
(c)在第一半导体元件形成区被掩蔽的状态下，在第二半导体元件形
成区形成第二半导体元件的一个源/漏区；
(d)在第一半导体元件形成区被掩蔽的状态下，在第二栅电极的侧面
部分上形成第二侧壁绝缘膜；
(e)在第二半导体元件形成区被掩蔽的状态下，在第一半导体元件形
成区形成第一半导体元件的一个第一栅电极；
(f)在第二半导体元件形成区被掩蔽的状态下，在第一半导体元件形
成区形成第一半导体元件的一个源/漏区；和
(g)在第一栅电极的侧面部分上形成第一侧壁绝缘膜。
在此情况中，进行了步骤(b)、(c)和(d)之后，进行步骤(e)、(f)和(g)。
还是在此情况中，进行了步骤(e)、(f)和(g)之后进行步骤(b)、(c)和
(d)。
这种制作半导体器件的方法还进一步包括将第一源/漏区的杂质浓度设定至一个预定的杂质浓度。
为了实现本发明的另一方面，这种制作半导体器件的方法还包括在已被设定至预定杂质浓度的第一源/漏区上形成一层硅化物层。
在此情况下，第一半导体元件是一个逻辑集成电路的MOSFET，第二半导体元件是一个DRAM存储器单元的MOSFET。
还是在此情况下，硅化物层的形成包括与第一侧壁绝缘膜自对准而形成硅化物层。
还是在此情况下，第一和第二侧壁绝缘膜由彼此不同的材料形成。
在此情况下，第二侧壁绝缘膜由氧化硅形成。
还是在此情况下，第一侧壁绝缘膜由氮化硅形成。
还是在此情况下，掩蔽第一和第二半导体元件形成区的掩膜彼此不同。
在此实例中，第一侧壁绝缘膜的形成包括在第二半导体元件形成区被掩蔽的状态下，形成第一侧壁绝缘膜。
还是在此情况下，已被设定至预定杂质浓度的第一源/漏区的杂质浓度高于第二源/漏区。
还是在此情况下，第二源/漏区与DRAM的存储单元的电容的一个电极和DRAM存储器单元的一条位线二者之一相连接。
还是在此情况下，被设定至预定杂质浓度的第二源/漏区与DRAM的存储单元的一条位线连接。
还是在此情况下，在步骤(b)中，多个第二栅电极被形成于第二半导体元件形成区，并且步骤(b)包括掩蔽第一半导体元件形成区和位于第一、第二半导体元件形成区之间的一个元件分离区。
还是在此情况下，这种制作半导体器件的方法还包括当第一源/漏区的杂质浓度被设定至预定的杂质浓度时，形成一个虚拟栅电极来覆盖第二源/漏区。
在此情况下，形成一个虚拟栅电极包括：虚拟栅电极的形成使得第三侧壁绝缘膜被形成在虚拟栅电极的第一半导体元件形成区侧部上方的侧面部分上和第四侧壁绝缘膜被形成在虚拟栅电极的第二半导体元件形成区侧部上方的侧面部分上。
还是在此情况下，形成一个虚拟栅电极包括：当第二栅电极形成时用第一掩膜掩蔽第一半导体元件形成区和当第一栅电极形成时用第二掩膜掩蔽第二半导体元件形成区来形成一个虚拟栅电极。
为了实现本发明的另一方面内容，一个半导体器件包括：在其中形成有彼此电分离的第一和第二半导体元件形成区的一个半导体衬底，一个形成在半导体元件形成区中的第一MOS(金属氧化物半导体)晶体管，一层形成在第一MOS晶体管的栅电极的侧面部分上的第一绝缘膜隔离物，一个形成在第二半导体元件形成区的第二MOS晶体管，和形成在第二MOS晶体管的栅电极的侧面部分上并由不同于第一绝缘膜隔离物的材料所形成的一层第二绝缘膜隔离物。
在此情况下，第一绝缘膜隔离物具有增强第一M0S晶体管的热载流子抵抗力的功能，第二绝缘膜隔离物具有在第二MOS晶体管的源/漏区中以自对准方式形成硅化物层时保护第二MOS晶体管的栅电极和帮助形成硅化物层的功能。
为了实现本发明的另一个方面内容，该半导体器件还包括：形成在第一、第二半导体元件形成区之间且具有MOS晶体管的栅电极结构的一个虚拟栅电极，形成在虚拟栅电极的第一半导体元件形成区侧部的侧面部分上的一层第三绝缘膜隔离物和形成在虚拟栅电极的第二半导体元件形成区侧部的侧面部分上的一层第四绝缘膜隔离物。
本发明提供一种制作半导体器件的方法：当形成DRAM和逻辑电路合并在单一芯片上的一个半导体集成电路时，形成在DRAM存储器单元的晶体管的侧面部分上的绝缘膜隔离物的材料(如氧化硅膜)和形成在存储器单元以外晶体管的侧面部分上的绝缘膜隔离物的材料(如氮化硅)彼此不同。
如图7至13所示，在一个存储器单元和外围电路区中的那些MOSFET的各自的栅电极是用不同的掩膜顺序形成。相应地，不增加掩膜的总数量即可使形成在栅电极的侧面部分上的绝缘膜隔离物的材料彼此不同。
参照附图，可以得到对本发明的思想更彻底的理解。在附图中，相同的参照数字代表相同的特征，其中：
图1是显示制作一个常规的半导体器件的一个工序的剖面图；
图2是显示制作一个常规的半导体器件的另一个工序的剖面图；
图3是显示制作一个常规的半导体器件的再一个工序的剖面图；
图4是显示制作一个常规的半导体器件的再另一个工序的剖面图；
图5是显示制作一个常规的半导体器件的再另一个工序的剖面图；
图6是显示根据本发明的第一实施例的一个半导体器件的剖面图；
图7是显示制作图6所示的半导体器件的一个工序的剖面图；
图8是显示制作图6所示的半导体器件的另一个工序的剖面图；
图9是显示制作图6所示的半导体器件的另一个工序的剖面图；
图10是显示制作图6所示的半导体器件的另一个工序的剖面图；
图11是显示制作图6所示的半导体器件的另一个工序的剖面图；
图12是显示制作图6所示的半导体器件的另一个工序的剖面图；
图13是显示制作图6所示的半导体器件的另一个工序的剖面图；
图14是显示制作图6所示的半导体器件的另一个工序的剖面图；
图15是显示根据本发明的第二实施例的一个半导体器件的剖面图；
图16是显示制作图15所示的半导体器件的一个工序的剖面图；
图17是显示制作图15所示的半导体器件的另一个工序的剖面图；
图18是显示制作图15所示的半导体器件的另一个工序的剖面图；
图19是显示制作图15所示的半导体器件的另一个工序的剖面图；
图20是显示制作图15所示的半导体器件的另一个工序的剖面图；
图21是显示制作图15所示的半导体器件的另一个工序的剖面图；
图22是显示制作图15所示的半导体器件的另一个工序的剖面图；
图23是显示制作图15所示的半导体器件的另一个工序的剖面图；
现在参照附图，将详细描述本发明的各个实施例。下面将参照附图描述本发明的实施例。
图6是显示根据本发明第一实施例的一个半导体器件的结构的剖面图。如图6所示，在例如P型硅衬底1的表面区，一个元件区S被由氧化硅形成的元件分离绝缘膜2所确定。元件区S包括一个存储器单元区和一个外围电路区。
在元件区S中，一层栅氧化膜3被形成在P型硅衬底1的表面上。栅氧化膜3由膜厚为8nm的氧化硅所形成。在存储器单元区，存储器单元晶体管的一个栅电极4被形成在栅氧化膜3的表面上。栅电极4是一层膜厚100nm的N型多晶硅膜和一层膜厚150nm的钨硅化物膜的叠层膜。
一个外围栅电极10被形成在外围电路区栅氧化膜3的表面上。外围栅电极10是一层膜厚100nm的N型多晶硅膜和一层膜厚150nm的钨硅化物膜的叠层膜。一层第一氮化硅膜32被形成在单元栅电极4和外围栅电极10的表面上。一层单元栅侧氧化硅膜6被形成在单元栅电极4的侧面部分上。
一层外围栅侧氮化硅膜12被形成在外围栅电极10的侧面部分上。
在存储器单元区，低杂质浓度单元N型扩散层5被形成在P型半导体衬底1的表面上，在该衬底上没有单元栅电极4形成。低杂质浓度单元N型扩散层5为存储器单元区中单元MOSFET的源/漏区。
在外围电路区，一层低杂质浓度外围N型扩散层11和一层高杂质浓度外围N型扩散层14被形成在P型半导体衬底1的表面上，在该衬底上没有外围栅电极10形成。低杂质浓度外围N型扩散层11和高杂质浓度外围N型扩散层14为在外围电路区中外围MOSFET的一个源/漏区。一层钛硅化物层15被形成在高杂质浓度外围N型扩散层14的表面上。
膜厚50nm的钛硅化物层15被形成在高杂质浓度外围N型扩散层14的表面上。一层由膜厚300nm的氧化硅形成的第一内层介质膜16被沉积在P型半导体衬底1的表面上。一条位线18被形成在第一内层介质膜16的表面上。位线18由膜厚150nm的钨硅化物所形成。一个第一接触插塞17被形成在第一内层介质膜16中。第一接触插塞17将低杂质浓度单元N型扩散层5或钛硅化物层15连接到位线18。第一接触插塞17由N型多晶硅形成。
由膜厚200nm的氧化硅所形成的一层第二内层介质膜19被沉积在第一内层介质膜16的表面上。电容器的一个下部电极21被形成在第二内层介质膜19的表面上。电容器的下部电极21由膜厚500nm的N型多晶硅所形成。由N型多晶硅所形成的第二接触插塞20被形成在第二内层介质膜19和第一内层介质膜16中。第二接触插塞20将低杂质浓度单元N型扩散层5连接到电容器的下部电极21。
电容器的一层绝缘膜22被提供在电容器的下部电极21的表面上以将其覆盖。电容器的一个上部电极24被形成在电容器的绝缘膜22上。一层第三内层介质膜23被沉积在第二内层介质膜19的表面上。第三内层介质膜23由膜厚200nm的氧化硅形成。金属布线26被形成在第三内层介质膜的表面上。金属布线由膜厚300nm的铝合金所形成。第三接触插塞25被形成在第三内层介质膜23、第二内层介质膜19和第一内层介质膜16中。用于将钛硅化物层15连接到金属布线26的第三接触插塞25由钨形成。
此外，标号27表示氧化硅膜的残余，标号28表示氮化硅膜。
参照图7至14，下面将描述制作图6所示的半导体器件的一个工序。图7至14是按制作方法的顺序显示第一实施例的半导体器件的剖面图。
在图7中，元件分离绝缘膜2被形成在P型硅衬底1的表面上。用元件分离绝缘膜2将元件区S限定在P型硅衬底的表面上。元件分离绝缘膜2具有沟槽隔离结构，在该结构中氧化硅被埋入形成在P型硅衬底1的表面上的沟槽内。
在元件区S，栅氧化膜3被形成在P型硅衬底1的表面上。栅氧化膜3由膜厚8nm、用热氧化方法形成的氧化硅构成。然后，由钨多晶硅化物膜31和第一氮化硅膜32组成的叠层膜被形成在栅氧化膜3上。钨多晶硅化物膜31包括一层N型多晶硅膜和一层钨硅化物膜。N型多晶硅化物具有100nm的膜厚并且被用CVD(化学汽相淀积)方法沉积在P型硅衬底1的整个表面上。钨硅化物膜具有150nm的膜厚，并且是经溅射淀积在P型硅衬底的这个表面上。第一氮化硅膜32被用CVD方法沉积并具有200nm的膜厚。
然后，用由光刻制版技术所形成的光致敏抗蚀层33作为掩膜，通过蚀刻第一氮化硅膜32和钨多晶硅化物31使单元栅电极形成。这期间，由于外围电路区被光致敏抗蚀层33整个地覆盖，外围电路区中的各自的叠层膜被留存下来。
然后，在图8中，去除光致敏抗蚀层33后，在外围电路区和存储器单元区，用第一氮化硅膜32和钨多晶硅化物31的叠层膜作为掩膜，进行离子注入。在离子注入过程中，离子以2E13cm-2的注入用量和15KeV(电子千伏)的注入能量被注入。相应地，低杂质浓度单元N型扩散层5被形成在存储器单元区。
然后，膜厚50nm的一层氧化硅膜被用CVD方法沉积。沉积的氧化硅膜被深蚀刻，从而仅在存储器单元的晶体管的栅电极4的侧面部分上形成单元栅侧氧化硅膜6。
然后，在图9中，用由光刻制版技术形成的光致敏抗蚀层34作为掩膜，通过蚀刻第一氮化硅膜32和钨多晶硅化物膜31，使外围电路区晶体管的栅电极10形成。这期间，光致敏抗蚀层34被形成在存储器单元区的整个区域上。
这期间，可能会有氧化硅膜的残余27产生在存储器单元区和外围电路区之间的边界的情形。然后，用光致敏抗蚀层34作为掩膜进行离子注入。在离子注入过程中，砷离子以的1E13cm-2注入用量和30KeV的注入能量被注入。相应地，低杂质浓度外围N型扩散层11被形成在外围电路区。
然后，在图10中，在外围电路区和存储器单元区去除光致敏抗蚀层34后，膜厚150nm的第二氮化硅膜12a被用CVD法沉积。然后，用由光刻制版技术形成的光致敏抗蚀层35作为掩膜，通过深蚀刻第二氮化硅膜12a，使外围栅侧氮化硅膜12形成在外围栅电极10的侧面部分上。光致敏抗蚀层35被形成在存储器单元区的整个区域上。
通过使用离子注入技术，砷离子以3E15cm-2的剂量和30KeV的能量被注入。相应地，高杂质浓度外围N型扩散层14被形成在外围电路区。
然后，在图11中，去除光致敏抗蚀层35后，用溅射法淀积膜厚30nm的钛。然后，在650℃的气氛中进行1分钟的退火。相应地，在被暴露的高杂质浓度外围N型扩散层14中的硅和沉积的钛彼此发生反应。未反应的钛被用氢氧化氨和双氧水的混合液去除。然后，在800℃的气氛中进行1分钟的退火，从而形成具有高稳定性、500nm膜厚的钛硅化物。
然后，在图12中，第一内层介质膜16被用CVD法沉积在存储器单元区和外围电路区的表面上。第一内层介质膜16由300nm膜厚的氧化硅形成。然后，在第一内层介质膜16中打开一个朝向低杂质浓度单元N型扩散层5或钛硅化物层15的触点孔C1。膜厚300nm的N型多晶硅膜被用CVD方法沉积在该打开的触点孔C1中。
然后，该沉积的N型多晶硅膜的深蚀刻使得多晶硅膜被埋入在触点孔C1中即第一接触插塞17的形成得以实现。然后，用于覆盖第一接触插塞17的位线18被形成在第一内层介质膜16的表面上。位线18由膜厚100nm的钨硅化物形成。
然后，在图13中，第二内层介质膜19被沉积在第一内层介质膜16的表面上。第二内层介质膜19是用CVD方法由膜厚200nm的氧化硅形成。然后，用蚀刻法在第二内层介质膜19和第一内层介质膜16中打开一个延伸到低杂质浓度单元N型扩散层5的触点孔C2。膜厚300nm的N型多晶硅膜被用CVD法沉积在该打开的触点孔C2上。
并且，该N型多晶硅膜的深蚀刻，被埋入在触点孔C2中的使得多晶硅膜形成第二接触插塞20得以实现。电容器的下部电极21被形成在第二内层介质膜19的表面上，使第二接触插塞20被覆盖。电容器的下部电极21由500nm膜厚的N型多晶硅形成。
并且，电容器的绝缘膜22被形成在电容器的下部电极21的表面上。电容器的绝缘膜22由在转变为氧化硅膜时相当于5nm膜厚的氮氧化硅所形成。并且，通过电容器的绝缘膜22形成电容器的上部电极24来覆盖电容器的下部电极21。电容器的上部电极24被用CVD法沉积并由膜厚150nm的N型多晶硅形成。
然后，在图14中，一层第三内层介质膜23被形成在电容器的上部电极24和第二内层介质膜19的表面上。第三内层介质膜是用CVD法由膜厚200nm的氧化硅所形成。然后，在第三内层介质膜23、第二内层介质膜19和第一内层介质膜16中打开延伸到钛硅化物层15的第三触点孔C3。
然后，一层钛膜和一层钛氮化物膜被用溅射法沉积在第三内层介质膜23的表面上和第三触点孔C3中。该钛膜具有50nm的膜厚。该钛氮化物膜具有100nm的膜厚。接着，一层400nm膜厚的钨膜被用CVD法沉积在该钛氮化物的表面上。然后，该钨膜的深蚀刻使得钨等仅被埋入在第三触点孔C3中，形成一个第三接触插塞25。
然后，300nm膜厚的一层铝合金被沉积在第三内层介质膜23的表面上来覆盖第三接触插塞25的表面。然后，该铝合金层被蚀刻去除，使得对应于铝合金层的布线区的金属布线26被留存下来。
在该实施例中，形成在单元栅电极的侧面部分上和外围栅电极的侧面部分上的绝缘膜隔离物的材料分别为氧化硅和氮化硅。然而，本发明并不限于氧化硅膜和氮化硅膜这两种材料的组合。因此，改变组合或改变材料也是可能的。
并且，在该实施例中，外围栅电极是在单元栅电极形成之后被形成的。然而，制作工序的这个顺序是可以反过来的。
如上上述，在该实施例中，在分立的光刻制版工序中用蚀刻工序形成存储器单元区中的栅电极和外围电路区中的栅电极。作为一种结果，以自对准方式和合乎需要的顺序，由彼此不同的材料形成的绝缘膜隔离物可以分别被形成在存储器单元区和外围电路区中的各自的栅电极的侧面部分上。并且，不必去除作为隔离物的已经沉积的绝缘膜。
此外，在形成作为源/漏区的扩散层的离子注入工序中，用于形成栅电极的光致敏抗蚀层33或34可以被用作掩膜。
本发明的这个实施例已经参照附图被详细描述。然而，实际的构造并不限于该实施例。在未超出本发明的精神实质范围内应用的设计修改和类似区域的构造也包括在本发明中。
例如，图15是显示根据本发明的第二实施例的一个半导体器件的结构的一个剖面图。下面将主要地描述与第一实施例不同的特征。
在外围电路区和存储器单元区之间的边界，一个虚拟栅电极9被形成在元件分离绝缘膜2的表面上。一个虚拟栅侧氧化硅膜8被形成在虚拟栅电极9的存储器单元区侧部的侧面部分上。并且，一个栅侧氮化硅膜13被形成在虚拟栅电极9的外围电路区侧部的侧面部分上。
图16至23是顺序显示制作图15所示的第二实施例半导体器件的方法的剖面图。
在图16中，一层元件分离绝缘膜2被形成在P型硅衬底1的表面上。元件区S被元件分离绝缘膜2限定在P型硅衬底1的表面上。元件分离绝缘膜2具有沟槽隔离结构，在该结构中氧化硅膜被埋入形成在P型硅衬底1的表面上的沟槽内。
在元件区S中，栅氧化膜3被形成在P型硅衬底1的表面上。栅氧化膜3由膜厚8nm、用热氧化方法形成的氧化硅所形成。然后，由一层钨多晶硅化物膜31和一层第一氮化硅膜32所组成的一层叠层膜被形成在栅氧化膜3上。钨多晶硅化物膜31包括一层N型多晶硅膜和一层钨硅化物膜。N型多晶硅膜具有100nm的膜厚并被用CVD法沉积在P型硅衬底1的整个表面上。钨硅化物膜具有150nm的膜厚并被用溅射法沉积在P型硅衬底1的整个表面上。第一氮化硅膜32被用CVD法沉积，且具有200nm的膜厚。
然后，用由光刻制版技术形成的光致敏抗蚀层33作为一个掩膜，将第一氮化硅膜32和钨多晶硅化物膜31蚀刻。相应地，一个单元栅电极4和如下所述的虚拟栅电极9的存储器单元区侧部上的一个侧面部分被形成。在此期间，由于外围电路区被光致敏抗蚀层33整个地覆盖，在外围电路区的各自的叠层膜被留存下来。
如图16所示，在存储器单元区，多个单元栅电极4以基本上相等的间隔d被形成。在距多个单元栅电极4的外围电路区最近的一个单元栅电极4(图6中最左侧的单元栅电极4)间隔d的横向位置，光致敏抗蚀层33被形成来覆盖外围电路区。光致敏抗蚀层33掩蔽了外围电路区和位于外围电路区与存储器单元区之间的元件分离绝缘膜2。
参照图19，这是因为虚拟栅电极9被提供在距单元栅电极4较近的位置，如下所述。相应地，当不用光致敏抗蚀层(对应于第一实施例的光致敏抗蚀层35)对第二氮化硅膜12a深蚀刻时，可以形成虚拟电极9使得虚拟电极9覆盖存储器单元区中的低杂质浓度单元N型扩散层5。
然后，在图17中，在外围电路区和存储器单元区去除光致敏抗蚀层33后，用第一氮化硅膜32和钨多晶硅化物膜31的叠层膜作为掩膜进行离子注入。在该离子注入过程中，离子被以2E13cm-2的注入用量和15KeV的注入能量注入。相应地，低杂质浓度单元N型扩散层5被形成在存储器单元区中。
然后，一层50nm膜厚的氧化硅膜被用CVD法沉积。沉积的氧化硅膜被深蚀刻，从而在存储器单元晶体管的栅电极4的侧面部分上形成单元栅侧氧化硅膜6。并且，虚拟栅侧氧化硅膜8被形成在虚拟栅电极9的存储器单元区侧部的侧面部分上，如下所述。
然后，在图18中，用由光刻制版技术形成的光致敏抗蚀层作为掩膜蚀刻第一氮化硅膜32和钨多晶硅化物膜31。相应地，在外围电路区中晶体管的栅电极10和在虚拟栅电极9的外围电路区侧部上的侧面部分被形成。
然后，用光致敏抗蚀层34作为一个掩膜进行离子注入。在该离子注入过程中，砷离子以1E13cm-2的注入用量和30KeV的注入能量被注入。相应地，低杂质浓度外围N型扩散层11被形成在外围电路区中。
然后，在图19中，去除光致敏抗蚀层34后，在外围电路区和存储器单元区，一层膜厚150nm的第二氮化硅膜12a被用CVD法沉积。然后，通过深蚀刻第二氮化硅膜12a，外围栅侧氮化硅膜12被形成在外围栅电极10的侧面部分上。并且，虚拟栅侧氮化硅膜13被形成在虚拟栅电极9的外围电路区侧部的侧面部分上。
在此期间，当外围栅侧氮化硅膜12被形成时，将第二氮化硅膜12a的整个表面深蚀刻，而没有使用光刻制版工序。即，将第二氮化硅膜12a的整个表面深蚀刻，而没有使用对应于第一实施例中的光致敏抗蚀层35的一层光致敏抗蚀层作为掩膜。相应地，由于间隔d较窄，对应于存储器单元区(参照图16)中的栅电极4之间间隔d的区域被填充以氮化硅膜。
通过使用离子注入技术，砷以3E15cm-2的用量和的30KeV的能量被注入。相应地，高杂质浓度外围N型扩散层14被形成在外围电路区中。在存储器单元区的最外侧面部分中有虚拟栅电极9。这样，与低杂质浓度外围N型扩散层11不同，低杂质浓度单元N型扩散层5一直不被暴露出来。因此，低杂质浓度单元N型扩散层5永远不会成为高浓度层。
然后，在图20中，30nm膜厚的钛被用溅射法沉积。然后，在650℃的气氛中进行1分钟退火。相应地，使得在被暴露的高杂质浓度外围N型扩散层14中的硅与被沉积的钛彼此发生反应。未反应的钛被用氢氧化氨和双氧水的混合液去除。然后，在800℃的气氛中进行1分钟退火，从而形成具有高稳定性、50nm膜厚的钛硅化物15。
然后，在图21中，第一内层介质膜16被用CVD法沉积在存储器单元区和外围电路区的表面上。第一内层介质膜16由300nm膜厚的氧化硅形成。然后，在第一内层介质膜16中打开一个朝向低杂质浓度单元N型扩散层5或钛硅化物层15的触点孔C1。一层300nm膜厚的N型多晶硅膜被用CVD法沉积在这个打开的触点孔C1中。
然后，该沉积的N型多晶硅膜的深蚀刻使得多晶硅膜被埋入在触点孔C1中形成第一接触插塞17。然后，覆盖第一接触插塞17的表面的位线18被形成在第一内层介质膜16的表面上。位线18由100nm膜厚的钨硅化物形成。
然后，在图22中，第二内层介质膜19被沉积在第一内层介质膜16的表面上。第二内层介质膜19被用CVD法由200nm膜厚的氧化硅形成。然后，用蚀刻法在第二内层介质膜19和第一内层介质膜16中打开一个延伸到低杂质浓度单元N型扩散层5的触点孔C2。300nm膜厚的N型多晶硅膜被用CVD法沉积在这个打开的触点孔C2中。
并且，该N型多晶硅膜的深蚀刻使得N型多晶硅膜仅被埋入在触点孔C2中，形成第二接触插塞20。然后，电容器的下部电极21被形成在第二内层介质膜19的表面上以使第二接触插塞20被覆盖。电容器的下部电极21由500nm膜厚的N型多晶硅形成。
并且，电容器的一层绝缘膜22被形成在电容器的该下部电极21的表面上。电容器的绝缘膜22由在转变为氧化硅膜时相当于5nm膜厚的氮氧化硅所形成。并且，通过电容器的绝缘膜22形成电容器的上部电极24来覆盖电容器的下部电极21。电容器的上部电极24被用CVD法沉积并由膜厚150nm的N型多晶硅形成。
然后，在图23中，一层第三内层介质膜23被形成在电容器的上部电极24和第二内层介质膜19的表面上。第三内层介质膜23是用CVD法由膜厚200nm的氧化硅所形成。然后，在第三内层介质膜23、第二内层介质膜19和第一内层介质膜16中打开延伸到钛硅化物层15的第三触点孔C3。
然后，一层钛膜和一层钛氮化物膜被用溅射法沉积在第三内层介质膜23的表面上和第三触点孔C3中。该钛膜具有50nm的膜厚。该钛氮化物膜具有100nm的膜厚。接着，一层400nm膜厚的钨膜被用CVD法沉积在该钛氮化物的表面上。然后，该钨膜的深蚀刻使得钨等仅被埋入在第三触点孔C3中，形成一个第三接触插塞25。
然后，300nm膜厚的一层铝合金被沉积在第三内层介质膜23的表面上来覆盖第三接触插塞25的表面。然后，该铝合金层被用蚀刻法去除，使得对应于铝合金层的布线区的金属布线26被留存下来。
在该实施例中，形成在单元栅电极的侧面部分上和外围栅电极的侧面部分上的绝缘膜隔离物的材料分别为氧化硅和氮化硅。然而，本发明并不限于氧化硅膜和氮化硅膜这两种材料的组合。因此，也可以改变组合或改变材料。
并且，如上所述，在第二实施例中，不必形成对应于第一实施例中的光致敏抗蚀层35的光致敏抗蚀层。其结果，可以简化制作半导体器件的工序。
本发明包括：一个半导体衬底；在第一MOS晶体管的栅极的侧面部分上形成的一层第一绝缘膜隔离物，第一MOS晶体管形成在半导体衬底表面上的第一半导体元件区中；和在第二MOS晶体管的栅电极的侧面部分上形成的一层第二绝缘膜隔离物，第二MOS晶体管形成在通过半导体衬底表面上的绝缘膜图形与第一半导体元件区分离的第二半导体元件区中；其中第一绝缘膜隔离物和第二绝缘膜隔离物的材料彼此不同。这样，例如，作为第一MOS晶体管的一个存储器单元的MOSFET栅电极的侧面部分可以被由氧化硅膜形成的第一绝缘膜隔离物覆盖。因此，MOSFET的热载流子抵抗力可以得到增强。并且，当以自对准方式，在作为外围电路中的第二MOS晶体管的一个源/漏区的扩散层的表面上形成硅化物时，氮化硅膜可以被用作第二绝缘膜隔离物来保护栅电极。相应地，可以以自对准方式、以高可靠性和极好的重复性将硅化物形成在扩散层的表面上。
本发明包括：形成被半导体衬底表面上所形成的绝缘膜结构分离的一个第一半导体元件区和一个第二半导体元件区；在第一半导体元件区中，形成一个MOS晶体管；在第一MOS晶体管的栅电极的侧面部分上形成一层第一绝缘膜隔离物；在第二半导体元件区中形成一个第二MOS晶体管；以及在第二MOS晶体管的栅电极的侧面部分上形成与第一绝缘膜隔离物的材料不同的一层第二绝缘膜隔离物。这样，例如，作为第一MOS晶体管的一个存储器单元的MOSFET栅电极的侧面部分可以被由氧化硅膜形成的第一绝缘膜隔离物覆盖。因此，MOSFET的热载流子抵抗力可以得到增强。并且，当以自对准方式，在作为外围电路中的第二MOS晶体管的一个源/漏区的扩散层的表面上形成硅化物时，氮化硅膜可以被用作第二绝缘膜隔离物来保护栅电极。相应地，可以以自对准方式、以高可靠性和极好的重复性将硅化物形成在扩散层的表面上。
本发明包括带有MOS晶体管的栅电极结构的一个虚拟栅电极，其中，在第一半导体元件区和第二半导体元件区之间，第一绝缘膜隔离物被形成在该第一半导体元件区侧部的侧面部分上，第二绝缘膜隔离物被形成在该第二半导体元件区侧部的侧面部分上。这样，由存储器单元MOSFET的低杂质浓度区形成的源区或漏区没有暴露，例如，第一MOS晶体管即如此。因此，可以不用掩膜而将硅化物层形成在外围晶体管的源/漏区。
根据本发明，通过相互交迭用于形成第一晶体管的栅电极的第一掩膜和用于形成第二晶体管的栅电极的第二掩膜，使虚拟栅电极形成。这样，在制作工序中不增加光刻制版工序，两种绝缘膜材料即可被用在栅电极的侧面部分上。因此，成本的增加可以被抑制。
Claims (22)
1．一种制作一个半导体器件的方法，其特征在于包括：
(a)提供一个具有第一和第二半导体元件形成区(S,S)的半导体衬底(1)；
(b)在所述第一半导体元件形成区(S)被掩蔽的状态下，在所述第二半导体元件形成区(S)形成一个第二半导体元件的一个第二栅电极(4)；
(c)在所述第一半导体元件形成区(S)被掩蔽的状态下，在所述第二半导体元件形成区(S)形成所述第二半导体元件的一个第二源/漏区(5)；
(d)在所述第一半导体元件形成区(S)被掩蔽的状态下，在所述第二二栅电极(4)的侧面部分上形成第二侧壁绝缘膜(6)；
(e)在所述第二半导体元件形成区(S)被掩蔽的状态下，在所述第一半导体元件形成区(S)形成一个第一半导体元件的一个第一栅电极(10)；
(f)在所述第二半导体元件形成区(S)被掩蔽的状态下，在所述第一半导体元件形成区(S)形成所述第一半导体元件的一个第一源/漏区(11)；
(g)在所述第一栅电极(10)的侧面部分上形成第一侧壁绝缘膜(12)。
2．一种如权利要求1所述的半导体器件的制造方法，其特征在于所述步骤(e)、(f)和(g)在进行步骤(b)、(c)和(d)之后被执行。
3．一种如权利要求1所述的半导体器件的制造方法，其特征在于所述步骤(b)、(c)和(d)是在执行步骤(e)、(f)和(g)之后被执行的。
4．一种如权利要求1所述的半导体器件的制造方法，其特征在于还包括设定所述第一源/漏区(11)的杂质浓度至一个预定的杂质浓度。
5．一种如权利要求4所述的半导体器件的制造方法，其特征在于还包括在已被设定至所述预定杂质浓度的所述第一源/漏区(14)上形成一层硅化物层(15)。
6．一种如权利要求1所述的半导体器件的制造方法，其特征在于所述第一半导体元件是一个逻辑电路的一个金属氧化物半导体场效应晶体管，和
所述第二半导体元件是一个DRAM的一个存储器单元的一个金属氧化物半导体场效应晶体管。
7．一种如权利要求5所述的半导体器件的制造方法，其特征在于所述形成所述硅化物层(15)包括与所述第一侧壁绝缘膜(12)以自对准方式形成所述硅化物层(15)。
8．一种如权利要求1的半导体器件的制造方法，其特征在于所述第一和第二侧壁绝缘膜(6,12)由彼此不同的材料形成。
9．一种如权利要求1至8中任何一个所述的半导体器件的制造方法，其特征在于所述第二侧壁绝缘膜(6)由氧化硅形成。
10．一种如权利要求1至8中的任一权利要求所述的半导体器件的制造方法，其特征在于所述第一侧壁绝缘膜(12)由氮化硅形成。
11．一种如权利要求1至8中的任一权利要求所述的半导体器件的制造方法，其特征在于掩蔽所述第一和第二半导体元件形成区(S)的掩膜彼此不同。
12．一种如权利要求1至8中的任一权利要求所述的半导体器件的制造方法，其特征在于所述形成一层第一侧壁绝缘膜(12)包括在所述第二半导体元件形成区(S)被掩蔽的状态下，形成所述第一侧壁绝缘膜(12)。
13．一种如权利要求4所述的半导体器件的制造方法，其特征在于已被设定至所述预定杂质浓度的所述第一源/漏区(14)的杂质浓度高于所述第二源/漏区(5)。
14．一种如权利要求1至8中的任一权利要求所述的半导体器件的制造方法，其特征在于所述第二源/漏区(5)与一个DRAM的一个存储器单元的一个电极(21)和所述DRAM的所述存储器单元的一条位线(18)二者之一连接。
15．一种如权利要求4所述的半导体器件的制造方法，其特征在于已被设定至所述预定杂质浓度的所述第一源/漏区(14)与一个DRAM的一个存储器单元的一条位线(18)连接。
16．一种如权利要求1至8中的任一权利要求所述的半导体器件的制造方法，其特征在于多个所述第二栅电极被在所述步骤(b)中形成在所述第二半导体元件形成区(S)中，并且所述步骤(b)包括掩蔽所述第一半导体元件形成区(S)和位于所述第一和第二半导体元件形成区(S,S)之间的一个元件分离区(2)。
17．一种如权利要求4所述的半导体器件的制造方法，其特征在于还包括当所述第一源/漏区(11)的一个杂质浓度被设定至所述预定的杂质浓度时，形成一个虚拟栅电极(9)来覆盖所述第二源/漏区(5)。
18．一种如权利要求17所述的半导体器件的制造方法，其特征在于所述形成一个虚拟栅电极(9)包括形成一个虚拟栅电极(9)使得一层第三侧壁绝缘膜(13)被形成在所述虚拟栅电极(9)的所述第一半导体元件形成区(S)侧部的一个侧面部分上，以及使一层第四侧壁绝缘膜(8)被形成在所述虚拟栅电极(9)的所述第二半导体元件形成区(S)侧部的一个侧面部分上。
19．一种如权利要求17所述的半导体器件的制造方法，其特征在于所述形成一个虚拟栅电极(9)包括当所述第二栅电极(4)被形成时用一个第一掩膜掩蔽所述第一半导体元件形成区(S)和当所述第一栅电极(10)被形成时用一个第二掩膜掩蔽所述第二半导体元件形成区(S)来形成一个虚拟栅电极(9)。
20．一种半导体器件，其特征在于包括：
一个半导体衬底(1)，其中形成彼此电分离的第一和第二半导体元件形成区(S)；
一个形成在所述第一半导体元件形成区(S)的第一金属氧化物半导体场效应晶体管；
一层形成在所述第一金属氧化物半导体场效应晶体管的一个栅电极(4)的一个侧面部分上的第一绝缘膜隔离物(6)；
一个形成在所述第二半导体元件形成区(S)中的第二金属氧化物半导体场效应晶体管；和
一层被形成在所述第二金属氧化物半导体场效应晶体管的一个栅电极(10)的侧面部分上和由不同于所述第一绝缘膜隔离物(6)的材料形成的第二绝缘膜隔离物(12)。
21．一种如权利要求20所述的半导体器件，其特征在于所述第一绝缘膜隔离物(6)具有增强所述第一金属氧化物半导体场效应晶体管的热载流子抵抗力的一个功能，和
所述第二绝缘膜隔离物(12)具有以自对准方式在所述第二金属氧化物半导体场效应晶体管的一个源/漏区中形成所述硅化物层(15)时，保护所述第二金属氧化物半导体场效应晶体管的栅电极(10)和帮助形成硅化物层(15)的功能。
22．一种如权利要求20或21所述的半导体器件，其特征在于其中还包括：
被形成在所述第一和第二半导体元件形成区(S)之间并具有金属氧化物半导体场效应晶体管的栅电极结构的一虚拟栅电极(9)；
被形成在所述虚拟栅电极(9)的所述第一半导体元件形成区(S)侧部的一个侧面部分上的一层第三绝缘膜隔离物(8)；和
被形成在所述虚拟栅电极(9)的所述第二半导体元件形成区(S)侧部的一个侧面部分上的一层第四绝缘膜隔离物(13)。
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