CN1855492A - 半导体装置及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 162
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 106
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 106
- 239000010703 silicon Substances 0.000 claims abstract description 106
- 239000000758 substrate Substances 0.000 claims abstract description 103
- 238000000034 method Methods 0.000 claims description 49
- 230000000630 rising effect Effects 0.000 claims description 47
- 239000013078 crystal Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000003595 mist Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 10
- 238000005520 cutting process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Recrystallisation Techniques (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
一种具有在由半导体硅基板上的氧化膜和栅布线限定的各个预定位置中提供的升高的源/漏结构的半导体装置，其中升高的源/漏结构的上端部的形状沿垂直于半导体硅基板的方向在半导体硅基板上的正投影图像基本上与由半导体硅基板上的相应的氧化膜和栅布线限定的预定形状一致，并且升高的源/漏结构的沿平行于半导体硅基板的平面剖开的横截面沿垂直于半导体硅基板的方向在半导体硅基板上的正投影图像的至少之一大于由半导体硅基板上的相应的氧化膜和栅布线限定的预定形状。
Description
技术领域
本发明涉及半导体装置及该半导体装置的制造方法，并且具体地涉及具有源区、漏区等在半导体硅基板的表面上升高的结构的半导体装置及制造这种半导体装置的方法。
背景技术
随着近些年电气/电子部件在尺寸和重量方面的减少，其结构在配置有存储单元的诸如DRAM等等的半导体装置中被作得更加精细。在具有精细结构的这样的半导体装置中，电场对源区、漏区等等的影响并不小。为了降低电场等的影响，具有存储单元的诸如DRAM等等的半导体装置已经采用了提供于半导体硅基板的表面上的升高的源结构、提供于半导体硅基板的表面上的升高的漏结构等等。
升高的源结构、升高的漏结构等通常被提供于具有被称之为LDD(轻掺杂漏)的杂质扩散结构、作为称之为STI(浅沟道隔离)的元件隔离区的氧化膜等的半导体硅基板上。
例如，图1显示了在形成升高的源结构、升高的漏结构等之前的DRAM的局部结构。
如图1所示，在形成升高的源结构、升高的漏结构等之前的结构通过如下方式获得：通过蚀刻操作从包括了半导体硅基板1、独立地提供于半导体硅基板1上的栅布线2、覆盖包括栅布线2的半导体基板的氮化硅膜等等的多层结构除去不必要的氮化硅膜。
另外，半导体基板1具有通过周知的方式提供的操作DRAM所需要的杂质扩散结构3、氧化膜4等等。
如图2所示，认为代表升高的源结构、升高的漏结构等的每个升高的结构501是通过在由半导体硅基板的表面和栅布线的氮化硅膜的侧壁形成的区域上执行选择性外延生长而形成的。
但是，当实际执行该选择性外延生长操作时，有时出现这样的情况：不能获得表示如图2所示的理想的升高的源结构、升高的漏结构等的升高的结构501，会出现被称之为刻面(facet)倾斜平面，其具有在位于半导体硅基板上的STI的端部的(111)或(311)的平面方向。以图3中的例子进行解释，图3中的倾斜部分6对应于该刻面。
这样的刻面的出现造成如下问题。
换句话说，在执行诸如如图3所示的从半导体基板1的上方在该基板上注入各种离子等的操作中，离子所到达的在深度方向的分布在没有刻面产生的部分和产生了刻面的其它部分之间不同，因此，很难控制在半导体硅基板中各种离子的注入。
图4示意性地显示了触点7被分别提供于代表升高的源结构、升高的漏结构等的升高的结构501和502上的状态。另外，在图4中，未显示的氧化膜被提供于触点7周围。
如图4所示，当升高的结构501和502被形成并且之后在这些升高的结构上提供钨等的触点7时，对于每个触点来说，在升高的结构和触点7之间的接触面积都是不同的，由此出现接触电阻相互不同的情况。
进一步，除了接触面积不同之外，从触点7的底部到半导体硅基板1的距离对于每个触点7是波动的，并且由于这种波动，会出现从触点泄漏的杂质对半导体基板的影响的另一种波动。
由此存在最终获得的半导体装置的性能由于刻面造成的因素而不稳定的问题。
由于所述问题是由于刻面的出现而引起的，因此提议形成具有两种类型氧化膜的栅布线的侧壁，同时设计其形状以抑制刻面的发生(见JP2000-49348)。
发明内容
但是，在通过栅布线的侧壁的形状等来抑制刻面出现的手段中，所述手段随着半导体装置的结构被制造的更加精细而变得愈加复杂。另外，还存在如下问题：当刻面实际发生时，所述手段不能应对基于所产生的刻面的故障。
本发明的目的是提供一种即使出现刻面时也展现出稳定性能的半导体装置以及制造这种半导体装置的方法。
换句话说，本发明提供：
[1]一种半导体装置，包括：
(1)在半导体硅基板上的预定位置中提供的氧化膜；
(2)在所述半导体硅基板上提供的栅布线；和
(3)从升高的源结构和升高的漏结构组成的组中选择的至少一种结构(此后称之为“升高的源/漏结构”)，所述升高的源结构被提供于由半导体硅基板上的氧化膜和栅布线限定的预定位置中并且与栅布线的侧壁接触，所述升高的漏结构被提供于由半导体硅基板上的氧化膜和栅布线限定的预定位置中并且与栅布线的侧壁接触，
其中，所述升高的源/漏结构的上端部的形状沿垂直于半导体硅基板的方向在半导体硅基板上的正投影图像基本上与由半导体硅基板上的氧化膜和栅布线限定的预定形状一致，并且所述升高的源/漏结构沿平行于半导体硅基板的平面剖开的横截面沿垂直于半导体硅基板的方向在半导体硅基板上的正投影图像的至少之一大于由半导体硅基板上的氧化膜和栅布线限定的预定形状。
进一步，本发明提供了：
[2]如上面的项目[1]所述的半导体装置，其中所述半导体硅基板至少具有杂质扩散结构，
所述氧化膜为二氧化硅膜；
所述栅布线的所述侧壁由氮化硅膜组成；并且
所述半导体装置为动态随机存取存储器。
进一步，本发明提供：
[3]一种制造半导体装置的方法，其包括如下步骤：
(1)在半导体硅基板中提供杂质扩散结构和元件隔离区；
(2)在半导体硅基板上提供栅布线；和
(3)通过选择性外延生长方法生长半导体晶体以伸出与半导体硅基板上的栅布线的侧壁接触，
其中，所述生长半导体晶体以伸出的步骤在从下面的组中选择的至少一种条件下执行，所述组包括两级或两级以上的温度条件和两级或两级以上的压力条件。
更进一步，本发明提供：
[4]如上面的项目[3]所述的制造半导体装置的方法，其中从包括两级或两级以上的温度条件和两级或两级以上的压力条件的组中选择的至少一种条件为从包括下面的项(a)到(c)的组中选择的至少一种条件：
(a)在1至100托的范围内的常数值的压力下、在830至900℃范围的第一温度条件和在780至820℃范围的第二温度条件；
(b)在780至900℃的范围内的常数值的温度下、在1至10托范围的第一压力条件和在20至100托范围的第二压力条件；以及
(c)温度和压力分别在830至900℃范围和1至10托范围的第一条件和温度、压力分别在780至820℃范围和20至100托范围的第二条件。
另外，本发明提供了：
[5]如上面的项目[3]或[4]所述的制造半导体装置的方法，其中在选择性外延生长方法中使用的气体为SiH2Cl2和HCl的混合气体。
根据本发明，例如，如图8所示，可以提供一种配置有由升高的源/漏结构503和506例示的升高的源/漏结构的半导体装置，升高的源/漏结构503和506分别具有基本上与氧化膜和栅布线限定的部分8的形状一致的上端部的形状504。由此可以提供展示出稳定性能的半导体装置。
附图说明
通过结合附图考虑下面的说明，本发明的上述以及其它目的和特征以下将会更加全面地显现出来，附图中，通过实例的方式来描述一个实施例，其中：
图1为示意性横截面图，显示了在形成升高的源/漏结构之前的半导体装置的局部结构；
图2为示意性横截面图，显示了其上提供有理想的升高的源/漏结构的半导体装置的局部结构；
图3为示意性横截面图，显示了具有在升高的源/漏结构中出现的刻面的半导体装置的局部结构；
图4为示意性横截面图，显示了在出现刻面的升高的源/漏结构中形成了触点的半导体装置的局部结构；
图5为从半导体硅基板的上方看去，在形成升高的源/漏结构之前的半导体装置的局部结构的主要部分的平面视图；
图6为主要部分的示意性横截面图，显示了沿图5中的交替长短虚线a-a剖开的横截面；
图7为主要部分的示意性横截面图，显示了沿图5中的交替长短虚线b-b剖开的横截面；
图8为主要部分的示意性横截面图，显示了通过在由如图6所示的氧化膜和栅布线限定的半导体硅基板上执行选择性外延生长方法而获得的升高的源/漏结构的横截面；
图9为配置有杂质扩散结构和氧化膜的半导体硅基板的主要部分的示意性横截面图(实例1)；
图10为沿垂直于栅布线的方向剖开的配置有栅布线的半导体硅基板的主要部分的示意性横截面图(实例1)；
图11为示出升高的源/漏结构的半导体硅基板的主要部分的横截面图(实例1和2)；
图12为示出升高的源/漏结构的半导体硅基板的主要部分的横截面图(对比例1)；和
图13为示出升高的源/漏结构的半导体硅基板的主要部分的横截面图(对比例2)。
具体实施方式
下面将参照附图具体描述本发明的优选实施例。
图5为从半导体硅基板的上方看去，在形成升高的源/漏结构之前的结构的主要部分的平面视图。
在图5中，黑线表示栅布线2，在栅布线2下面示出的长方形部分表示半导体硅基板的表面的暴露部分8，其它部分表示除栅布线2和半导体硅基板的表面的暴露部分8之外的STI的氧化膜4等等。
尽管图5示出了栅布线2与半导体硅基板的表面的暴露部分8相倾斜的情况，但是除了具有如图5所示方面的情况以外，栅布线2和半导体硅基板的表面的暴露部分8形成的夹角可以任意设置。
本发明中所使用的半导体硅基板并不特别限定，可以使用通常用于半导体的硅基板。这样的半导体硅基板是周知并且市场上可买到的。
本发明中所使用的半导体硅基板需要在预定位置中具有氧化膜。
图6示意性地显示了沿图5中的交替长短虚线a-a剖开的横截面。
如图6所示，半导体硅基板被提供有杂质扩散结构3如LDD等、氧化膜如STI等、以及其它等。
氧化膜的特定例子包括二氧化硅等。
在本发明中，栅布线需要被提供于半导体硅基板上来使用。
图7示意性地显示了沿图5中的交替长短虚线b-b剖开的横截面。
如图7所示，在本发明中使用的栅布线包括由多晶半导体204和金属制成的栅电极或由多晶半导体204和金属硅化物202制成的栅电极、侧壁201、栅氧化膜205、触点(未示出)等等。
本发明中的栅布线通过绝缘膜进行绝缘，绝缘膜的例子包括氮化硅等。
在图7中示出的栅布线中，诸如氮化硅之类的绝缘膜被提供于侧壁201和上部结构203上。
本发明的半导体装置需要在半导体硅基板上具有升高的源/漏结构。
图6中LDD 3的上表面部分8没有被特别地提供保护膜等，因此半导体硅基板1的部分表面被暴露。
如图8所示，本发明的半导体装置中使用的升高的源/漏结构是通过对图6中示出的LDD的上表面部分8执行选择性外延生长操作而获得的。
LDD 3的上表面部分8对应于如图5所示的由半导体硅基板上的氧化膜4和栅布线2所限定的预定位置。
如图8所示，本发明中使用的升高的源/漏结构503的上端部的形状504沿垂直于半导体硅基板的方向在半导体硅基板上的正投影图像基本上与由半导体硅基板上相应的氧化膜和栅布线限定的预定形状一致。
下面结合图5的情况进行说明，所述预定形状表示由氧化膜4和栅布线2围绕的由“8”指示的区域的形状。
源/漏结构506与前述的相同。
通过这种方式，可以提供即使在制造升高的源/漏结构过程中出现刻面时也能展现出稳定性能的半导体。
在本发明中，在升高的源/漏结构中，平行于半导体硅基板1的平面剖开的横截面沿垂直于半导体硅基板的方向在半导体硅基板上的正投影图像的至少之一大于由半导体硅基板上相应的氧化膜和栅布线限定的预定形状。
如图8所示，通过提供在升高的源/漏结构503的中部向外延伸的结构505，可以容易地获得具有预定形状504的上端部的升高的源/漏结构503，由此提供展现稳定性能的半导体。
下面将描述制造本发明的半导体装置的方法。
制造本发明的半导体装置的方法需要包括步骤(1)：在半导体硅基板中提供杂质扩散结构和元件隔离区。
本发明的制造方法中使用的半导体硅基板并没有特别限制，可以使用通常用于半导体的硅基板。这样的半导体硅基板是周知并且市场上可买到的。
提供杂质扩散结构和元件隔离区的步骤(1)并没有特别限制，只要使用半导体硅基板通过通常执行的预处理过程来执行该方法即可。
作为在半导体硅基板中提供杂质扩散结构的步骤，其具体的例子为CVD(化学气相淀积)步骤、离子注入步骤等等。可以执行这些步骤中的单独的步骤或合并的两个或更多个步骤。
进一步，在半导体硅基板中提供元件隔离区的步骤是在半导体晶片上执行的，该步骤的例子包括步骤：清洗、氧化、光刻、干刻蚀、CMP等等。可以执行这些步骤中的单独的步骤或合并的两个或更多个步骤。
另外，制造本发明的半导体装置的方法需要包括步骤(2)：在本发明硅基板上提供栅布线。
栅布线由字线组成，并且可以根据通常执行的方法来制造。
本发明中使用的栅布线通过绝缘膜进行绝缘。根据性能，绝缘膜的材料优选为氮化硅。
进一步，制造本发明的半导体装置的方法需要包括步骤(3)：通过选择性外延生长方法生长与半导体硅基板上的栅布线接触的要被升高的半导体晶体。
生长要被升高的半导体晶体的步骤通过选择性外延生长方法来执行。作为选择性外延生长方法，其例子为这样的方法：在半导体硅基板上作用一种气体成分以生长半导体晶体并且同时作用另一种气体成分以蚀刻所述半导体晶体，等等。
作为生长半导体晶体的气体成分，例如当半导体硅基板是使用硅晶片制造的情况下，可以使用SiH4，SiH2Cl2等等。根据处理性能，SiH2Cl2被优选作为生长半导体晶体的气体成分。
作为蚀刻半导体晶体的气体成分，例如当半导体硅基板是使用硅晶片制造的情况下，其例子是含卤素的化合物如HF，HCl等等。根据处理性能，HCl被优选作为蚀刻半导体晶体的气体成分。
作为作用于半导体硅基板的气体成分之间的体积比，生长半导体晶体的气体成分与蚀刻半导体晶体的气体成分的比例优选在10∶1至10∶8的范围之间。
选择性外延生长方法需要在从下面的组中选择的至少一种条件下执行，所述组包括两级或两级以上的温度条件和两级或两级以上的压力条件。
对于选择性外延生长方法，作为从下面的组中选择的至少一种条件，所述组包括两级或两级以上的温度条件和两级或两级以上的压力条件，下面举例来描述具体的条件。
(a)具有在1至100托的范围内设定为常数值的压力、第一温度条件执行在830至900℃范围的选择性外延生长方法、和第二温度条件执行在780至820℃范围的选择性外延生长方法的情况；
(b)具有在780至900℃的范围内设定为常数值的温度、第一压力条件执行在1至10托范围的选择性外延生长方法、和第二压力条件执行在20至100托范围的选择性外延生长方法的情况；以及
(c)第一条件的温度和压力分别执行在830至900℃范围和1至10托范围的选择性外延生长方法，和第二条件的温度、压力分别执行在780至820℃范围和20至100托范围的选择性外延生长方法的情况。
可以使用条件(a)至(c)等中的单独一种条件或者合并的两种或更多种条件。
如上述的项目(a)或(c)中描述的第一温度条件所示，通过在830至900℃范围内首先执行选择性外延生长方法，可以主要在垂直方向实施选择性外延生长。
进一步，如上述的项目(b)或(c)中描述的第一压力条件所示，通过在1至10托范围内首先执行选择性外延生长方法，可以主要在垂直方向实施选择性外延生长。
更进一步，如上述的项目(a)或(c)中描述的第二温度条件所示，通过在780至820℃范围内执行选择性外延生长方法，可以主要在水平方向实施选择性外延生长。
更进一步，如上述的项目(b)或(c)中描述的第二压力条件所示，通过在20至100托范围内执行选择性外延生长方法，可以主要在水平方向实施选择性外延生长。
优选地，在上述的项目(a)中，压力在5至30托的范围内，第一温度条件在840至870℃范围内，第二温度条件在790至810℃范围内。
优选地，在上述的项目(b)中，温度在800至870℃的范围内，第一压力条件在3至8托范围内，第二压力条件在25至30托范围内。
优选地，在上述的项目(c)中，第一条件的温度和压力分别执行在840至870℃范围和3至8托范围的选择性外延生长方法，第二条件的温度、压力分别执行在790至810℃范围和25至30托范围的选择性外延生长方法。
根据这种方法，如图8所示，可以制造升高的源/漏结构，以使得LDD 3的上表面部分8的形状基本上与升高的源/漏结构503的上端部的形状504一致。
升高的源/漏结构506与前述的相同。
被提供有如此获得的升高的源/漏结构的半导体硅基板经受适当的周知的处理如晶片处理工序、布线工序、组装工序等，并且可以被形成在半导体装置如DRAM(动态随机存取存储器)等中。
本发明的半导体装置通过这种制造方法获得。
下面将参照实施例来更具体地描述本发明，但是本发明并不限于这些实施例。
[实施例1]
如图9所示，为杂质扩散结构3的LDD和为氧化膜4的STI被提供在半导体硅基板1中。
栅布线的基本结构被提供在硅晶片上，并且整个栅布线被覆盖氮化硅。
其后，如图10所示，通过蚀刻除去氮化硅的不必要的部分，并且在半导体硅基板1上形成栅布线2。另外，图10示意性地显示了沿垂直于栅布线2的布线方向的方向剖开的横截面图。
接下去，如图10所示，在半导体硅基板的表面的暴露部分8上执行选择性外延生长方法，并且如图11所示，在半导体硅基板的表面的暴露部分8上形成升高的源结构506和漏突出结构507。
另外，如图10所示的硅晶片的表面的各个暴露部分8由硅晶片上的氧化膜4和栅布线2限定。
选择性外延生长方法在如下条件下进行。换句话说，作为第一步，在温度为850℃和压力为15托的条件下，使用流速为200毫升/分钟的SiH2Cl2和流速为120毫升/分钟的HCl在半导体硅基板1的表面的暴露部分8上执行选择性外延生长。通过第一步的操作，在半导体硅基板的各个部分8上获得了高度为50nm的硅的升高的结构。
之后，作为第二步，在温度为800℃和压力为15托的条件下，使用流速为200毫升/分钟的SiH2Cl2和流速为80毫升/分钟的HCl执行选择性外延生长。通过第二步的操作，在具有高度为50nm的硅的升高的结构上进一步堆积了20nm的硅。
由此通过选择性外延生长方法中的所述第一步和第二步获得升高的源结构506和升高的漏结构507，并且如图11所示，其具有70nm的高度和在水平方向的大约20至25nm的延展度。
对于各个升高的源结构506和升高的漏结构507的上端部的形状，这种形状沿垂直于半导体硅基板的方向在半导体硅基板上的正投影图像基本上与半导体硅晶片的表面的暴露部分8一致。
进一步，在本实施例中沿着图11的交替的长短虚线c-c剖开的横截面大于半导体硅基板的表面的暴露部分8的形状。
在如此获得的被提供有升高的源结构506和升高的漏结构507的半导体晶片上通过执行周知的处理如晶片处理工序、布线工序、组装工序等获得DRAM。所获得的DRAM的特性随产品的变化小。
[实施例2]
除了第一步中的温度条件和压力条件分别为850℃和5托、以及第二步中的温度条件和压力条件分别为850℃和25托外，执行与实施例1相同的操作，并且如实施例1的情况那样，获得DRAM，其具有如图11所示的升高的源结构506和升高的漏结构507。所获得的DRAM的特性随产品的变化小。
[比较例1]
除了第一步中的条件为温度850℃和压力15托、SiH2Cl2和HCl的流速分别为200毫升/分钟和120毫升/分钟、以及省略第二步中的操作外，执行与实施例1相同的操作。
所获得的DRAM具有如图12所示的升高的源结构508和升高的漏结构509。
图12中交替的长短虚线d-d之间的距离窄于交替的长短虚线e-e之间的距离。
所获得的DRAM的特性随产品的变化大。
[比较例2]
除了第一步中的条件为温度800℃和压力15托、SiH2Cl2和HCl的流速分别为200毫升/分钟和80毫升/分钟、以及省略第二步中的操作外，执行与实施例1相同的操作。
所获得的DRAM具有如图13所示的升高的源结构510和升高的漏结构511，但是观测到不稳定的性能，因为如图13所示，升高的结构在氧化膜4之外相互接触。
本发明并不限于上述的实施例，在不脱离本发明的范围的情况下，可以进行各种变更和修改。
本申请基于2005年4月25日提交的日本专利申请No.2005-125921，其全部内容通过这里的引用被专门包括进来。
Claims (6)
1.一种半导体装置，包括：
(1)在半导体硅基板上的预定位置中提供的氧化膜；
(2)在所述半导体硅基板上提供的栅布线；和
(3)从升高的源结构和漏突出结构组成的组中选择的至少一种结构(此后称之为“升高的源/漏结构”)，所述升高的源结构被提供于由半导体硅基板上的氧化膜和栅布线限定的预定位置中并且与栅布线的侧壁接触，所述漏突出结构被提供于由半导体硅基板上的氧化膜和栅布线限定的预定位置中并且与所述栅布线的侧壁接触，
其中，所述升高的源/漏结构的上端部的形状沿垂直于半导体硅基板的方向在半导体硅基板上的正投影图像基本上与由半导体硅基板上的氧化膜和栅布线限定的预定形状一致，并且所述升高的源/漏结构沿平行于半导体硅基板的平面剖开的横截面沿垂直于半导体硅基板的方向在半导体硅基板上的正投影图像的至少之一大于由半导体硅基板上的氧化膜和栅布线限定的预定形状。
2.如权利要求1所述的半导体装置，其中所述半导体硅基板至少具有杂质扩散结构，
所述氧化膜为二氧化硅膜；
所述栅布线的所述侧壁由氮化硅膜组成；并且
所述半导体装置为动态随机存取存储器。
3.一种制造半导体装置的方法，包括如下步骤：
(1)在半导体硅基板中提供杂质扩散结构和元件隔离区；
(2)在半导体硅基板上提供栅布线；和
(3)通过选择性外延生长方法生长半导体晶体以伸出与半导体硅基板上的栅布线的侧壁接触，
其中，所述生长半导体晶体以伸出的步骤在从下面的组中选择的至少一种条件下执行，所述组包括两级或两级以上的温度条件和两级或两级以上的压力条件。
4.如权利要求3所述的制造半导体装置的方法，其中从包括两级或两级以上的温度条件和两级或两级以上的压力条件的组中选择的至少一种条件为从包括下面的项(a)到(c)的组中选择的至少一种条件：
(a)具有在1至100托的范围内的常数值的压力、在830至900℃范围的第一温度条件和在780至820℃范围的第二温度条件；
(b)具有在780至900℃的范围内的常数值的温度、在1至10托范围的第一压力条件和在20至100托范围的第二压力条件；以及
(c)温度和压力分别在830至900℃范围和1至10托范围的第一条件和温度、压力分别在780至820℃范围和20至100托范围的第二条件。
5.如权利要求3所述的制造半导体装置的方法，其中在选择性外延生长方法中使用的气体为SiH2Cl2和HCl的混合气体。
6.如权利要求4所述的制造半导体装置的方法，其中在选择性外延生长方法中使用的气体为SiH2Cl2和HCl的混合气体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005125921A JP4274566B2 (ja) | 2005-04-25 | 2005-04-25 | 半導体装置の製造方法 |
| JP2005125921 | 2005-04-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1855492A true CN1855492A (zh) | 2006-11-01 |
| CN100543995C CN100543995C (zh) | 2009-09-23 |
Family
ID=37187505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100751631A Expired - Fee Related CN100543995C (zh) | 2005-04-25 | 2006-04-25 | 半导体装置及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7482235B2 (zh) |
| JP (1) | JP4274566B2 (zh) |
| KR (1) | KR100745929B1 (zh) |
| CN (1) | CN100543995C (zh) |
| TW (1) | TWI298540B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104062476A (zh) * | 2013-03-18 | 2014-09-24 | 日本电子材料株式会社 | 探针卡用导板 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009088305A (ja) * | 2007-10-01 | 2009-04-23 | Hitachi Kokusai Electric Inc | 半導体デバイスの製造方法 |
| JP5235142B2 (ja) * | 2009-01-21 | 2013-07-10 | 株式会社日立国際電気 | 半導体装置の製造方法及び基板処理装置 |
| US8415718B2 (en) | 2009-10-30 | 2013-04-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming epi film in substrate trench |
| KR20130102399A (ko) * | 2012-03-07 | 2013-09-17 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US8779517B2 (en) | 2012-03-08 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET-based ESD devices and methods for forming the same |
| US9397098B2 (en) | 2012-03-08 | 2016-07-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET-based ESD devices and methods for forming the same |
| KR20140016008A (ko) | 2012-07-30 | 2014-02-07 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR102085525B1 (ko) | 2013-11-27 | 2020-03-09 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102505245B1 (ko) | 2016-08-17 | 2023-02-28 | 대우조선해양 주식회사 | 잠수함 |
| CN116417503A (zh) * | 2021-12-31 | 2023-07-11 | 苏州能讯高能半导体有限公司 | 一种半导体器件 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404732A (en) * | 1981-12-07 | 1983-09-20 | Ibm Corporation | Self-aligned extended epitaxy mesfet fabrication process |
| US5182619A (en) | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
| US5371026A (en) * | 1992-11-30 | 1994-12-06 | Motorola Inc. | Method for fabricating paired MOS transistors having a current-gain differential |
| JP2964925B2 (ja) | 1994-10-12 | 1999-10-18 | 日本電気株式会社 | 相補型ｍｉｓ型ｆｅｔの製造方法 |
| US5753555A (en) * | 1995-11-22 | 1998-05-19 | Nec Corporation | Method for forming semiconductor device |
| JP2894283B2 (ja) * | 1996-06-27 | 1999-05-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2964960B2 (ja) | 1996-09-27 | 1999-10-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6232641B1 (en) * | 1998-05-29 | 2001-05-15 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor |
| JP2000049348A (ja) | 1998-05-29 | 2000-02-18 | Toshiba Corp | エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法 |
| JP4204671B2 (ja) * | 1998-09-11 | 2009-01-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
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| US7253086B2 (en) * | 2004-10-18 | 2007-08-07 | Texas Instruments Incorporated | Recessed drain extensions in transistor device |
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-
2005
- 2005-04-25 JP JP2005125921A patent/JP4274566B2/ja not_active Expired - Fee Related
-
2006
- 2006-04-25 TW TW095114687A patent/TWI298540B/zh active
- 2006-04-25 KR KR1020060037054A patent/KR100745929B1/ko active IP Right Grant
- 2006-04-25 US US11/410,118 patent/US7482235B2/en active Active
- 2006-04-25 CN CNB2006100751631A patent/CN100543995C/zh not_active Expired - Fee Related
-
2008
- 2008-11-17 US US12/272,036 patent/US7906809B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4274566B2 (ja) | 2009-06-10 |
| US20060240657A1 (en) | 2006-10-26 |
| TW200711135A (en) | 2007-03-16 |
| US20090072324A1 (en) | 2009-03-19 |
| KR100745929B1 (ko) | 2007-08-02 |
| CN100543995C (zh) | 2009-09-23 |
| US7906809B2 (en) | 2011-03-15 |
| JP2006303336A (ja) | 2006-11-02 |
| US7482235B2 (en) | 2009-01-27 |
| TWI298540B (en) | 2008-07-01 |
| KR20060111858A (ko) | 2006-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: PS4 LASCO CO., LTD. Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD. Effective date: 20130823 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20130823 Address after: Luxemburg Luxemburg Patentee after: ELPIDA MEMORY INC. Address before: Tokyo, Japan Patentee before: Nihitatsu Memory Co., Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090923 Termination date: 20170425 |