KR20060111858A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20060111858A
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엘피다 메모리, 아이엔씨.
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Abstract

반도체 실리콘 기판상의 산화막 및 게이트 배선에 의해 정의된 각각의 소정의 위치에 제공되는 융기된 소스/드레인 구조를 갖는 반도체로서, 반도체 실리콘 기판의 법선 방향을 따라 반도체 실리콘 기판상의 융기된 소스/드레인 구조의 상측 단부의 형상의 직교 투영 이미지는 반도체 실리콘 기판상의 대응하는 산화막 및 게이트 배선에 의해 정의된 소정의 형상과 거의 일치하고, 반도체 실리콘 기판의 법선 방향을 따라 반도체 실리콘 기판상의 융기된 소스/드레인 구조의 반도체 실리콘 기판에 평행인 평면들을 따라 취해진 단면들의 직교 투영 이미지들 중 적어도 하나는 반도체 실리콘 기판상의 대응하는 산화막 및 게이트 배선에 의해 정의된 소정의 형상보다 더 크다.
반도체 실리콘 기판, 산화막, 질화막, 게이트 배선, 소스/드레인 구조

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 융기된(elevated) 소스/드레인 구조의 형성 이전의 반도체 장치의 부분적인 구조를 도시하는 개략적인 단면도.
도 2는 이상적인 융기된 소스/드레인 구조를 구비한 반도체 장치의 부분적인 구조를 도시하는 개략적인 단면도.
도 3은 융기된 소스/드레인 구조에 패싯(facet)이 발생한 반도체 장치의 부분적인 구조를 도시하는 개략적인 단면도.
도 4는 패싯이 발생한 융기된 소스/드레인 구조에 접촉부가 형성된 반도체 장치의 부분적인 구조를 도시하는 개략적인 단면도.
도 5는 반도체 실리콘 기판 위로부터 관찰되는, 융기된 소스/드레인 구조 형성 이전의 반도체 장치의 부분적인 구조의 주요 부분의 평면도.
도 6은 도 5의 반복되는 길고 짧은 대시선 a-a를 따라 취해진 단면을 도시하는 주요 부분의 개략적인 단면도.
도 7은 도 5의 반복되는 길고 짧은 대시선 b-b를 따라 취해진 단면을 도시하는 주요 부분의 개략적인 단면도.
도 8은 도 6에 도시된 산화막 및 게이트 배선에 의해 정의된 반도체 실리콘 기판상에 선택적인 에피택셜 성장 방법(selective epitaxial growth method)을 수행함으로써 획득되는 융기된 소스/드레인 구조의 단면을 도시하는 주요 부분의 개략적인 단면도.
도 9는 불순물 확산 구조 및 산화막이 제공된 반도체 실리콘 기판의 주요 부분의 개략적인 단면도(예 1).
도 10은 게이트 배선에 직각 방향을 따라 취해진, 게이트 배선이 제공된 반도체 실리콘 기판의 주요 부분의 개략적인 단면도(예 1).
도 11은 융기된 소스/드레인 구조를 도시하는 반도체 실리콘 기판의 주요 부분의 단면도(예 1 및 예 2).
도 12는 융기된 소스/드레인 구조를 도시하는 반도체 실리콘 기판의 주요 부분의 단면도(비교 예 1).
도 13은 융기된 소스/드레인 구조를 도시하는 반도체 실리콘 기판의 주요 부분의 단면도(비교 예 2).
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 실리콘 기판
2: 게이트 배선
3: 불순물 확산 구조
4: 산화막
501: 융기된 구조
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 보다 구체적으로, 소스 영역, 드레인 영역 등이 반도체 실리콘 기판의 표면상에 융기된 구조를 갖는 반도체 장치, 및 그 제조 방법에 관한 것이다.
최근 전기/전자 부품의 크기 및 무게의 감소로 인해, 메모리 셀들을 구비한 DRAM 등의 반도체 장치들의 구조가 보다 미세해졌다. 미세한 구조를 갖는 그러한 반도체 장치에서, 소스 영역, 드레인 영역 등에 대한 전계 영향은 작지 않다. 전계 영향을 줄이기 위해, 메모리 셀을 갖는 DRAM 등의 반도체 장치는 반도체 실리콘 기판의 표면상에 제공되는 융기된 소스 구조, 반도체 실리콘 기판의 표면상에 제공되는 융기된 드레인 구조 등을 채택했다.
융기된 소스 구조, 융기된 드레인 구조 등은 일반적으로 LDD(Lightly Doped Drain)라 불리는 불순물 확산 구조와, STI(Shallow Trench Isolation)라 불리는 소자 분리 영역인 산화막 등을 갖는 반도체 실리콘 기판상에 제공된다.
예를 들어, 도 1은 융기된 소스 구조, 융기된 드레인 구조 등의 형성 이전의 DRAM의 부분적인 구조를 도시한다.
도 1에 도시된 바와 같이, 융기된 소스 구조, 융기된 드레인 구조 등의 형성 이전의 구조는 식각 공정(etching operation)에 의해 반도체 실리콘 기판(1), 반도체 실리콘 기판(1)상에 분리되어 제공된 게이트 배선(2), 게이트 배선(2)을 포함하여 반도체 실리콘 기판을 덮는 실리콘 질화막 등을 포함하는 다층 구조로부터 불필 요한 실리콘 질화막을 제거함으로써 획득된다.
또한, 반도체 실리콘 기판(1)은 DRAM을 동작시키는데 필요한 불순물 확산 구조(3), 산화막(4) 등을 가지며, 이들은 공지된 수단에 의해 제공되는 것이다.
도 2에 도시된 바와 같이, 융기된 소스 구조, 융기된 드레인 구조 등을 나타내는 각각의 융기된 구조(501)는 반도체 실리콘 기판의 표면과 게이트 배선의 실리콘 질화막의 측벽에 의해 형성된 영역상에서 선택적인 에피택셜 성장 공정을 수행함으로써 형성된다고 고려된다.
그러나, 선택적인 에피택셜 성장 공정이 실제로 수행될 때, 도 2에 도시된 것과 같은 이상적인 융기된 소스 구조, 융기된 드레인 구조 등을 나타내는 융기된 구조(501)가 획득되지 않고, 반도체 실리콘 기판에 제공된 STI의 단부에서 (111) 또는 (113)의 평면 배향을 갖는 패싯이라 불리는 사면(inclined plane)이 생기는 경우가 종종 발생한다. 도 3의 예를 이용하여 설명하자면, 도 3의 경사진 부분(6)이 패싯에 대응한다.
그러한 패싯의 발생은 하기의 문제를 일으킨다.
즉, 반도체 실리콘 기판(1) 상에는 도 3에서 관찰되는 것과 같이 기판 위로부터 다양한 이온 등을 주입하기와 같은 공정을 수행함에 있어서, 이온이 도달하는 깊이 방향으로의 이온의 확산은 패싯이 생성되지 않은 부분과 패싯이 생성된 또 다른 부분 간에 차이가 있으며, 이에 따라 반도체 실리콘 기판에서의 다양한 이온의 주입을 제어하기가 어렵다.
도 4는 융기된 소스 구조, 융기된 드레인 구조 등을 나타내는 융기된 구조 (501 및 502) 상에 접촉부(7)가 개별적으로 제공된 상태를 개략적으로 도시한다. 또한, 도 4에서, 접촉부(7) 주위에 산화막(도시 생략)이 제공된다.
도 4에 도시된 바와 같이, 융기된 구조(501 및 502)가 형성된 후, 텅스텐 등의 접촉부(7)가 융기된 구조들 상에 제공될 경우, 융기된 구조와 접촉부(7) 사이의 접촉 영역은 접촉부 별로 차이가 나며, 접촉부의 저항이 서로 다른 경우가 발생한다.
또한, 접촉 영역의 편차 이외에, 접촉부(7)의 바닥에서 반도체 실리콘 기판(1)까지의 거리는 접촉부(7) 각각마다 변동하며, 이 변동으로 인해, 실리콘 반도체 기판상의 접촉부로부터 누설되는 불순물의 영향으로 인해 또 다른 변동도 발생할 수 있다.
이에 최종으로 획득된 반도체 장치의 성능이 패싯으로부터 발생되는 요인으로 인해 불안정하게 된다는 문제점이 존재했다.
이 문제점은 패싯의 발생으로 인해 생겨나는 것이므로, 패싯의 발생을 억제하기 위한 형상을 고안하면서 두 가지 유형의 산화막을 갖는 게이트 배선의 측벽을 형성하는 것이 제안되었다(JP 2000-49348 참조).
그러나, 게이트 배선의 측벽의 형상 등에 의해 패싯의 발생을 억제하기 위한 수단에 있어, 이 수단은 반도체 장치의 구조가 보다 미세해짐에 따라 더욱 복잡해진다. 또한, 패싯이 실제로 발생할 때, 이 수단은 발생된 패싯에 근거하여 결함을 처리할 수 없다는 문제점이 있다.
본 발명의 목적은 패싯이 발생할 때조차도 안정한 성능을 나타내는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
즉, 본 발명은,
(1) 반도체 실리콘 기판상의 소정의 위치에 제공되는 산화막;
(2) 반도체 실리콘 기판상에 제공되는 게이트 배선; 및
(3) 반도체 실리콘 기판상의 산화막 및 게이트 배선에 의해 정의된 소정의 위치에 제공되어 게이트 배선의 측벽과 접촉하게 되는 융기된 소스 구조와, 반도체 실리콘 기판상의 산화막 및 게이트 배선에 의해 정의된 소정의 위치에 제공되어 게이트 배선의 측벽과 접촉하게 되는 융기된 드레인 구조로 이루어진 그룹으로부터 선택된 적어도 하나의 구조(이후, "융기된 소스/드레인 구조(ESD:elevated source/drain structure)"로 불림)
를 포함하는 반도체 장치 [1]을 제공하고,
여기서 반도체 실리콘 기판의 법선 방향을 따라 반도체 실리콘 기판상의 융기된 소스/드레인 구조의 상측 단부의 형상의 직교 투영 이미지(orthographic projection image)는 반도체 실리콘 기판상의 산화막 및 게이트 배선에 의해 정의된 소정의 형상과 거의 일치하고, 반도체 실리콘 기판의 법선 방향을 따라 반도체 실리콘 기판상의 융기된 소스/드레인 구조의 반도체 실리콘 기판에 평행한 평면들을 따라 취해진 단면들의 직교 투영 이미지들 중 적어도 하나는 반도체 실리콘 기판상의 산화막 및 게이트 배선에 의해 정의된 소정의 형상보다 더 크다.
또한, 본 발명은,
상기 항목 [1]에 기술된 것과 같은 반도체 장치 [2]를 제공하며, 여기서 반도체 실리콘 기판은 적어도 불순물 확산 구조를 가지며,
산화막은 실리콘 산화막이며,
게이트 배선의 측벽은 실리콘 질화막으로 이루어져 있으며,
반도체 장치는 DRAM이다.
또한, 본 발명은,
(1) 반도체 실리콘 기판 내에 불순물 확산 구조 및 소자 분리 영역을 제공하는 단계;
(2) 반도체 실리콘 기판상에 게이트 배선을 제공하는 단계; 및
(3) 선택적인 에피택셜 성장 방법에 의해 반도체 실리콘 기판상의 게이트 배선의 측벽과 접촉하여 돌출하게끔 반도체 결정을 성장시키는 단계
를 포함하는 반도체 장치 제조 방법 [3]을 제공하며,
여기서 돌출하게끔 반도체 결정을 성장시키는 단계는 2개 이상의 레벨들을 갖는 온도 조건 및 2개 이상의 레벨들을 갖는 압력 조건으로 이루어진 그룹으로부터 선택된 적어도 하나의 조건으로 수행된다.
또한, 본 발명은,
상기 항목 [3]에 기술된 것과 같은 반도체 장치 제조 방법 [4]를 제공하며, 여기서 2개 이상의 레벨들을 갖는 온도 조건 및 2개 이상의 레벨들을 갖는 압력 조건으로 이루어진 그룹으로부터 선택된 적어도 하나의 조건은 하기의 (a) 내지 (c)로 구성된 그룹으로부터 선택된 적어도 하나이다: 즉
(a) 1~100 Torr의 범위 내의 상수 값을 갖는 입력하에서, 제1 온도 조건은 830~900℃ 범위이고, 제2 온도 조건은 780~820℃ 범위임;
(b) 780~900℃의 범위 내의 상수 값을 갖는 온도하에서, 제1 압력 조건은 1~10 Torr 범위이고, 제2 압력 조건은 20~100 Torr 범위임; 및
(c) 제1 온도 및 압력 조건은 각각 830~900℃ 범위, 및 1~10 Torr의 범위이고, 제2 온도 및 압력 조건은 각각 780~820℃ 범위, 및 20~100 Torr의 범위임.
또한, 본 발명은,
상기 항목 [3] 또는 [4]에 기술된 것과 같은 반도체 장치 제조 방법 [5]를 제공하며, 여기서 선택적인 에피택셜 성장 방법에 이용되는 기체는 SiH2Cl2 및 HCl의 혼합 기체이다.
본 발명을 따르면, 예를 들어, 도 8에 도시된 바와 같이, 산화막 및 게이트 배선에 의해 정의된 부분(8)의 형상과 거의 일치하는 상측 단부의 형상(504)을 각각 갖는 융기된 소스/드레인 구조(503 및 506)로서 예시된 바와 같은 융기된 소스/드레인 구조를 구비한 반도체 장치를 제공할 수 있다. 따라서 안정적인 성능을 나타내는 반도체 장치를 제공할 수 있다.
본 발명의 상기 및 다른 목적 및 특징은, 이후 일례가 예시된 첨부된 도면에 관련하여 취해진 하기의 설명을 고려함으로써 더욱 완벽하게 표현될 것이다.
본 발명의 바람직한 실시예는 구체적으로 첨부 도면을 참조하여 하기에 기술 될 것이다.
도 5는 상기 반도체 실리콘 기판 위로부터 관찰되는, 융기된 소스/드레인 구조 형성 이전의 구조의 주요 부분의 평면도이다.
도 5에서, 검은 선은 게이트 배선(2)을 나타내고, 게이트 배선(2) 아래에 도시된 직사각형 부분은 반도체 실리콘 기판의 표면 노출부(8)를 나타내며, 기타 부분은 게이트 배선(2)과 반도체 실리콘 기판의 표면 노출부(8)를 제외한 STI 등의 산화막(4)을 나타낸다.
도 5가, 도 5에 도시된 양상을 갖는 경우뿐만 아니라, 게이트 배선(2)이 반도체 실리콘 기판의 표면 노출부(8)를 벗어나 경사진 경우를 도시하지만, 게이트 배선(2)이 반도체 실리콘 기판의 표면 노출부(8)와 이루는 각도는 임의로 설정될 수 있다.
본 발명에 사용되기 위한 반도체 실리콘 기판은 구체적으로 한정되지는 않으며, 일반적으로 반도체에 사용되는 실리콘 기판을 이용하는 것이 가능하다. 이런 반도체 실리콘 기판은 공지된 것이며, 상업적으로 이용가능한 것이다.
본 발명에 사용되기 위한 반도체 실리콘 기판은 소정의 위치에 산화막을 가질 필요가 있다.
도 6은 도 5의 반복되는 길고 짧은 대시선 a-a를 따라 취해진 단면을 개략적으로 도시한다.
도 6에 예시된 바와 같이, 반도체 실리콘 기판에는 LDD 등의 불순물 확산 구조(3), 및 STI 등의 산화막(4) 등이 제공된다.
산화막의 특정한 예는 산화 실리콘을 포함한다.
게이트 배선이 본 발명에 사용되기 위해 반도체 실리콘 기판상에 제공될 필요가 있다.
도 7은 도 5의 반복되는 길고 짧은 대시선 b-b를 따라 취해진 단면을 개략적으로 도시한다.
도 7에 예시된 바와 같이, 본 발명에 사용되기 위한 게이트 배선은 다결정 반도체(204)와 금속으로 이루어진 게이트 전극, 혹은 다결정 반도체(204)와 금속 규화물(metal silicide)(202)로 이루어진 게이트 전극, 측벽(201), 게이트 산화막(205), 접촉부(도시 생략) 등으로 구성된다.
본 발명의 게이트 배선은 절연막에 의해 절연되고, 절연막의 예는 실리콘 질화물(silicon nitride) 등을 포함한다.
도 7에 도시된 게이트 배선에서, 실리콘 질화물 등의 절연막은 측벽(201) 및 상부 구조(203) 상에 제공된다.
본 발명의 반도체 장치는 반도체 실리콘 기판상에 융기된 소스/드레인 구조를 가질 필요가 있다.
도 6의 LDD(3)의 상부 표면부(8)에는 특별히 보호막 등이 제공되지 않으므로, 반도체 실리콘 기판(1)의 표면의 일부가 노출된다.
도 8에 예시된 바와 같이, 본 발명의 반도체 장치에 사용되기 위한 융기된 소스/드레인 구조는 도 6에 도시된 LDD의 상부 표면부(8)상에 선택적인 에피택셜 성장 공정을 수행함으로써 획득된다.
LDD(3)의 상부 표면부(8)는 도 5에 예시된 바와 같이, 반도체 실리콘 기판상의 산화막(4)과 게이트 배선(2)에 의해 정의된 소정의 위치에 대응한다.
도 8에 예시된 바와 같이, 본 발명에 사용되기 위한, 반도체 실리콘 기판의 법선 방향을 따라 반도체 실리콘 기판상의 융기된 소스/드레인 구조(503)의 상측 단부의 형상(504)의 직교 투영 이미지는 반도체 실리콘 기판상의 대응하는 산화막과 게이트 배선에 의해 정의된 소정의 형상과 거의 일치한다.
도 5의 경우를 이용하여 설명하자면, 소정의 형상은 산화막(4)과 게이트 배선(2)에 의해 둘러싸인 참조 번호(8)로 도시된 영역의 형상을 나타낸다.
소스/드레인 구조(506)는 상술한 바와 동일하다.
이에 의해, 융기된 소스/드레인 구조를 제조함에 있어 패싯이 발생할 때조차도 안정한 성능을 나타내는 반도체들을 제공하는 것이 가능하다.
본 발명의, 융기된 소스/드레인 구조에 있어서, 반도체 실리콘 기판의 법선 방향을 따라 반도체 실리콘 기판상의 반도체 실리콘 기판(1)에 평행한 평면들을 따라 취해진 단면의 직교 투영 이미지 중 적어도 하나는 반도체 실리콘 기판상의 대응하는 산화막과 게이트 배선에 의해 정의된 소정의 형상보다 더 크다.
도 8에 예시된 바와 같이, 융기된 소스/드레인 구조(503)의 중앙에서 외부로 연재되는 구조(505)를 제공함으로써, 소정의 형상(504)의 상측 단부를 가지는 융기된 소스/드레인 구조(503)를 용이하게 획득하여, 이에 따라 안정한 성능을 나타내는 반도체를 제공할 수가 있다.
본 발명의 반도체 장치 제조 방법은 하기에 기술될 것이다.
본 발명의 반도체 장치 제조 방법은 반도체 실리콘 기판 내에 불순물 확산 구조 및 소자 분리 영역을 제공하는 단계(1)를 포함할 필요가 있다.
본 발명의 제조 방법에 사용되기 위한 반도체 실리콘 기판이 구체적으로 한정되는 것은 아니지만, 일반적으로 반도체에 사용되는 실리콘 기판을 이용하는 것이 가능하다. 이런 반도체 실리콘 기판은 공지된 것이며, 상업적으로 이용가능한 것이다.
불순물 확산 구조 및 소자 분리 영역을 제공하는 단계(1)는 구체적으로 한정되는 것이 아니지만, 본 발명이 전처리 공정에 의해 수행되는 한, 일반적으로 반도체 실리콘 기판을 사용하여 수행된다.
반도체 실리콘 기판에 불순물 확산 구조를 제공하는 단계로서, 그 특정한 예로서 화학 기상 증착(CVD:Chemical Vapor Deposition), 이온 주입 등의 단계들이 있다. 이들 단계들을 단계별로 또는 2개 이상의 단계를 조합하여 수행하는 것이 가능하다.
또한, 반도체 실리콘 기판에 소자 분리 영역을 제공하는 단계는 반도체 웨이퍼상에서 수행되고, 이런 단계들의 예로서 세정(washing), 산화(oxidation), 포토리소그래피(photolithography), 건식 식각(dry etching), CMP 등의 단계들을 포함한다. 이들 단계들을 단계별로 또는 2개 이상의 단계를 조합하여 수행하는 것이 가능하다.
또한, 본 발명의 반도체 장치 제조 방법은 반도체 실리콘 기판상에 게이트 배선을 제공하는 단계(2)를 포함하는 것을 필요로 한다.
게이트 배선은 워드 라인(word lines)으로 구성되고, 일반적인 수행 방법에 따라 제조될 수 있다.
본 발명에 사용되기 위한 게이트 배선은 절연막에 의해 절연된다. 특성상의 관점에서, 절연막의 재료는 바람직하게는 실리콘 질화물이다.
또한, 본 발명의 반도체 장치 제조 방법은 선택적인 에피택셜 성장 방법에 의해 반도체 실리콘 기판상의 게이트 배선과 접촉하여 실리콘 결정을 융기되게끔 성장시키는 단계(3)를 포함할 필요가 있다.
반도체 결정을 융기되게끔 성장시키는 단계는 선택적인 에피택셜 성장 방법에 의해 수행된다. 선택적인 에피택셜 성장 방법으로서, 그 예는 반도체 실리콘 기판 상에 반도체 결정을 성장시키기 위한 기체 성분과, 반도체 결정을 식각하기 위한 또 다른 기체 성분을 동시에 작용시키는 등의 방법이 있다.
반도체 결정을 성장시키기 위한 기체 성분으로서, 예를 들어, 실리콘 웨이퍼를 사용하여 반도체 실리콘 기판을 제조할 때는, SiH4, SiH2Cl2 등이 이용될 수 있다. 특성을 처리하는 관점에서, SiH2Cl2가 반도체 결정을 성장시키기 위한 기체 성분으로서 바람직하다.
반도체 결정을 식각하기 위한 기체 성분으로서, 예를 들어, 실리콘 웨이퍼를 사용하여 반도체 실리콘 기판을 제조할 때는, 그 예로서 HF, HCl 등의 할로겐 함유 화합물 등이 있다. 특성을 처리하는 관점에서, HCl이 반도체 결정을 식각하기 위한 기체 성분으로서 바람직하다.
반도체 실리콘 기판상에 작용하는 기체 성분들 간의 부피 비(ratio)로서, 반도체 결정을 식각하기 위한 기체 성분에 대한 반도체 결정을 성장시키기 위한 기체 성분의 비는 10:1~10:8의 범위 내의 것이 바람직하다.
선택적인 에피택셜 성장 방법은 2개 이상의 레벨을 가진 온도 조건들과 2개 이상의 레벨을 가진 압력 조건들로 이루어진 그룹으로부터 선택된 적어도 하나의 조건으로 수행될 필요가 있다.
선택적인 에피택셜 성장 방법의 경우, 2개 이상의 레벨을 가진 온도 조건들과 2개 이상의 레벨을 가진 압력 조건들로 이루어진 그룹으로부터 선택된 적어도 하나의 조건으로서, 예를 들어, 특정한 조건이 하기에 기술되어 있다.
(a) 1~100 Torr 범위 내의 상수 값으로 설정된 압력에서, 제1 온도 조건은 830~900℃ 범위 내에서 선택적인 에피택셜 성장 방법을 수행하는 것이고, 제2 온도 조건은 780~820℃ 범위 내에서 선택적인 에피택셜 성장 방법을 수행하는 것임.
(b) 780~900℃ 범위 내의 상수 값으로 설정된 온도에서, 제1 압력 조건은 1~10 Torr 범위 내에서 선택적인 에피택셜 방법을 수행하는 것이고, 제2 압력 조건은 20~100 Torr 범위 내에서 선택적인 에피택셜 방법을 수행하는 것임.
(c) 제1 온도 및 압력 조건은 830~900℃ 범위 내, 및 1~10 Torr 범위 내에서 각각 선택적인 에피택셜 방법을 수행하는 것이고, 제2 온도 및 압력 조건은 780~820℃ 범위 내, 및 20~100 Torr 범위 내에서 각각 선택적인 에피택셜 방법을 수행하는 것임.
(a) 내지 (c) 등의 조건들을 조건별로 또는 이들 조건들 중에서 2개 이상을 조합하여 이용하는 것이 가능하다.
상기 언급된 항목 (a) 또는 (c)에 기술된 제1 온도 조건에 지시된 바와 같이, 830~900℃ 범위 내에서 선택적인 에피택셜 성장 방법을 수행함으로써, 대체로 수직 방향으로 선택적인 에피택셜 성장을 구현하는 것이 가능하다.
또한, 상기 언급된 항목 (b) 또는 (c)에 기술된 제1 압력 조건에 지시된 바와 같이, 1~10 Torr 범위 내에서 선택적인 에피택셜 성장 방법을 수행함으로써, 대체로 수직 방향으로 선택적인 에피택셜 성장을 구현하는 것이 가능하다.
또한, 상기 언급된 항목 (a) 또는 (c)에 기술된 제2 온도 조건에 지시된 바와 같이, 780~820℃ 범위 내에서 선택적인 에피택셜 성장 방법을 수행함으로써, 대체로 수평 방향으로 선택적인 에피택셜 성장을 구현하는 것이 가능하다.
또한, 상기 언급된 항목 (b) 또는 (c)에 기술된 제2 압력 조건에 지시된 바와 같이, 20~100 Torr 범위 내에서 선택적인 에피택셜 성장 방법을 수행함으로써, 대체로 수평 방향으로 선택적인 에피택셜 성장을 구현하는 것이 가능하다.
상기 언급한 항목 (a)에서 압력은 5~30 Torr 범위이고, 제1 온도 조건은 840~870℃ 범위이고, 제2 온도 조건은 790~810℃ 범위인 것이 바람직하다.
상기 언급한 항목 (b)에서 온도는 800~870℃ 범위이고, 제1 압력 조건은 3~8 Torr 범위이고, 제2 압력 조건은 25~30 Torr 범위인 것이 바람직하다.
상기 언급한 항목 (c)에서 제1 온도 및 압력 조건은 각각 840~870℃ 범위 내, 및 3~8 Torr 범위 내에서 선택적인 에피택셜 방법을 수행하는 것이고, 제2 온도 및 압력 조건은 각각 790~810℃ 범위 내, 및 25~30 Torr 범위 내에서 각각 선택적 인 에피택셜 방법을 수행하는 것임이 바람직하다.
도 8에 예시된 바와 같이, 본 방법에 따르면, LDD(3)의 상부 표면부(8)의 형상이 융기된 소스/드레인 구조(503)의 상측 단부의 형상(504)과 거의 일치하도록 융기된 소스/드레인 구조를 제조하는 것이 가능하다.
융기된 소스/드레인 구조(506)는 상기의 것과 동일하다.
이와 같이 획득된 융기된 소스/드레인 구조를 구비한 반도체 실리콘 기판은 웨이퍼 처리 공정, 배선 공정, 조립 공정 등의 적합한 공지된 처리 공정을 거쳐서, 예컨대 DRAM 등의 반도체 장치 내에 형성될 수 있다.
본 발명의 반도체 장치는 이런 제조 방법에 의해 획득된다.
본 발명은 예들을 참조하여 보다 구체적으로 하기에 기술될 것이나, 이에만 한정되지는 않는다.
[예 1]
도 9에 예시된 바와 같이, 불순물 확산 구조(3)인 LDD와, 산화막(4)인 STI가 반도체 실리콘 기판(1)에 제공되었다.
게이트 배선의 기본 구조가 실리콘 웨이퍼상에 제공되었으며, 전체 게이트 배선에는 실리콘 질화물을 도포하였다.
그 후, 도 10에 도시된 바와 같이, 실리콘 질화물 중 불필요한 부분을 식각에 의해 제거하였고, 게이트 배선(2)이 반도체 실리콘 기판(1)상에 형성되었다. 또한, 도 10은 게이트 배선(2)의 배선 방향의 수직 방향에 따라 취해진 단면을 개략적으로 도시한다.
다음으로, 도 10에 도시된 반도체 실리콘 기판의 표면 노출부(8)에 대해 선택적인 에피택셜 성장 공정을 수행하였고, 융기된 소스 구조(506) 및 드레인 돌기 구조(507)가 도 11에 도시된 바와 같이 반도체 실리콘 기판의 표면 노출부(8)상에 형성되었다.
또한, 도 10에 도시된 반도체 웨이퍼의 각 표면 노출부(8)는 실리콘 웨이퍼상의 산화막(4) 및 게이트 배선(2)에 의해 정의된다.
선택적인 에피택셜 성장 공정을 다음의 조건으로 수행하였다. 즉, 제1 단계로서, 온도 850℃ 및 압력 15 Torr의 조건으로, 선택적인 에피택셜 성장을 유속이 200ml/분인 SiH2Cl2와 유속이 120ml/분인 HCL을 사용하여 반도체 실리콘 기판(1)의 표면 노출부(8)상에 수행하였다. 제1 단계의 공정에 의해, 실리콘의 높이가 50nm인 융기된 구조가 반도체 실리콘 기판의 각 표면부(8)상에서 획득되었다.
그런 다음, 제2 단계로서, 온도 800℃ 및 압력 15 Torr의 조건으로, 선택적인 에피택셜 성장을 유속이 200ml/분인 SiH2Cl2와 유속이 80ml/분인 HCL을 사용하여 수행하였다. 제2 단계의 공정에 의해, 실리콘의 높이가 50nm인 융기된 구조상에 실리콘이 20nm 만큼 더 쌓였다.
이와 같이 융기된 소스 구조(506) 및 융기된 드레인 구조(507)는 선택적인 에피택셜 성장 방법의 제1 단계와 제2 단계에 의해 획득되었으며, 도 11에 도시된 바와 같이, 수직 방향으로 20~25nm 정도 확장된 70nm 높이를 가지게 되었다.
융기된 소스 구조(506) 및 융기된 드레인 구조(507)의 각자의 상측 단부의 형상에 관련하여, 반도체 실리콘 기판의 법선 방향을 따라 반도체 실리콘 기판상의 이런 형상의 직교 투영 이미지는 반도체 실리콘 웨이퍼의 표면 노출부(8)와 거의 일치하였다.
또한, 이런 예에서 도 11의 반복되는 길고 짧은 대시선 c-c을 따라 취해진 단면은 반도체 실리콘 기판의 표면 노출부(8)의 형상보다 더 컸다.
DRAM은 이와 같이 획득된 융기된 소스 구조(506) 및 융기된 드레인 구조(507)를 구비한 실리콘 웨이퍼에 대해 웨이퍼 처리 공정, 배선 공정, 조립 공정 등의 공지된 처리 공정을 수행함으로써 획득되었다. 획득된 DRAM의 특성은 상품에 따라 조금씩 편차가 있다.
[예 2]
제1 단계의 온도 조건 및 압력 조건이 각각 850℃ 및 5 Torr이었으며 제2 단계의 온도 조건 및 압력 조건이 각각 850℃ 및 25 Torr이었던 것만 제외하면, 예 1에서와 동일한 공정이 수행되었고, 예 1의 경우에서와 같이, 도 11에 도시된 바와 같은 융기된 소스 구조(506) 및 융기된 드레인 구조(507)가 제공된 DRAM이 획득되었다. 획득된 DRAM의 특성은 제품에 따라 조금씩 편차가 있다.
[비교 예 1]
제1 단계의 조건은 온도 850℃, 및 압력 15 Torr이고, SiH2Cl2와 HCl의 유속이 각각 200ml/분과 120ml/분이었으며, 제2 단계의 공정이 생략되었던 것만 제외하면 예 1에서와 동일한 공정이 수행되었다.
획득된 DRAM은 도 12에 도시된 바와 같은 융기된 소스 구조(508) 및 융기된 드레인 구조(509)를 가진다.
반복되는 길고 짧은 대시 선 d-d 사이의 거리가 도 12의 반복되는 길고 짧은 대시 선 e-e 사이의 거리보다 좁다.
얻어진 DRAM의 특성은 제품에 따라 매우 다르다.
[비교 예 2]
제1 단계의 조건은 온도 800℃, 및 압력 15 Torr이고, SiH2Cl2와 HCl의 유속이 각각 200ml/분과 80ml/분이었으며, 제2 단계의 공정이 생략되었던 것만 제외하면 예 1에서와 동일한 공정이 수행되었다.
획득된 DRAM은 도 13에 도시된 바와 같은 융기된 소스 구조(510) 및 융기된 드레인 구조(511)를 가지지만, 융기된 구조들이 도 13에 도시된 바와 같이 산화막(4)을 넘어 서로 접촉하게 되기 때문에 불안정한 성능이 관찰되었다.
본 발명은 상기 기술된 예에만 한정되지 않으며, 다양한 변경 및 수정이 본 발명의 범위 내에서 가능하다.
본원은 2005년 4월 25일 출원된 일본특허원 제2005-125921호에 기초하고, 그 전체 내용은 인용에 의해 본원에 명백히 통합된다.
반도체 실리콘 기판상의 산화막 및 게이트 배선에 의해 정의된 각각의 소정의 위치에 제공되는 융기된 소스/드레인 구조를 갖는 반도체 장치, 및 그 제조 방 법을 제공하는 효과가 있다.

Claims (6)

  1. 반도체 장치로서,
    (1) 반도체 실리콘 기판상의 소정의 위치에 제공되는 산화막;
    (2) 상기 반도체 실리콘 기판상에 제공되는 게이트 배선; 및
    (3) 상기 반도체 실리콘 기판상의 상기 산화막 및 상기 게이트 배선에 의해 정의된 소정의 위치에 제공되어 상기 게이트 배선의 측벽과 접촉하게 되는 융기된 소스 구조와, 상기 반도체 실리콘 기판상의 상기 산화막 및 상기 게이트 배선에 의해 정의된 소정의 위치에 제공되어 상기 게이트 배선의 측벽과 접촉하게 되는 드레인 돌기 구조로 이루어진 그룹으로부터 선택된 적어도 하나의 구조(이후, "융기된 소스/드레인 구조(ESD)"라 함)
    를 포함하고,
    상기 반도체 실리콘 기판의 법선 방향을 따라 상기 반도체 실리콘 기판상의 상기 융기된 소스/드레인 구조의 상측 단부의 형상의 직교 투영 이미지는 상기 반도체 실리콘 기판상의 상기 산화막 및 상기 게이트 배선에 의해 정의된 소정의 형상과 거의 일치하고, 상기 반도체 실리콘 기판의 법선 방향을 따라 상기 반도체 실리콘 기판상의 상기 융기된 소스/드레인 구조의 상기 반도체 실리콘 기판에 평행한 평면들을 따라 취해진 단면들의 직교 투영 이미지들 중 적어도 하나는 상기 반도체 실리콘 기판상의 상기 산화막 및 상기 게이트 배선에 의해 정의된 상기 소정의 형상보다 큰 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 실리콘 기판은 적어도 불순물 확산 구조를 가지며,
    상기 산화막은 실리콘 산화막이며,
    상기 게이트 배선의 측벽은 실리콘 질화막을 포함하고,
    상기 반도체 장치는 DRAM인 반도체 장치.
  3. 반도체 장치의 제조 방법으로서,
    (1) 반도체 실리콘 기판에 불순물 확산 구조 및 소자 분리 영역을 제공하는 단계;
    (2) 상기 반도체 실리콘 기판상에 게이트 배선을 제공하는 단계; 및
    (3) 선택적인 에피택셜 성장 방법에 의해 상기 반도체 실리콘 기판상에 상기 게이트 배선의 측벽과 접촉하여 돌출하게끔 반도체 결정을 성장시키는 단계
    를 포함하며,
    상기 돌출하게끔 반도체 결정을 성장시키는 단계는 2개 이상의 레벨을 갖는온도 조건 및 2개 이상의 레벨을 갖는 압력 조건으로 이루어진 그룹으로부터 선택된 적어도 하나의 조건으로 수행되는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 2개 이상의 레벨을 갖는 온도 조건 및 2개 이상의 레벨을 갖는 압력 조건으로 이루어진 상기 그룹으로부터 선택된 적어도 하나의 조건은,
    (a) 1~100 Torr의 범위 내의 상수 값을 갖는 압력하에서, 제1 온도 조건은 830~900℃ 범위이고, 제2 온도 조건은 780~820℃ 범위임;
    (b) 780~900℃의 범위 내의 상수 값을 갖는 온도하에서, 제1 압력 조건은 1~10 Torr 범위이고, 제2 압력 조건은 20~100 Torr 범위임; 및
    (c) 제1 온도 및 입력 조건은 각각 830~900℃ 범위, 및 1~10 Torr의 범위이고, 제2 온도 및 입력 조건은 각각 780~820℃ 범위, 및 20~100 Torr의 범위임
    의 (a) 내지 (c)로 구성된 그룹으로부터 선택된 적어도 하나인 반도체 장치 제조 방법.
  5. 제3항에 있어서,
    상기 선택적인 에피택셜 성장 방법에 이용되는 기체는 SiH2Cl2와 HCl의 혼합 기체인 반도체 장치 제조 방법.
  6. 제4항에 있어서,
    상기 선택적인 에피택셜 성장 방법에 이용되는 기체는 SiH2Cl2와 HCl의 혼합 기체인 반도체 장치 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101289919B1 (ko) * 2012-03-08 2013-07-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ-기반의 ＥＳＤ 디바이스 및 그 형성 방법
US9397098B2 (en) 2012-03-08 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
KR20180019814A (ko) 2016-08-17 2018-02-27 대우조선해양 주식회사 잠수함

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088305A (ja) * 2007-10-01 2009-04-23 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法
JP5235142B2 (ja) * 2009-01-21 2013-07-10 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
KR20130102399A (ko) * 2012-03-07 2013-09-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140016008A (ko) 2012-07-30 2014-02-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6235785B2 (ja) * 2013-03-18 2017-11-22 日本電子材料株式会社 プローブカード用ガイド板およびプローブカード用ガイド板の製造方法
KR102085525B1 (ko) 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN116417503A (zh) * 2021-12-31 2023-07-11 苏州能讯高能半导体有限公司 一种半导体器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404732A (en) * 1981-12-07 1983-09-20 Ibm Corporation Self-aligned extended epitaxy mesfet fabrication process
US5182619A (en) 1991-09-03 1993-01-26 Motorola, Inc. Semiconductor device having an MOS transistor with overlapped and elevated source and drain
US5371026A (en) * 1992-11-30 1994-12-06 Motorola Inc. Method for fabricating paired MOS transistors having a current-gain differential
JP2964925B2 (ja) 1994-10-12 1999-10-18 日本電気株式会社 相補型ｍｉｓ型ｆｅｔの製造方法
US5753555A (en) * 1995-11-22 1998-05-19 Nec Corporation Method for forming semiconductor device
JP2894283B2 (ja) * 1996-06-27 1999-05-24 日本電気株式会社 半導体装置の製造方法
JP2964960B2 (ja) 1996-09-27 1999-10-18 日本電気株式会社 半導体装置およびその製造方法
JP2000049348A (ja) 1998-05-29 2000-02-18 Toshiba Corp エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法
US6232641B1 (en) * 1998-05-29 2001-05-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor
JP4204671B2 (ja) * 1998-09-11 2009-01-07 三菱電機株式会社 半導体装置の製造方法
KR20010061029A (ko) * 1999-12-28 2001-07-07 박종섭 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터형성방법
WO2001050536A1 (fr) * 2000-01-07 2001-07-12 Sharp Kabushiki Kaisha Dispositif semi-conducteur, son procede de fabrication et dispositif de traitement de l'information
KR100496258B1 (ko) * 2003-02-17 2005-06-17 삼성전자주식회사 콘택 패드를 포함하는 반도체 장치 및 이의 제조 방법
US6872606B2 (en) * 2003-04-03 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with raised segment
US7253086B2 (en) * 2004-10-18 2007-08-07 Texas Instruments Incorporated Recessed drain extensions in transistor device
US20060088966A1 (en) * 2004-10-21 2006-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a smooth EPI layer and a method for its manufacture

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101289919B1 (ko) * 2012-03-08 2013-07-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ-기반의 ＥＳＤ 디바이스 및 그 형성 방법
US8779517B2 (en) 2012-03-08 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US9190519B2 (en) 2012-03-08 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US9397098B2 (en) 2012-03-08 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US9559008B2 (en) 2012-03-08 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US9893052B2 (en) 2012-03-08 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US10026727B2 (en) 2012-03-08 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US10163894B2 (en) 2012-03-08 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US10546850B2 (en) 2012-03-08 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET-based ESD devices and methods for forming the same
KR20180019814A (ko) 2016-08-17 2018-02-27 대우조선해양 주식회사 잠수함

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TWI298540B (en) 2008-07-01
CN1855492A (zh) 2006-11-01
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JP4274566B2 (ja) 2009-06-10
US20060240657A1 (en) 2006-10-26

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