KR100419879B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

반도체 기판상에 형성된 도핑된 폴리실리콘막과, 텅스텐 실리사이드막으로 구성된 워드 라인과, 상기 워드 라인의 텅스텐 실리사이드막과 접촉하는 도핑된 폴리 실리콘막과 텅스텐 실리사이드막을 구비한 비트 라인이 콘택하는 구조에 있어서, 워드 라인의 텡스텐 실리사이드막이 노출된 반도체 기판에 Ar과 H2플라즈마를 실시하고 연이어, 수소 분위기하에서 급속 열처리함으로써, 비트 라인과 워드 라인의 콘택 저항을 감소시킨다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 워드 라인을 형성한 후, 비트 라인과 콘택시키기 전에 콘택 저항을 줄이기 위한 전처리 방법에 관한 것이다.
일반적으로, 메모리 소자에 있어서, 워드 라인은 셀을 선택하는 역할을 하고, 비트 라인은 선택된 셀에 데이터를 전달하는 역할을 한다. 여기서, 메모리 소자의 주변 영역에서는 워드 라인과 비트 라인이 콘택된다.
이러한 워드 라인과 비트 라인은 신호지연을 방지하기 위하여 전도성이 우수한 물질로 형성되어야 한다. 따라서, 종래에는 워드라인과 비트 라인으로 전도특성이 우수한 도핑된 폴리실리콘막과 텅스텐 실리사이드막의 2중막으로 된 텅스텐 폴리사이드 구조가 이용된다.
즉, 도 1에 도시된 바와 같이, 반도체 기판(11) 상에 워드라인(13)이 형성된다. 여기서, 반도체 기판(11)은 게이트 산화막(도시되지 않음)을 포함하는 구조체이며, 워드 라인(13)은 도핑된 폴리실리콘막(13a)과 텅스텐 실리사이드막(13b)의 적층 구조로 되어 있다. 그리고나서, 워드 라인(13)이 형성된 반도체 기판(11) 상부에는 층간 절연막(15)이 형성된다. 이어, 워드 라인(13) 상부 즉, 워드 라인(13)의 텅스텐 실리사이드막(13b)이 노출되도록, 층간 절연막(15)을 플라즈마 식각하여, 콘택홀을 형성한다. 이어서, 노출된 워드 라인(13)과 콘택되도록 비트 라인(17)이 형성된다. 비트 라인(17) 역시 전도성을 개선하기 위하여, 도핑된 폴리실리콘막(17a)과 텅스텐 실리사이드막(17b)의 적층 구조로 형성된다. 여기서, 실제적으로는 워드 라인(13)의 텅스텐 실리사이드막(13b)과 비트 라인(17)의 도핑된 폴리실리콘막(17a)이 콘택된다.
그러나, 상기한 종래 기술에 따르면, 워드 라인(13)과 비트 라인(17)은 콘택 부분에서 다음과 같은 문제점을 갖는다.
첫째로, 콘택홀 형성시, 워드 라인(13)의 표면 즉, 텅스텐 실리사이드막 표면이 플라즈마 가스의 영향으로 결정 구조가 비정질 및 준 안정 상태가 된다. 이러한 상태가 되면, 이후의 비트 라인 콘택시, 콘택 저항이 상당히 증대된다.
둘째로, 콘택홀을 형성하기 위하여 층간 절연막(15)의 플라즈마 식각하는 공정시, 플라즈마 가스에 의하여 워드 라인(13)의 텅스텐 실리사이드막(13b)이 일부 유실될 수 있다. 이때, 텅스텐 실리사이드막(13b)은 텅스텐과 실리콘의 두물질로 이루어지며, 텅스텐과 실리콘(w-si)간의 결합력과 실리콘과 실리콘(si-si)간의 결합력이 상이함에 따라, 플라즈마 식각 가스에 다르게 반응한다. 이렇게 한 물질을 이루는 두물질간에 반응성이 달리 나타나는 것을 스퍼터링 일드(sputtering yield)하고 하며, 이로 인하여, 콘택홀 식각 공정시, 텅스텐과 실리콘이 서로 다른 비율로 식각되므로써, 텅스텐 실리사이드막(13b)의 표면이 거칠어지게 된다. 따라서, 비트라인과의 콘택시, 계면 확보가 어려워, 콘택 저항이 증대된다.
셋째로는, 상술한 플라즈마 식각 공정시, 워드 라인(13)의 표면, 즉, 텅스텐 실리사이드막(13b)에는 텅스텐 실리사이드막(13b)를 구성하는 텅스텐(W)과 플라즈마 가스 예를들어, 산소,탄화불소, 탄화수소등이 반응되어, WO2, WO3, WC와 같은 부산물이 형성된다.
이때, 상기 부산물들은 표 1에 나타낸 바와 같이, 반응 생성열(ΔH)이 음의 값을 갖음에 따라, 별도의 반응을 실시하여 주지 않아도 워드 라인(13) 표면에 저절로 공정 부산물이 발생하게 된다.
화합물 ΔH(KJ/mole)
WC, SiC +∼-20.5
SiO2 +∼-17
WNx -12.6
W2N -72
WO 2 -533
WO 3 -843
이러한 식각 부산물은 이후의 비트 라인 콘택 공정시 콘택 저항을 증대시키는 원인이된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 워드 라인과 비트 라인의 콘택시 콘택 저항을 감소시킬 수 있는 기술에 관한 것이다.
도 1은 종래의 반도체 소자의 워드 라인과 비트 라인의 콘택을 보인 반도체 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 13 : 워드 라인
13a : 도핑된 폴리실리콘막 13b : 텅스텐 실리사이드막
15 : 층간 절연막 17 : 비트 라인
17a: 도핑된 폴리실리콘막 17b : 비트 라인의 텅스텐 실리사이드막
30: 공정 부산물
본 발명의 목적을 달성하기 위하여, 반도체 기판상에 형성된 도핑된 폴리실리콘막과, 텅스텐 실리사이드막으로 구성된 워드 라인과, 상기 워드 라인의 텅스텐 실리사이드막과 접촉하는 도핑된 폴리 실리콘막과 텅스텐 실리사이드막을 구비한 비트 라인이 콘택하는 구조에 있어서, 워드 라인의 텡스텐 실리사이드막이 노출된 반도체 기판에 Ar과 H2플라즈마 처리를 실시하고 연이어, 수소 분위기하에서 급속 열처리한다. 플라즈마 처리 단계에서, Ar 대 H2의 혼합 비율은 2:1 내지 3:1이며, 반도체 기판에 약 600 내지 1000eV의 바이어스전압이 인가된다.
본 발명에 의하면, 워드 라인 표면에 발생되는 텅스텐과 플라즈마 가스의 반응 부산물과 수소가 반응하여 워드 라인 표면에 잔존하는 오염물들이 제거되어 콘택 계면이 청정화된다. 또한, 워드 라인 표면에 일부 식각된 부분이 재결정 성장되어, 매끈한 표면을 얻을 수 있으며, 워드 라인 표면 즉, 텅스텐 실리사이드막을 결정질화 및 안정화한다. 이로써, 콘택 저항이 크게 감소된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(11) 상에 워드 라인용 불순물이 도핑된 폴리실리콘막(13a)과 도핑된 폴리실리콘막(13a)의 전도성을 개선시키기 위한 텅스텐 실리사이드막(13b:WSix)을 순차적으로 증착한다. 여기서, 도핑된 폴리실리콘막(13a)은 SiH4가스와 도펀트 가스인 PH3가스의 반응으로 형성된다. 이때, SiH4가스와 PH3가스의 혼합비는 1.1 내지 1.5 대 1.5 내지 1.8 정도로 하여, 500 내지 700℃의 온도에서 화학 기상 증착 방식으로 도핑된 폴리실리콘막(13a)을 형성한다. 여기서, 도핑된 폴리실리콘막(13a)은 약 500 내지 1500Å의 두께로 형성됨이 바람직하다. 또한, 텅스텐 실리사이드막(13b)은 SiH2Cl2가스와 WF6가스의 반응으로 형성된다. 이때, SiH2Cl2가스와 WF6가스의 혼합비는 2 내지 3 대 1 내지 1.5 정도이며, 500 내지 650℃의 온도에서 화학 기상 증착법으로 형성된다. 그리고, 텅스텐 실리사이드막(13b) 역시 500 내지 1500Å 정도의 두께로 형성됨이 바람직하다. 또한, 상기 텅스텐 실리사이드막(13b:WSix)의 화학론적 당량비인 x는 2 내지 2.8 임이 바람직하다. 이어, 텅스텐 실리사이드막(13b)과 도핑된 폴리실리콘막(13a)을 패터닝하여, 워드 라인(13)을 형성한다.
그후, 워드 라인(13)을 포함하는 반도체 기판(11) 결과물 상부에 층간 절연막(15)을 형성한다. 그후, 워드 라인(13) 표면이 노출될 수 있도록, 플라즈마 가스에 의하여 콘택홀 식각을 실시한다. 그후, 텅스텐 실리사이드막(13a)을 정방 격자 구조로 만들기 위하여, 600 내지 900℃의 온도에서 추가적으로 열공정을 실시할 수 있다.
이때, 워드 라인(13)의 표면인 텅스텐 실리사이드막(13b)에는 플라즈마 가스와 텅스텐 실리사이드막(13b)의 원치않는 반응으로 WO3, WC등과 같은 공정 부산물(30)이 발생된다. 이러한 식각 공정시, 상술한 바와 같이, 일부 텅스텐 실리사이드막(13b)이 유실될 수 있는데, 텅스텐과 실리콘간의 스퍼터링 일드차에 의하여 텅스텐과 실리콘이 다르게 식각이 이루어져, 표면이 거칠어진다.
이에 본 발명에서는 도 2b에 도시된 바와 같이, Ar 플라즈마에 의한 스퍼터 기화반응을 촉진하고 H2플라즈마에 의한 WO3의 환원 반응을 촉진하기 위해, 워드 라인(13) 표면을 Ar/H2플라즈마처리한다. Ar 대 H2의 혼합 비율은 2:1 내지 3:1임이 바람직하며, 플라즈마 처리시 실리콘 기판에 약 600 내지 1000eV의 바이어스전압을 인가한다.
다음, 도 2c에 도시된 바와 같이, 플라즈마 처리에 의해 손상된 텅스텐 실리사이드막 표면(13b)에 대해 수소(H2) 분위기하에서 급속 열처리 공정을 진행한다. 상기 급속 열처리 공정은 수소 분위기를 10-3내지 10-1Torr 상태로 하고, 900 내지 1000℃의 온도에서 약 20 내지 50초간 실시됨이 바람직하다. 이때, 급속 열처리 공정을 진행하게 되면, 다음과 같은 반응에 의하여 공정 부산물(30)이 제거된다.
WO3(공정 부산물) + H2(어닐링 분위기) → W + 2H2O(↑)
즉, 공정 부산물(30)과 어닐링 분위기인 수소와 반응하여, 공정 부산물(30)이 분해된다.
또한, 이러한 Ar/H2플라즈마 처리 및 H2분위기하의 급속 열처리 공정에 의하여, 그 밖의 식각 잔재물과 같은 오염물이 제거되어, 워드 라인 표면이 청정한 상태가 된다.
그리고, 식각 공정에 의하여 비정질, 준안정화되었던 텅스텐 실리사이드막(13b) 표면이 재결정되어, 안정한 상태가 된다.
아울러, 상기한 급속 열처리 공정에 의하여 일부 식각되었던 텅스텐 실리사이드막(13b)의 표면이 재결정화되어, 표면이 평탄하여 진다.
이러한 결과, 상기의 수소 분위기하의 열처리 공정에 의하여 콘택홀 식각으로 발생되는 문제점들이 해결된다.
아울러, 이러한 급속 열처리 방식으로 워드 라인 표면의 자연 산화막을 억제시킬 수 있는 효과가 있다.
여기서, 상기 급속 열처리 공정전에 콘택이 이루어질 계면의 1차적인 오염을 방지시키기 위하여 챔버내를 10-6내지 10-8Torr의 고진공 상태로 만들어주는 것이 바람직하다.
그후, 도 2d에 도시된 바와 같이, 노출된 워드 라인(13)과 콘택되도록, 비트 라인(17)을 형성한다. 이때, 비트 라인(17) 역시 도핑된 폴리실리콘막(17a)과 텅스텐 실리사이드막(17b)으로 이루어지는데, 도핑된 폴리실리콘막(17a)과 텅스텐 실리사이드막(17b)은 워드 라인(13)의 도핑된 폴리실리콘막(13a) 및 텅스텐 실리사이드막(13b)과 동일한 조건 및 두께로 형성될 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 도핑된 폴리실리콘막과 텅스텐 실리사이드막으로 된 워드 라인과 도핑된 폴리실리콘막과 텅스텐 실리사이드막으로 된 비트 라인을 콘택시키기 위하여 콘택홀을 형성한다음, Ar/H2플라즈마 처리와 수소 분위기하에서 급속 열처리 공정을 실시한다.
이에 따라, 워드 라인 표면에 발생되는 텅스텐과 플라즈마 가스의 반응 부산물을 수소가 반응되어, 효과적으로 제거되고, 그 밖의 워드 라인 표면에 잔존하는 오염물들이 제거되어, 콘택 계면이 청정화된다.
또한, 워드 라인 표면에 일부 식각된 부분이 재결정 성장되어, 매끈한 표면을 얻을 수 있으며, 워드 라인 표면 즉, 텅스텐 실리사이드막을 결정질화 및 안정화한다. 이로써, 콘택 저항이 크게 감소된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 반도체 기판상에 제 1 도핑된 폴리실리콘막과, 제 1 텅스텐 실리사이드막을 순차적으로 적층, 형성한다음, 소정 부분 패터닝하여 워드 라인을 형성하는 단계,
    상기 워드 라인을 포함하는 반도체 기판상에 층간 절연막을 형성하는 단계,
    상기 층간 절연막을 상기 워드 라인 표면이 노출되도록 식각하여 콘택홀을 형성하는 단계,
    상기 제 1 텅스텐 실리사이드막이 노출된 기판에 Ar과 H2플라즈마를 실시하는 단계,
    상기 플라즈마 처리된 상기 반도체 기판을 수소 분위기하에서 급속 열처리하는 단계
    상기 노출된 워드 라인과 콘택되도록 제 2 도핑된 폴리실리콘막과 제 2 텅스텐 실리사이드막으로 된 비트 라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 수소 분위기하에서 급속 열처리하는 단계는, 수소 분위기를 10-3내지 10-1Torr 상태로 하고, 900 내지 1000℃의 온도에서 약 20 내지 50초간 실시되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 수소 분위기하에서 급속 열처리 단계를 수행하기 직전에, 공정이 진행되는 공간을 10-6내지 10-8Torr의 고진공 상태로 만들어 주는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 워드라인을 형성한 후에, 워드 라인의 텅스텐 실리사이드막을 정방 격자화하기 위하여 600 내지 900℃에서 열처리를 추가로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 플라즈마 처리 단계에서, Ar 대 H2의 혼합 비율은 2:1 내지 3:1임인 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 플라즈마 처리 단계에서, 상기 반도체 기판에 약 600 내지 1000eV의 바이어스전압이 인가되는 반도체 소자의 제조 방법.
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