KR20060063978A - 산화물-질화물 스택 게이트 유전체 - Google Patents
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Abstract
본 발명은, 기판상에 산화물층을 형성하는 단계; 상기 산화물층 위에 실리콘 질화물층을 형성하는 단계; 상기 층들을 NO 분위기에서 어닐링하는 단계; 및 상기 층들을 암모니아 분위기에서 어닐링하는 단계를 포함하는 반도체 구조의 제조 방법을 개시한다. 본 발명에 따르면, 산화물층 및 실리콘 질화물층의 EOT의 합은 최대 25 옹스트롬인 반도체 소자를 제조할 수 있게 된다.
Description
본 출원은 2003년 9월 26일 출원된 미국 가출원 번호의 우선권 이익을 향유한다.
최근의 집적 회로들은 반도체 기판 위에 형성되는, 트랜지스터 및 커패시터 등의 수 백만개의 능동 소자로서 구성된다. 이들 능동 소자들간의 상호 접속은, 신호를 전달하기 위한 전도체를 형성하기 위하여 에칭되는 폴리크리스탈린 실리콘(polycrystalline silicon) 및 메탈(metal) 등의 복수개의 전도성 상호 접속층을 제공함으로써 이루어진다. 전도성 층 및 층간(interlayer) 유전체는, 예컨대 각 층의 두께가 1 마이크론 크기 정도로 실리콘 기판 웨이퍼 상에 연속적으로 적층된다.
게이트 구조는 트랜지스터의 요소이다. 도 1은 게이트 스택(8)을 예시하고 있다. 반도체 기판(10)은 게이트 절연층(16)을 지지하는데, 이 절연층은 기판에서 도우프된 영역(doped regions)(소스/드레인 영역)(12, 14)과 오버래핑된다. 게이트 절연층(16)은 게이트(18)를 지지하는데, 이 게이트는 통상적으로 폴리크리스탈린 실리콘이다. 게이트상에는 메탈층(30)이 있다. 메탈층은, 배리어층(barrier layer)(20)으로서 통칭적으로 도시된 질화물(nitrides), 산화물(oxides) 또는 실리사이드(silicides) 등의 하나 이상의 다른 층들에 의해 게이트와 분리될 수 있다. 메탈층은, 질화물, 산화물 또는 실리사이드 등의 하나 이상의 다른 층들(도면부호 40으로서 통칭함)을 지지할 수 있다. 산화물(22)은 게이트 스택의 풋(foot)에서 게이트 산화물을 보호하기 위하여 게이트의 측면에 형성될 수 있고, 절연 스페이서(insulating spacer)(24)가 게이트 스택의 다른 측면에 형성될 수 있다. 더욱이, 기판에서의 소스/드레인 영역 및 게이트 구조에 대한 콘택(contact)이 형성될 수 있다.
VLSI 기술의 끊임없는 고도화는, 요구된 누설(leakage) 성능을 유지하면서 두께가 작아지는 게이트 유전체를 요구하고 있다. 실리콘 디옥사이드는 두께를 약 25옹스트롬까지 줄일 수 있어서 이들 요구조건을 만족시킨다. 이 두께 이하로 내려가면 누설에 대한 한계치에 다다르게 되고, 두께 조절 자체에 대한 한계치에 도달하게 되어, 최종적으로 게이트 산화물 상의 폴리실리콘으로부터 기판으로의 보론이 침투(boron penetration)하는 문제점은 더 좋은 성능을 위해서 기술이 PMOSFET용으로 P+ 폴리 게이트로 이동해 감에 따라서 매우 중대한 문제가 된다. 게이트 산화물을 N2O 또는 NO 분위기에서 어닐링(annealing)함으로써 질소가 2 내지 3% 함유된 질화(nitrided) SiO2가 제안되어 왔다. 이 유전체는 보론 침투에 매우 강한데, 이는 약간 큰 유전율 때문에 질화 SiO2가 누설에 더 양호하다는 사실에 기인한다. 이 유전체는 약 22 내지 24 옹스트롬 (물리적인 두께)까지 두께를 줄일 수 있는데, 이 이하에서는 누설 및 보론 침투 때문에 실패하게 된다. NO 어닐링은 또한 산화물 두께를 증가시키므로, 요구된 두께용으로 함유될 수 있는 질소 양에 대한 제한이 있 게 된다. 70nm 및 그 이하의 CD(게이트 폭에 대응하는 Critical Dimension)를 사용하는 기술에 있어서, 게이트 유전체 두께는 14 내지 16 옹스트롬 EOT(Equivalent Oxide Thickness) 범위내 이어야 하는데, 이 두께는 질화 SiO2에 의해서는 만족될 수 없다. 따라서, 모든 요구 조건을 만족시키기 위해서는 새로운 물질이 요구된다.
현재의 기술은 질화 SiO2 기술을 사용하는데, 이는 먼저 건식 또는 습식 산화에 의해 SiO2를 성장시키고(growing), 충분한 질소가 함유되도록 약 850 내지 900℃에서 최소한 15분 동안 산화물을 통상적으로 NO 분위기에서 어닐링한다. 상기 산화 과정이 너무 신속하고 NO 분위기에서의 어닐링이 산화물 양을 크게 성장시키므로 두께를 약 18 옹스트롬 이하로 줄이는 것은 매우 어렵다. 또한, 상기 유전체는 15 내지 16 옹스트롬의 EOT에 대해서는 물리적으로 너무 얇다. 이러한 두께에서는, 유전체를 통하는 너무 과도한 터널링 전류가 있게 되어 높은 누설이 있게 된다. 또한, 얇은 유전체는 수용할 수 없는 보론 침투를 일으킨다. 더 많은 질소를 함유시키게 되면 어닐링의 증가를 초래하게 되는데, 이는 요구되는 한계치를 넘어서게 되는 산화물 두께를 증가시키게 된다.
본 발명의 제1 특징에 따르면, 본 발명은 기판상에 산화물층을 형성하는 단계, 상기 산화물층 상에 실리콘 질화물층을 형성하는 단계, 상기 층들을 NO 분위기에서 어닐링하는 단계, 및 상기 층들을 암모니아 분위기에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 구조를 제조하는 방법을 제공한다. 상기 산화물층 및 실리콘 질화물층의 EOT 합은 최대 25 옹스트롬이다.
본 발명의 제2 특징에 따르면, 본 발명은 기판상에 산화물층을 형성하는 단계, 상기 산화물층 상에 실리콘 질화물층을 형성하는 단계, 및 상기 층들을 NO 및 암모니아 분위기에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 게이트 유전체를 형성하는 방법을 제공한다. 상기 산화물층은 6 내지 10 옹스트롬의 두께를 가지며, 상기 실리콘 질화물층은 10 내지 30 옹스트롬의 두께를 가진다.
본 발명의 제3 특징에 따르면, 본 발명은 기판, 상기 기판 상의 산화물층, 및 상기 산화물층 상의 실리콘 질화물층을 포함하는 것을 특징으로 하는 반도체 구조이다. 상기 산화물층의 두께는 6 내지 10 옹스트롬이고, 상기 실리콘 질화물층의 두께는 10 내지 30 옹스트롬이다.
본 발명의 제4 특징에 따르면, 본 발명은 기판, 상기 기판 상의 산화물층, 및 상기 산화물층 상의 실리콘 질화물층을 포함하고, 상기 산화물층 및 상기 실리콘 질화물층의 산화물 두께는 동등하고(EOT), 그 합은 12 내지 25 옹스트롬인 것을 특징으로 하는 반도체 구조를 제공한다.
도 1은 게이트 스택의 구조이다.
도 2 내지 도 8은 도 9의 구조를 형성하는 방법을 도시한 것이다.
도 9는 본 발명의 게이트 스택을 도시한 것이다.
도 10은 도 9의 게이트 스택을 추가적으로 처리한 도면이다.
도 11은 게이트 스택 유전체의 상세 도면이다.
도 12는 누설 그래프이다.
본 발명은 2층 게이트 유전체를 사용하는 것으로서, 하층은 실리콘 산화물이고 상층은 실리콘 질화물로 되는데, 13 내지 15 옹스트롬, 14 옹스트롬 및 20 내지 25 옹스트롬을 포함하는 것으로서 바람직하게는 12 내지 25의 EOT를 가지는 것으로서 제조될 수 있다.
도 11에는 2 부분으로 이루어진 게이트 유전체가 도시되어 있다. 게이트 절연층 또는 유전체층(102)은, 실리콘 산화물층(104) 및 실리콘 질화물층(103)의 2 부분으로 구성된다. 게이트 절연층(102)은 기판(100) 상에 위치한다. 실리콘 산화물층의 두께는, 7, 8 및 9 옹스트롬을 포함하는 것으로서 바람직하게는 6 내지 10 옹스트롬이다. 실리콘 질화물층의 두께는, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23 및 24 옹스트롬을 포함하는 것으로서 바람직하게는 10 내지 30 옹스트롬이다.
산화물층은, 불화수소산을 사용하여 기판으로부터 임의의 네이티브 산화물(native oxide)를 제거한 후 여러가지 방법으로 형성될 수 있다. 두께가 약 8 옹스트롬인 산화물층을 형성하는 하나의 방법은 RCA 클리닝(RCA clean)을 사용하는 것이고, 또 다른 방법은 오존(O3)을 함유한 탈이온화수로 기판을 린스하는(rinse) 것인데, 이는 네이티브 산화물의 제거후에 린스함으로써 실행될 수 있다. 또 다른 방법에서는, 산화물층을 열적으로 성장(thermally grow)시키기 위하여 선택적으로 질소 또는 기타 불활성 기체로 희석화된 저압(100 내지 200mTorr) 산소가 사용된다. 또 다른 방법에서는, 산화물층이 스팀 산화(steam oxidation)에 의해 형성될 수 있다.
산화물이 형성되면, 실리콘 질화물층이 형성될 수 있다. 이는 바람직하게는 1 : 1,000 내지 1 : 3의 비율, 더욱 바람직하게는 1 : 100 내지 1 : 33, 가장 바람직하게는 1 : 33의 비율의 디클로로실란(dichlorosilane) 및 암모니아를 사용하여 LPCVD에 의해 니트로젠 리치 실리콘 질화물(nitrogen rich silicon nitride)을 형성함으로써 될 수 있다. 별법으로, 실리콘 질화물층은 아토믹 레이어 디포지션(Atomic Layer Deposion)에 의해 디클로로실란 및 암모니아로부터 형성될 수 있다. 그 층이 형성되면, 그 층은 800 내지 900℃에서 15 내지 30분 동안 NO 분위기에서 어닐링될 수 있고, 래피드 써멀 어닐링(RTA)에 의해 30초 내지 1분 동안 암모니아 분위기에서 어닐링되거나 또는 5 내지 10분 동안 로(furnace)에서 어닐링될 수 있다. 선택적으로, 어닐링 공정에서 NO 및 암모니아를 희석시키는 데 질소가 사용될 수 있다.
반도체 구조의 남은 공정은 이하에서 설명한 바와 같이 형성될 수 있다.
도 2를 참조하면, 게이트 절연층(102)은 반도체 기판(100) 상에 위치한다. 반도체 기판은 통상적으로 공지된 반도체 재료이다. 반도체 재료의 예로는, 실리콘, gallium arsenide, germanium, gallium nitride, aluminum phosphide, 및
Si1 - xGex 및 AlxGa1 - xAs (여기서, 0 ≤ x ≤ 1 임)을 포함한다. 바람직하게는, 반도체 기판은 도우프되거나 도우프되지 않은 실리콘이다.
도 3을 참조하면, 게이트층(105)이 게이트 절연층 상에 형성될 수 있다. 게이트층은 다양한 반도체성 재료를 포함할 수 있다. 통상적으로, 게이트층은 다결정 실리콘(polycrystalline silicon) (poly) 또는 비결정 실리콘(amorphous silicon)을 포함한다. 게이트층은 하나의 타입의 도우펀트 (P+ 또는 N+)로 도우프되거나, 별개의 영역에 둘 모두의 타입의 도우펀트를 포함할 수 있다. 스플릿 게이트(split gate)는 P+ 및 N+ 양자의 도우핑 영역을 포함하는 게이트층이다.
스플릿 게이트의 경우, (B 또는 BF2 + 등을 사용하여) P+ 도우프된 게이트 영역들은 기판의 N- 도우프된 채널 영역 상에 형성되어 PMOS 소자를 이루고, (As+ 또는 phosphorus+ 등을 사용하여) N+ 도우프된 게이트 영역들은 기판의 P- 도우프된 채널 영역 상에 형성되어 NMOS 소자를 이룬다. 게이트의 P+ 및 N+ 도우핑 영역은 기판의 절연 영역 상의 영역에 의해 분리된다. 게이트 영역의 도우핑은, 게이트를 형성한 후에 각 영역을 별도로 마스킹하고 도우핑하거나, 또는 하나의 도우펀트 타입을 사용하여 게이트를 전체적으로 도우핑한 후 다른 도우펀트 타입을 사용하여 단 하나의 영역만을 마스킹하고 도우핑함으로써(카운터 도우핑) 실행되는 것이 바람직하다.
도 4를 참조하면, 배리어층(115)이 게이트층 상에 선택적으로 형성될 수 있 다. 선택적인 배리어층은 질화물, 실리사이드(silicides), 및 산화물를 포함하는 다양한 재료를 포함할 수 있는데, 전도성 재료인 것이 바람직하다. 예컨대, 배리어층은 난용성의(refractory) 실리사이드 및 질화물을 포함할 수 있다. 바람직하게는, 배리어층은 텅스텐 질화물 또는 실리사이드를 포함한다.
도 4를 여전히 참조하면, 금속층(125)이 게이트층 상에 형성되거나, 또는 배리어층(115)이 존재할 경우 그 층 위에 형성될 수 있다. 바람직하게는, 금속층의 두께는 200 내지 600 옹스트롬이고, 더욱 바람직하게는 300 내지 500 옹스트롬이고, 가장 바람직하게는 325 내지 450 옹스트롬이다. 금속층(125)은 다양한 종류의 메탈 함유 재료를 포함할 수 있다. 예컨대, 금속층은 알루미늄, 구리, 탄탈륨, 티타늄, 텅스텐, 또는 이것들의 합금 또는 화합물을 포함할 수 있다. 바람직하게는, 금속층은 텅스텐 또는 티타늄을 포함한다. 금속층은, 예컨대 금속의 물리적 기상 증착(PVD)에 의해 형성되거나, 또는 금속 할로겐 화합물(metal halide) 및 수소 혼합물의 저압 화학적 기상 증착(LPCVD)에 의해 형성될 수 있다.
도 5를 참조하면, 화학적 기상 증착(CVD)을 포함한 다양한 방법에 의해 금속층 위에 에치-스톱(etch-stop)층(145)이 형성될 수 있다. 바람직하게는, 에치-스톱층은 질화물층이다. 더욱 바람직하게는, 에치-스톱층은 PECVD에 의해 형성되는 실리콘 질화물이다. 에치-스톱층은, 에치-스톱층의 톱(top)이 반사방지(anti-reflective)되도록 성분이 다양할 수 있는데, 예컨대 에치-스톱층의 톱은 실리콘 리치 실리콘 질화물이거나 실리콘 옥시질화물이다. 이 층은 후속 에칭 공정 동안 에치-스톱층을 보호하는 하드 마스크 역할도 한다. 별법으로, 별개의 반사방지 층(ARC)이 형성될 수 있다.
바람직하게는, 에치-스톱층은 비교적 저온에서 신속히 형성되는 것이 좋다. 예컨대, 게이트층이 P+ 및 N+ 도우핑 영역을 둘 모두 가지고 있을 경우, 웨이퍼가 충분히 높은 온도에서 장시간 동안 유지될 경우 도우펀트의 확산(diffusion)이 일어날 수 있다. 따라서, 임의의 고온 공정은 비교적 짧은 시간 동안만 실행되는 것이 바람직하다. 마찬가지로, 임의의 장시간 공정은 비교적 저온에서 실행되는 것이 바람직하다. 바람직하게는, 대기중에 산소가 거의 없는 경우이거나 또는 감소된 환경(수소가 풍부한 경우; hydrogen rich)일 경우 에치-스톱층은 최대 750℃의 온도에서 실행되는 것이 좋다. 통상적인 조건하에서, 온도는 최대 600℃가 바람직하고, 최대 450℃이면 더욱 바람직하다. 온도는 최소 350℃가 바람직하다(400℃ 등). 에치-스톱층의 디포지션은, 스플릿 게이트내의 P+ 영역 및 N+ 영역 간에 실질적인 확산이 발생되지 않도록 하는 온도 및 시간 동안 실행되는 것이 바람직하다.
도 6 내지 도 9를 참조하면, 게이트 스택을 형성하기 위해 각각의 층이 패턴될 수 있다. 패터닝은, 예컨대 통상적인 포토리소그래피 및 에칭 기술에 의해 실행될 수 있다. 도 6 및 도 7을 참조하면, 패턴된 에치-스톱층(150)을 형성하기 위하여 에치-스톱층이 에칭될 수 있는데, 예컨대 도 6에 도시된 바와 같이 에치-스톱층(145) 상에 패턴된 포토레지스트(210)를 형성한 후 그 층의 노출 부분(exposed portions)을 에칭함으로써 실행된다. 측벽 부동태화(sidewall passivation)를 제거하기 위하여 불화수소산 침액(hydrofluoric acid dip)이 사용될 수 있다.
가스 혼합물(mixture of gasses)로 형성된 플라즈마에 노출시킴으로써 에치-스톱 에칭이 실행될 수 있다. 바람직하게는, 가스 및 플라즈마는 탄소, 불소 및 수소를 포함한다. 바람직하게는, 불소:수소의 원자비(atomic ratio)는 43:1 내지 13:3이고, 더욱 바람직하게는 35:1 내지 5:1이고, 가장 바람직하게는 27:1 내지 7:1이다. 바람직하게는, 가스 혼합물은 CF4 및 CHF3를 포함하고, 바람직하게는 CF4 및 CHF3의 체적비는 10:1 내지 1:3이고, 더욱 바람직하게는 8:1 내지 1:2이고, 가장 바람직하게는 6:1 내지 1:1이다. 또한, 가스 혼합물 및 플라즈마는 He, Ne 또는 Ar과 같은 기타 가스를 포함할 수 있다. 에칭중의 기압은 4mTorr보다 큰데, 바람직하게는 최소 10mTorr (예: 10 내지 80mTorr), 더욱 바람직하게는 최소 15mTorr (예: 15 내지 45mTorr), 가장 바람직하게는 25 내지 35mTorr이다.
패턴된 에치-스톱층은 금속층(125)(도 7에 도시됨)의 에칭을 위한 하드 마스크로서 사용되어 패턴된 금속층(130)(도 8에 도시됨)을 형성할 수 있다. 패턴된 에치-스톱층 및 패턴된 금속층은 게이트층(105)(도 8에 도시됨)의 에칭을 위한 하드 마스크로서 사용되어 패턴된 게이트층(110)(도 9에 도시됨)을 형성할 수 있다. 게이트 에칭은, 예컨대 염소, 취화수소산 및/또는 산소로 형성된 플라즈마에 노출시키는 것과 같은 통상적인 게이트 에칭 기술에 의해 실행될 수 있다.
패턴된 포토레지스트(210)(도 6에 도시됨)는 에치-스톱 에칭 후에 게이트 스택 형성의 임의의 단계에서 제거될 수 있다. 예컨대, 패턴된 포토레지스트는 (도 6 및 도 7에 도시된 바와 같이) 에치-스톱 에칭 바로 후에 제거되거나, 또는 금속층 의 에칭 후 또는 게이트 에칭 후에 제거될 수 있다. 포토레지스트의 제거 후에는 포토레지스트 또는 포토레지스트 제거의 임의의 잔여 부산물을 완전히 제거하기 위하여 클리닝 공정이 후속한다. 예컨대, 포토레지스트는 패턴된 에치-스톱층(도 7에 도시됨)을 포함하는 게이트 스택을 제공하기 위하여 패턴된 포토레지스트를 애슁(ashing)함으로써 제거될 수 있다. 이어서, 포토레지스트 층이 없는 이 게이트 스택은 세척 용액으로 처리되어 제거 공정 및 클리닝 공정이 완성된다. 가장 바람직한 클리닝제로서는 물, 2-(2 아미노에톡시) 에탄올, 히드록실아민 및 카테콜을 포함한다. 클리닝 용액의 예로서는 EKC265TM (EKC, Hayward, CA)가 있다.
도 9는 본 발명의 반도체 웨이퍼 상에 형성될 수 있는 게이트 스택(200)을 도시하고 있다. 반도체 기판(100)은 절연층(102)을 지지하고, 절연층은 게이트층(110)을 지지한다. 게이트층은 금속층(130)을 지지하는데, 선택적으로 금속층은 배리어층(120)에 의해 게이트층으로부터 분리될 수 있다. 에치-스톱층(150)은 금속층(130) 위에 있다.
게이트 구조의 추가적인 공정으로는, 게이트층(110) 상에 측벽 산화물 영역(sidewall oxide region)을 형성하고, 스택의 측면 상에 (바람직하게는 질화물를 함유하는) 스페이서(160)를 형성하는 것을 포함할 수 있다. 더욱이, 도 10에 도시된 바와 같이, 에치-스톱층 상에 유전체 층(180)이 형성되고 유전체를 가로질러 기판까지 콘택 또는 비아(190)가 형성될 수 있다. 비아는, 예컨대 각각 TiN 및 텅스텐을 사용하여 비아-콘택(via-contact)을 형성하기 위하여 라인을 형성하고 (lined) 플러그된다(filled). 기타 공정으로는 게이트 자체에까지 콘택을 형성하는 것을 포함할 수 있다.
반도체 구조로부터 반도체 소자의 형성을 완성하기 위하여 기타 공정이 사용될 수 있다. 예컨대, 소스/드레인 영역(12, 14)이 기판에 형성될 수 있고, 추가적인 유전체 층이 기판에 형성될 수 있으며, 이들 구조에 콘택 및 금속층이 형성될 수 있다. 이들 추가적인 요소들은 게이트 스택이 형성되기 전, 게이트 스택의 형성 중, 또는 게이트 스택이 형성된 후에 형성될 수 있다.
본 발명에서 사용되는, 게이트 스택 층의 에칭 단계 및 폴리싱, 클리닝 및 디포지션 단계들과 같은 기타 단계들을 포함하는 관련된 공정 단계들은 당업자에게 공지되어 있으며, Encyclopedia of Chemical Technology, Kirk-Othmer, Volume 14, pp. 677-709 (1995); Semiconductor Device Fundamentals, Robert F.Pierret, Adison-Wesley, 1996; Wolf, Silicon Processing for the VLSI era, Lattice Press, 1986, 1990, 1995 (각각, vols 1-3), 및 Microchip Fabrication 4th. edition, Peter Van Zant, McGraw-Hill, 2000에도 기술되어 있다.
본 발명의 반도체 구조는, 예컨대 SRAM, DRAM, EPROM, EEPROM 등의 메모리 셀과 같은 집적회로 반도체 소자; 프로그램 가능한 로직 소자; 데이터 통신 소자; 클럭 발생 소자 등에 사용될 수 있다. 또한, 임의의 이들 반도체 소자들은, 컴퓨터, 항공기 또는 자동차와 같은 전자 장치에 사용될 수 있다.
본 발명의 2 부분으로 이루어진 게이트 유전체(two-part gate dielectric)를 사용하면, PMOS FET에 대한 Vt(임계 전압)는 SiON에 대한 Vt보다 약간 높게 나타나 는데(-0.54 대 -0.46), 이는 붕소 침투(boron penetration)를 보이지 않는다. 도 12는 수직축(A/㎠)에서의 누설, 및 수평축에서의 EOT(옹스트롬 단위)를 보여주는 그래프이다. 본 그래프에서, "THERMAL-NO"는 NO 분위기에서의 어닐링이 후속되는 열적으로 성장된 산화물를 가지는 소자를 나타내고; "VTR-NO"는 NO 분위기에서의 어닐링이 후속되는 수직로(vertical furnace)에서 열적으로 성장된 산화물를 나타내며; O/N 스택은 본 발명의 2 부분으로 이루어진 게이트 유전체를 나타낸다.
본 발명에 의하면, 산화물층 및 실리콘 질화물층의 산화물 두께가 동등하고, 그 합은 최대 25 옹스트롬인 반도체 소자를 제조할 수 있게 된다.
Claims (25)
- 기판상에 산화물층을 형성하는 단계;상기 산화물층 위에 실리콘 질화물층을 형성하는 단계;상기 층들을 NO 분위기에서 어닐링하는 단계; 및상기 층들을 암모니아 분위기에서 어닐링하는 단계를 포함하고,상기 산화물층 및 실리콘 질화물층의 EOT(Equivalent Oxide Thickness) 합은 최대 25 옹스트롬인 것을 특징으로 하는 반도체 구조의 제조 방법.
- 제1항에 있어서,상기 산화물층의 두께는 6~10 옹스트롬인 것을 특징으로 하는 반도체 구조의 제조 방법.
- 제1항에 있어서,상기 실리콘 질화물층의 두께는 10~30 옹스트롬인 것을 특징으로 하는 반도체 구조의 제조 방법.
- 제1항에 있어서,상기 산화물층을 형성하는 단계는 오존을 함유하는 탈이온화수로 기판을 린 스(rinse)하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
- 제1항에 있어서,상기 산화물층을 형성하는 단계는 스팀 산화 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
- 제1항에 있어서,상기 산화물층을 형성하는 단계는 산소로 상기 산화물층을 열적 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
- 제1항에 있어서,상기 실리콘 질화물층을 형성하는 단계는 LPCVD에 의해 상기 실리콘 질화물을 디포지션하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
- 제1항에 있어서,상기 NO 분위기에서 어닐링하는 단계는 800~900℃에서 15~30분 동안 실행되는 것을 특징으로 하는 반도체 구조의 제조 방법.
- 제1항에 있어서,상기 암모니아 분위기에서 어닐링하는 단계는 900℃에서 0.5~1분 동안 래피 드 써멀 어닐링에 의해 실행되는 것을 특징으로 하는 반도체 구조의 제조 방법.
- 제1항에 있어서,상기 암모니아 분위기에서 어닐링하는 단계는 900℃에서 5~10분 동안 로(furnace)에서 실행되는 것을 특징으로 하는 반도체 구조의 제조 방법.
- 제1항에 있어서,상기 반도체 구조는 게이트 유전체인 것을 특징으로 하는 반도체 구조의 제조 방법.
- 청구항 제1항의 방법에 의해 반도체 소자(semiconductor device)를 형성하는 단계; 및상기 반도체 소자를 포함하는 전자 소자(electronic device)를 형성하는 단계를 포함하는 것을 특징으로 하는 전자 소자의 제조 방법.
- 청구항 제12항의 방법에 의해 반도체 소자를 형성하는 단계; 및상기 반도체 소자를 포함하는 전자 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 전자 소자의 제조 방법.
- 기판상에 산화물층을 형성하는 단계;상기 산화물층 위에 실리콘 질화물층을 형성하는 단계; 및상기 층들을 NO 및 암모니아 분위기에서 어닐링하는 단계를 포함하고,상기 산화물층의 두께는 6~10 옹스트롬이고, 상기 실리콘 질화물층의 두께는 10~30 옹스트롬인 것을 특징으로 하는 게이트 유전체의 제조 방법.
- 기판;기판상의 산화물층; 및상기 산화물층 상의 실리콘 질화물층을 포함하고,상기 산화물층의 두께는 6~10 옹스트롬이고, 상기 실리콘 질화물층의 두께는 10~30 옹스트롬인 것을 특징으로 하는 반도체 구조.
- 제15항에 있어서,상기 산화물층 및 실리콘 질화물층의 산화물 두께는 동등하고, 그 합은 최대 25 옹스트롬인 것을 특징으로 하는 반도체 구조.
- 제15항에 있어서,상기 실리콘 질화물층 위에 폴리실리콘층을 더 포함하는 것을 특징으로 하는 반도체 구조.
- 제17항에 있어서,상기 폴리실리콘층 상의 금속층; 및상기 금속층 상의 에치-스톱 층을 더 포함하는 것을 특징으로 하는 반도체 구조.
- 기판;기판상의 산화물층; 및상기 산화물층 상의 실리콘 질화물층을 포함하고,상기 산화물층 및 실리콘 질화물층의 EOT 합은 12~25 옹스트롬인 것을 특징으로 하는 반도체 구조.
- 제19항에 있어서,상기 산화물층의 두께는 6~10 옹스트롬인 것을 특징으로 하는 반도체 구조.
- 제19항에 있어서,상기 실리콘 질화물층의 두께는 10~30 옹스트롬인 것을 특징으로 하는 반도체 구조.
- 제19항에 있어서,상기 실리콘 질화물층 위에 폴리실리콘층을 더 포함하는 것을 특징으로 하는 반도체 구조.
- 제22항에 있어서,상기 폴리실리콘층 상의 금속층; 및상기 금속층 상의 에치-스톱 층을 더 포함하는 것을 특징으로 하는 반도체 구조.
- 제22항에 있어서,상기 폴리실리콘층은, 폭이 45~110nm인 게이트인 것을 특징으로 하는 반도체 구조.
- 제22항에 있어서,상기 폴리실리콘층은, 폭이 최대 70nm인 게이트인 것을 특징으로 하는 반도체 구조.
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