JP2007507112A - 酸化物−窒化物スタックゲート誘電体 - Google Patents
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Abstract
【選択図】図1
Description
本出願は、2003年9月26日に申請された米国仮出願第60/506,713号に対する優先権を主張する。
10 半導体基板
12 ソース領域
14 ドレイン領域
16 ゲート絶縁層
18 ゲート
20 バリア層
22 酸化物
24 絶縁スペーサ
30 金属層
40 他の層
Claims (25)
- 半導体構造体を製造する方法であって、
基板上に酸化物層を形成する段階と、
前記酸化物層上に窒化ケイ素層を形成する段階と、
前記各層をNO中でアニールする段階と、
前記各層をアンモニア中でアニールする段階と、
を含み、
前記酸化物層と前記窒化ケイ素層とを併せた等価酸化膜厚が最大で25オングストロームであることを特徴とする方法。 - 前記酸化物層の厚みが、6−10オングストロームであることを特徴とする請求項1に記載の方法。
- 前記窒化ケイ素層の厚みが、10−30オングストロームであることを特徴とする請求項1に記載の方法。
- 前記酸化物層を形成する段階が、前記基板をオゾンを含有する脱イオン水で洗う段階を含む請求項1に記載の方法。
- 前記酸化物層を形成する段階が、水蒸気酸化する段階を含む請求項1に記載の方法。
- 前記酸化物層を形成する段階が、酸素を用いて前記酸化物層を熱成長させる段階を含む請求項1に記載の方法。
- 前記窒化ケイ素層を形成する段階が、LPCVDによって前記窒化ケイ素層を堆積させる段階を含む請求項1に記載の方法。
- 前記NO中のアニールが、800−900℃の温度で15−30分間行われることを特徴とする請求項1に記載の方法。
- 前記アンモニア中のアニールが、900℃の温度で0.5−1.0分間ラピッドサーマルアニールによって行われることを特徴とする請求項1に記載の方法。
- 前記アンモニア中のアニールが、900℃の温度で5−10分間加熱炉内で行われることを特徴とする請求項1に記載の方法。
- 前記半導体構造体が、ゲート誘電体であることを特徴とする請求項1に記載の方法。
- 電子デバイスを製造する方法であって、
請求項1に記載の方法によって半導体デバイスを形成する段階と、
前記半導体デバイスを備える電子デバイスを形成する段階と、
を含む方法。 - 電子デバイスを作製する方法であって、
請求項12に記載の方法によって半導体デバイスを形成する段階と、
前記半導体デバイスを備える電子デバイスを形成する段階と、
を含む方法。 - ゲート誘電体を形成する方法であって、
基板上に酸化物層を形成する段階と、
前記酸化物層上に窒化ケイ素層を形成する段階と、
前記各層をNO及びアンモニア中でアニールする段階と、
を含み、
前記酸化物層の厚みが6−10オングストロームであり、前記窒化ケイ素層の厚みが10−30オングストロームであることを特徴とする方法。 - 半導体構造体であって、
基板と、
前記基板上にある酸化物層と、
前記酸化物層上にある窒化ケイ素層と、
を備え、
前記酸化物層の厚みが6−10オングストロームであり、前記窒化ケイ素層の厚みが10−30オングストロームであることを特徴とする半導体構造体。 - 前記酸化物層と前記窒化ケイ素層とを併せた等価酸化膜厚が、12−25オングストロームであることを特徴とする請求項15に記載の半導体構造体。
- 前記窒化ケイ素層の上にポリシリコン層を更に備えることを特徴とする請求項15に記載の半導体構造体。
- 前記ポリシリコン層上にある金属層と、
前記金属層上にあるエッチング停止層と、
更に備えることを特徴とする請求項17に記載の半導体構造体。 - 半導体構造体であって、
基板と、
前記基板上にある酸化物層と、
前記酸化物層上にある窒化ケイ素層と、
を備え、
前記酸化物層と前記窒化ケイ素層とを併せた等価酸化膜厚が、12−25オングストロームであることを特徴とする半導体構造体。 - 前記酸化物層の厚みが、6−10オングストロームであることを特徴とする請求項19に記載の半導体構造体。
- 前記窒化ケイ素層の厚みが、10−30オングストロームであることを特徴とする請求項19に記載の半導体構造体。
- 前記窒化ケイ素層上にあるポリシリコン層を更に備えることを特徴とする請求項19に記載の半導体構造体。
- 前記ポリシリコン層上にある金属層と、
前記金属層上にあるエッチング停止層と、
を更に備えることを特徴とする請求項22に記載の半導体構造体。 - 前記ポリシリコン層が、45−110nmの幅を有するゲートであることを特徴とする請求項22に記載の半導体構造体。
- 前記ポリシリコン層が、最大70nmまでの幅を有するゲートであることを特徴とする請求項22に記載の半導体構造体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US50671303P | 2003-09-26 | 2003-09-26 | |
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---|---|
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---|---|---|---|
JP2006528273A Pending JP2007507112A (ja) | 2003-09-26 | 2004-09-24 | 酸化物−窒化物スタックゲート誘電体 |
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---|---|
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---|---|---|---|---|
US6207542B1 (en) * | 1999-12-07 | 2001-03-27 | Advanced Micro Devices, Inc. | Method for establishing ultra-thin gate insulator using oxidized nitride film |
WO2003030242A1 (en) * | 2000-09-19 | 2003-04-10 | Mattson Technology, Inc. | Method of forming dielectric films |
-
2004
- 2004-09-24 JP JP2006528273A patent/JP2007507112A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6207542B1 (en) * | 1999-12-07 | 2001-03-27 | Advanced Micro Devices, Inc. | Method for establishing ultra-thin gate insulator using oxidized nitride film |
WO2003030242A1 (en) * | 2000-09-19 | 2003-04-10 | Mattson Technology, Inc. | Method of forming dielectric films |
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