KR100327588B1 - 반도체 소자의 텅스텐 게이트 전극 형성방법 - Google Patents

반도체 소자의 텅스텐 게이트 전극 형성방법 Download PDF

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Abstract

반도체소자의 텅스텐 게이트전극 형성방법에 대해 개시되어 있다. 본 발명의 제조 방법은 반도체기판 상부에 게이트 절연막, 도프트 폴리실리콘층을 순차적으로 형성하고, 도프트 폴리실리콘층 상부에 N2가스 분위기에서 플라즈마처리를 실시하여 도프트 폴리실리콘층 표면에 실리콘질화박막을 형성하고, 실리콘질화박막 상부에 텅스텐층을 증착한 후에, 적층된 텅스텐층, 실리콘질화박막 및 도프트 폴리실리콘층을 패터닝하여 반도체소자의 게이트전극을 형성하고, 게이트전극이 형성된 결과물 전면에 열산화 공정을 실시하여 LDD 스크린 산화막을 형성함과 동시에 게이트전극내 실리콘질화막을 텅스텐실리콘질화막으로 변성시켜 장벽 금속층(barrier metal)을 형성한다. 이에 따라, 본 발명은 텅스텐층과 폴리실리콘층 사이의 삼원계 화합물인 텅스텐실리콘질화막(WSiN)의 장벽 금속층에 의해 텅스텐층과 폴리실리콘층의 계면 반응 특성을 양호하게 하여 텅스텐 게이트전극의 저항 특성을 개선할 수 있다.

Description

반도체소자의 텅스텐 게이트전극 형성방법{Method of forming W-gate electrode in semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 고집적화 및 고속화에 적용할 수 있도록 게이트전극의 도프트 폴리실리콘 상부에 고융점 금속으로서 텅스텐층을 적층한 반도체소자의 텅스텐 게이트전극 형성방법에 관한 것이다.
대개 반도체소자의 게이트전극은 도프트 폴리실리콘을 사용하여 도전성을 갖고 있는데, 반도체 장치의 고집적도에 따라 디자인룰이 작아질 경우 폴리실리콘의 높은 비저항으로 인해 면저항이 증가하게 된다. 그러면, 게이트전극의 면저항이 증가하면 집적회로 내에서 신호 전송 시간이 지연되어 소자의 동작속도 향상에 문제가 된다.
이러한 문제점을 해결하기 위하여, 게이트전극 물질로서 폴리실리콘 상부에 비저항이 낮으면서도 고온에서 안정한 텅스텐(W), 티타늄(Ti), 코발트(Co) 등의 고융점 금속을 추가하여 게이트 전극을 형성하고 있다.
한편, 종래 기술에 의한 텅스텐 게이트전극 제조 공정은 반도체 기판으로서 실리콘기판에 게이트 절연막을 형성하고, 그 상부에 도프트 폴리실리콘층을 형성한다. 그리고, 상기 도프트 폴리실리콘층 상부에 금속으로서 텅스텐을 증착하여 텅스텐층을 형성한다. 게이트 마스크를 이용한 포토리소그래피 공정을 실시하여 순차 적층된 텅스텐층과 도프트 폴리실리콘층을 식각해서 게이트전극을 형성하고, 게이트 절연막을 식각한다.
대개 텅스텐의 증착 공정시 WF6를 H2로 환원시켜 증착하기 때문에 각각 1019∼1020atoms/㎤과 1021∼1023atoms/㎤의 농도로 F과 H가 텅스텐층 내에 함유된다. 텅스텐막 내에 함유된 불소(F)와 수소(H) 원자는 후속 열공정 진행시 게이트 절연막 쪽으로 확산하여 그 두께를 증가시키거나 도프트 폴리실리콘층과 게이트 절연막 계면에 고정 전하 집중(fixed charge center)현상을 발생하여 GOI(Gate Oxide Integrity) 특성을 저하시키는 역할을 한다.
하지만, 이후 LDD 이온 주입 공정에서 이온 주입 프로파일과 실리콘 기판의 손상을 줄이기 위하여 텅스텐 게이트전극이 형성된 기판 전면에 스크린 산화 공정을 진행할 경우 텅스텐막과 도프트 폴리실리콘막의 확산반응에 의해 그 계면 사이에 실리사이드(silicide) 물질이 생성된다. 이로 인하여, 게이트전극의 비저항이 변화하게 되어 트랜지스터의 전기적인 특성이 변화하게 된다.
이러한 텅스텐 금속을 갖는 게이트전극의 전기적 특성 개선을 위하여 F, H의 이온 확산과 실리사이드 물질 생성을 억제할 수 있는 전도성 장벽 금속층이 요구되고 있다. 이때, 장벽 금속층의 조건은 첫째, 열적 안정성이 있으면서 텅스텐과 도프트 폴리실리콘과의 반응성이 적으며 둘째, 텅스텐과 도프트 폴리실리콘과의 일함수 차가 적어 플랫 밴드(flat band) 변화를 유발시키지 않으며 셋째, 전기전도도가 커야만 한다.
이러한 조건을 만족하는 물질은 티타늄질화막(TiN) 및 텅스텐질화막(WN) 등이 있다. 티타늄질화막의 경우 티타늄과 도프트 폴리실리콘간의 반응성 때문에 티타늄실리사이드 현상을 발생하므로 이를 사용하는데 한계가 있으며, 텅스텐질화막의 경우에는 게이트 식각 공정시 텅스텐과 도프트 폴리실리콘사이의 식각 선택비 차이에 따라 식각 공정의 마진을 확보하는데 어려움이 있으며 이후 LDD 스크린 산화 공정시 텅스텐과 폴리실리콘막 사이에서 장벽 역할을 하는데 한계가 있었다.
본 발명의 목적은 상기한 종래기술의 문제점을 해결하기 위하여 텅스텐 게이트전극의 텅스텐과 도프트 폴리실리콘층 사이에 확산 방지 및 실리사이드 반응을 억제하고자 장벽 금속층(barrier metal)을 형성할 때 티타늄질화막(TiN) 및 텅스텐질화막(WN) 대신에 N2플라즈마 공정을 실시하여 도프트 폴리실리콘 표면에 결정상태가 우수한 실리콘질화막을 30Å이하로 형성시킨 후에 LDD 스크린 산화 공정시 실리콘질화막을 삼원계 화합물인 텅스텐실리콘질화막(WSiN)으로 변성시켜 장벽 금속층을 형성함으로써 텅스텐층과 폴리실리콘층의 계면 반응 특성을 양호하고 게이트전극의 저저항 특성을 달성할 수 있는 반도체소자의 텅스텐 게이트전극 형성방법을 제공하는데 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체소자의 텅스텐 게이트전극 형성방법을 설명하기 위한 공정 순서도,
도 2는 본 발명의 텅스텐 게이트전극에 후속 열 공정을 실시했을 때 텅스텐실리사이드의 유/무를 검출하기 위한 XRD 분석 결과그래프,
도 3은 본 발명의 텅스텐 게이트전극에 후속 열 공정을 실시했을 때 장벽 금속막내 N 원자의 확산도를 분석하기 위한 AES 결과 그래프,
도 4는 본 발명의 텅스텐 게이트전극의 C-V 특성을 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
10: 실리콘기판 12: 게이트 절연막
14: 도프트 폴리실리콘층 16: 실리콘질화박막
18: 텅스텐층 20: 하드 마스크
22: LDD 스크린 산화막 24: LDD 영역
G: 게이트전극
상기 목적을 달성하기 위하여 본 발명은 게이트 절연막이 형성된 반도체 기판 상부에 도프트 폴리실리콘층과 장벽 금속층 및 텅스텐층이 적층된 게이트전극을형성함에 있어서, 반도체기판 상부에 게이트 절연막, 도프트 폴리실리콘층을 순차적으로 형성하는 단계와, 도프트 폴리실리콘층 상부에 N2가스 분위기에서 플라즈마처리를 실시하여 도프트 폴리실리콘층 표면에 실리콘질화박막을 형성하는 단계와, 실리콘질화박막 상부에 텅스텐층을 증착하는 단계와, 적층된 텅스텐층, 실리콘질화박막 및 도프트 폴리실리콘층을 패터닝하여 반도체소자의 게이트전극을 형성하는 단계와, 게이트전극이 형성된 결과물 전면에 열산화 공정을 실시하여 LDD 스크린 산화막을 형성함과 동시에 게이트전극내 실리콘질화막을 텅스텐실리콘질화막으로 변성시켜 장벽 금속층을 형성하는 단계를 포함하여 이루어진다.
본 발명의 제조 방법에 있어서, 상기 실리콘질화박막의 두께는 10∼30Å으로 한다.
본 발명의 제조 방법에 있어서, 상기 N2가스 분위기에서 플라즈마 처리 공정시 N2가스 분위기에 NH3가스를 추가할 수 있다.
본 발명의 제조 방법에 있어서, 상기 N2가스 분위기에서 플라즈마 처리 공정시 PE-CVD를 이용하되, 13.56MHz 또는 100kHz∼1MHz의 파형, 또는 2.45 GHz을 갖는 플라즈마를 사용하며 박막 형성 전력과 플라즈마 표면처리 전력을 각각 0∼5KW로 인가하여 실시하고, 반응실 압력을 0.001∼10Torr, 고주파 전력을 0∼5000W, 기판 온도를 100∼500℃, 양극간 거리를 100∼900miles의 조건으로 실시한다.
본 발명의 제조 방법에 있어서, 상기 N2가스 분위기에서 플라즈마 처리 공정시 물리적기상증착법을 이용하되, 반응실 압력을 1∼10Torr, 고주파 전력을0∼8000W, 기판 온도를 100∼500℃, N2또는 N3의 유량을 10∼50sccm, Ar의 유량을 10∼1500sccm으로 공급한다.
본 발명의 제조 방법에 있어서, 상기 열산화 공정시 게이트전극내의 텅스텐실리콘질화막의 질소 함량비를 30%이하로 한다.
본 발명에 따르면, 텅스텐 게이트전극 제조 공정시 도프트 폴리실리콘 증착 공정의 후속 처리로서 N2또는 N/NH3분위기에서 플라즈마처리를 실시함으로써 도프트 폴리실리콘의 표면에 10∼30Å의 실리콘질화박막을 형성하고 이후 LDD 스크린 산화막을 위한 열산화 공정에 의해 실리콘질화박막을 텅스텐실리콘질화막으로 변성시켜 장벽 금속막(barrier metal)을 형성한다. 이에 따라, 본 발명은 텅스텐실리콘질화막의 장벽 금속막에 의해 텅스텐과 도프트 폴리실리콘의 이온 확산 및 실리사이드 반응을 억제하면서 전기 전도도 특성을 높여 텅스텐 게이트전극을 갖는 반도체소자의 전기적 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하도록 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체소자의 텅스텐 게이트전극 형성방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 텅스텐 게이트전극을 갖는 반도체소자의 제조 공정의 일예는 다음과 같다.
우선, 도 1a에 도시된 바와 같이 반도체기판으로서 실리콘 기판(10)에 소자의 활성 영역과 비활성 영역을 정의하는 필드 산화막(미도시함)을 형성하고, 기판 전면에 게이트 절연막(12), 도프트 폴리실리콘층(14)을 순차적으로 형성한다.
그리고, 도 1b 및 도 1c에 도시된 바와 같이 도프트 폴리실리콘층(14) 상부에 N2가스 분위기에서 플라즈마(plasma) 처리를 실시하여 실리콘질화박막(SiN)(16)을 약 10∼30Å의 두께로 형성한다. 여기서, 상기 실리콘질화박막(16)은 이후 증착될 텅스텐막의 이온 확산과 실리사이드 물질의 생성을 방지하기 위한 장벽 금속층(barrier metal)이 될 물질이다.
이때, 상기 N2가스 분위기에서 플라즈마 처리 공정시 N2가스 분위기에 NH3가스를 추가할 수 있다. 그리고, 플라즈마 처리 공정시 PE-CVD(plasma enhanced chemical vapor deposition)를 이용할 경우 공정 조건은 13.56MHz 또는 100kHz∼1MHz의 파형, 또는 2.45 GHz을 갖는 플라즈마를 사용하며 박막 형성 전력과 플라즈마 표면처리 전력을 각각 0∼5KW로 인가하여 실시하고, 반응실 압력을 0.001∼10Torr, 고주파 전력을 0∼5000W, 기판 온도를 100∼500℃, 양극간 거리를 100∼900miles의 조건으로 한다. 혹은, 플라즈마 처리 공정시 물리적기상증착법(physical vapor deposition)을 이용할 경우 반응실 압력을 1∼10Torr, 고주파 전력을 0∼8000W, 기판 온도를 100∼500℃, N2또는 N3의 유량을 10∼50sccm, Ar의 유량을 10∼1500sccm으로 공급하도록 한다.
그 다음, 도 1d에 도시된 바와 같이 실리콘질화박막(16) 상부에 텅스텐층(18)을 증착한다. 추가적으로 포토레지스트 패턴에 대한 식각 선택비를보강하거나 상부 디바이스 형성에 필요한 물질을 삽입하는 목적으로 실리콘질화막(Si3N4) 또는 실리콘질산화막(SiON) 등으로 하드 마스크(hard mask)(20)를 형성한다.
그리고, 도 1e에 도시된 바와 같이 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 적층된 하드 마스크(20), 텅스텐층(18), 실리콘질화박막(16) 및 도프트 폴리실리콘층(14)을 패터닝하여 반도체소자의 게이트전극(G)을 형성한다. 이로 인해, 게이트전극(G)은 셀프 얼라인 형태로 패터닝되며 순차 적층된 도프트 폴리실리콘층(14'), 실리콘질화박막(16'), 텅스텐층(18') 및 하드 마스크(20')로 이루어진다. 본 발명은 게이트전극 패터닝 공정시 텅스텐과 도프트 폴리실리콘사이에서 실리콘질화막이 존재하기 때문에 종래 장벽 금속층의 텅스텐질화막에 비해 식각 선택비 차이를 줄일 수 있어 식각 공정의 마진을 증가시킬 수 있다.
그 다음, 게이트전극(G)에 맞추어 게이트 절연막(12')을 식각한다.
그리고, 도 1f에 도시된 바와 같이, 게이트전극(G)이 형성된 결과물에 게이트전극 패터닝 공정시 발생된 기판 표면의 식각 손상을 보상하고자 약 800℃∼1100℃ 온도에서 열산화 공정을 실시하여 LDD 스크린 산화막(22)을 형성한다. 이때, 열산화 공정시 H2/H2O 어닐링 공정을 이용할 경우 선택적 산화 반응이 일어나서 게이트전극의 폴리실리콘층 측벽에 산화막(22)이 형성되어 이후 실시될 스페이서 제조 또한 용이하게 한다. 또한, 상기 열산화 공정시 게이트전극(G)내의 텅스텐실리콘질화막의 질소 함량비를 30%이하로 조정할 경우 텅스텐층 측벽을 산화시키지 않으면서 식각 손실된 폴리실리콘층 및 기판 표면을 보상할 수 있다.
또한, 상기 고온의 열산화 공정은 LDD 스크린 산화막(22)을 시킴과 동시에 게이트전극(G)내 실리콘질화막을 텅스텐실리콘질화막(WSiN)으로 변성시켜 장벽 금속층(16a)을 형성한다. 여기서, 장벽 금속층(16a)인 텅스텐실리콘질화막(WSiN)은 삼원계 화합물이면서 전도성 물질로서 게이트전극(G)의 텅스텐층(18')과 폴리실리콘층(14') 사이에서 텅스텐과 실리콘의 반응을 막고 상/하층의 이온 확산을 방지하면서 낮은 저항 특성을 갖는다.
계속해서, 도 1g에 도시된 바와 같이, 게이트전극(G)이 형성된 결과물에 게이트전극(G)을 마스크로 삼아 기판 근방에 도전형 불순물로서 예컨대 형성하고자 하는 트랜지스터가 NMOS일 경우 n형 불순물인 P(phosporus)을 저농도로 주입하여 LDD 영역(24)을 형성한다. 그리고, 도면에 도시되지는 않았지만 본 발명에 따른 텅스텐 게이트전극이 형성된 결과물에 스페이서, 및 소오스/드레인 이온 주입 등 일련의 제조 공정을 실시하여 트랜지스터를 완성한다.
도 2는 본 발명의 텅스텐 게이트전극에 후속 열 공정을 실시했을 때 텅스텐실리사이드의 유/무를 검출하기 위한 XRD 분석 결과그래프이다.
도 2의 XRD 분석 결과 그래프를 참조하면, 텅스텐(W) 피크만이 검출되기 때문에 후속 열 공정(LDD 스크린 열산화공정)에 의해 게이트전극의 텅스텐과 폴리실리콘층 계면에 텅스텐 실리사이드가 생성되지 않음을 확인할 수 있다.
도 3은 본 발명의 텅스텐 게이트전극에 후속 열 공정을 실시했을 때 장벽 금속막내 N 원자의 확산도를 분석하기 위한 AES 결과 그래프로서, 이를 참조하면 게이트전극에서 실리콘질화막이 텅스텐층(W)과 폴리실리콘층(Poly-Si) 사이에 N 원자가 많이 존재함을 알 수 있다. 이로 인해, N원자가 텅스텐층(W)과 폴리실리콘층(Poly-Si) 계면에 약 10% 축적(pile up)되어 있으므로 후속 열 공정(LDD 스크린 열산화공정)에 의해 실리콘질화막이 텅스텐실리콘질화막으로 변성되더라도 N 원자가 하부 폴리실리콘층(Poly-Si)과 게이트 절연막(SiO2)까지 확산되지 않는다. 그러므로, 본 발명의 텅스텐실리콘질화막의 장벽 금속층은 텅스텐과 폴리실리콘 계면에서 이온 확산을 막는 장벽 역할을 한다.
도 4는 본 발명의 텅스텐 게이트전극의 C-V 특성을 나타내는 그래프이다. 도 4를 참조하면, 본 발명의 실리콘질화막은 후속 열 공정에 의해 삼원계 화합물인 텅스텐실리콘질화막으로 변성되어 장벽 금속층의 역할을 하므로 이 장벽 금속층의 C-V 특성을 종래 텅스텐질화막(WN)과 비교하면 거의 유사한 그래프 곡선을 갖는다. 이때, 실험 조건은 10KHz 주파수, 0.0004㎠의 면적 조건에서 실시한 것이다. 따라서, 후속 열공정에 의해 실리콘질화막이 상층의 텅스텐 확산으로 텅스텐실리콘질화막으로 변성될 경우 절연 특성이 제거되기 때문에 종래 텅스텐질화막과 유사한 전기 전도도 특성을 갖음을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 텅스텐 게이트전극 형성방법을 이용하게 되면 게이트전극내에서 텅스텐층과 폴리실리콘층 사이에 형성되는 텅스텐실리콘질화막의 장벽 금속층에 의해 다음과 같은 이점이 있다.
첫째, 텅스텐과 도프트 폴리실리콘과의 반응성을 최소화하여 폴리실리콘층과 게이트절연막으로의 이온 확산을 방지하면서 텅스텐과 폴리실리콘 계면의 실리사이드 반응을 억제시킬 수 있어 GOI 특성을 양호하게 하고, 게이트전극의 비저항 특성을 안정되게 유지할 수 있다.
둘째, 텅스텐층의 W와 텅스텐실리콘질화막의 N원자간의 화학적 친화력을 통하여 접착강도를 향상시키면서 텅스텐과 도프트 폴리실리콘과의 일함수 차를 줄여 플랫 밴드(flat band) 변화를 유발시키지 않는다.
셋째, 장벽 금속막의 전기 전도도가 크므로 텅스텐 게이트전극을 구비한 반도체소자의 경우 신호 전송 시간을 신속하게 하여 소자의 동작속도를 크게 향상시킬 수 있다.

Claims (7)

  1. 게이트 절연막이 형성된 반도체 기판 상부에 도프트 폴리실리콘층과 장벽 금속층 및 텅스텐층이 적층된 게이트전극을 형성함에 있어서,
    상기 반도체기판 상부에 게이트 절연막, 도프트 폴리실리콘층을 순차적으로 형성하는 단계;
    상기 도프트 폴리실리콘층 상부에 N2가스 분위기에서 플라즈마처리를 실시하여 도프트 폴리실리콘층 표면에 실리콘질화박막을 형성하는 단계;
    상기 실리콘질화박막 상부에 텅스텐층을 증착하는 단계;
    상기 적층된 텅스텐층, 실리콘질화박막 및 도프트 폴리실리콘층을 패터닝하여 반도체소자의 게이트전극을 형성하는 단계; 및
    상기 게이트전극이 형성된 결과물 전면에 열산화 공정을 실시하여 LDD 스크린 산화막을 형성함과 동시에 상기 게이트전극내 실리콘질화막을 텅스텐실리콘질화막으로 변성시켜 장벽 금속층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 텅스텐 게이트전극 형성방법.
  2. 제 1항에 있어서, 상기 실리콘질화박막의 두께는 10∼30Å으로 하는 것을 특징으로 하는 반도체소자의 텅스텐 게이트전극 형성방법.
  3. 제 1항에 있어서, 상기 N2가스 분위기에서 플라즈마 처리 공정시 N2가스 분위기에 NH3가스를 추가하는 것을 특징으로 하는 반도체소자의 텅스텐 게이트전극 형성방법.
  4. 제 1항 또는 제 3항에 있어서, 상기 N2가스 분위기에서 플라즈마 처리 공정시 PE-CVD를 이용하되, 13.56MHz 또는 100kHz∼1MHz의 파형, 또는 2.45 GHz을 갖는 플라즈마를 사용하며 박막 형성 전력과 플라즈마 표면처리 전력을 각각 0∼5KW로 인가하여 실시하는 것을 특징으로 하는 반도체소자의 텅스텐 게이트전극 형성방법.
  5. 제 1항 또는 제 3항에 있어서, 상기 N2가스 분위기에서 플라즈마 처리 공정시 반응실 압력을 0.001∼10Torr, 고주파 전력을 0∼5000W, 기판 온도를 100∼500℃, 양극간 거리를 100∼900miles의 조건으로 실시하는 것을 특징으로 하는 반도체소자의 텅스텐 게이트전극 형성방법.
  6. 제 1항 또는 제 3항에 있어서, 상기 N2가스 분위기에서 플라즈마 처리 공정시 물리적기상증착법을 이용하되, 반응실 압력을 1∼10Torr, 고주파 전력을 0∼8000W, 기판 온도를 100∼500℃, N2또는 N3의 유량을 10∼50sccm, Ar의 유량을 10∼1500sccm으로 공급하는 것을 특징으로 하는 반도체소자의 텅스텐 게이트전극 형성방법.
  7. 제 1항에 있어서, 상기 열산화 공정시 게이트전극내의 텅스텐실리콘질화막의 질소 함량비를 30%이하로 하는 것을 특징으로 하는 반도체소자의 텅스텐 게이트전극 형성방법.
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