KR100425478B1 - 금속 도전층을 포함한 반도체소자의 제조방법 - Google Patents
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Abstract
순수 금속층을 포함한 도전층 패턴을 절연하기 위해 실리콘옥사이드층을 증착하는 경우 금속층 표면이 산화되는 것을 방지할 수 있는 금속 도전층을 포함한 반도체소자의 제조방법이 개시된다. 본 발명의 방법은, 기판상에 적어도 그 일부가 노출된 금속층을 포함하는 금속 도전층 패턴을 형성한 후, 상기 금속 도전층 패턴이 형성된 상기 기판을 반응챔버내로 로딩하고, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우(pre-flow)시킨 후, 상기 반응챔버내로 실리콘 소오스가스 및 산소 소오스가스를 메인 플로우(main-flow)시켜서, 상기 금속 도전층 패턴이 형성된 상기 기판의 전면에 실리콘옥사이드층을 형성한다.
Description
본 발명은 금속 도전층을 포함한 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 금속 게이트의 측벽에 스페이서를 형성하는 금속 도전층을 포함한 반도체소자의 제조방법에 관한 것이다.
반도체 메모리소자, 특히 하나의 트랜지스터와 하나의 커패시터로 단위셀을 구성하는 디램(DRAM)에 있어서 게이트 라인은 각 메모리 셀을 구성하는 트랜지스터의 게이트전극에 신호전달을 위한 도전 라인으로서 실리콘기판 상에 동일한 방향으로 복수개가 밀집되게 형성된다. 이러한 게이트 라인은 주변 소자들 사이, DRAM의 디씨(Direct Contact;DC) 및 비씨(Buried Contact;BC)간의 절연을 위해 그 게이트 라인 패턴의 측벽에 절연성 물질로 이루어진 스페이서를 일반적으로 형성시킨다. 이러한 절연성 스페이서 물질로서, 절연 효율 및 후속 열처리에 의한 변형을 억제하기 위해 주로 실리콘나이트라이드(SiN)가 이용되고 있다.
실리콘나이트라이드를 스페이서 물질로 사용하여 게이트 라인 패턴의 측벽에 스페이서를 형성하는 종래의 일반적인 과정을 살펴보면, 실리콘기판상에 게이트 절연층, 게이트 도전층 및 절연성의 게이트 마스크층을 순차적으로 증착한 후 포토리소그라피 공정을 이용하여 게이트 라인 패턴을 형성한다. 이어서, 게이트 라인 패턴이 형성된 실리콘기판의 전면에 실리콘나이트라이드층을 증착한 후, 실리콘나이트라이드층에 대하여 상기 게이트 마스크층 및 실리콘기판의 표면이 노출될 때까지 전면 식각공정을 수행하면 게이트 라인 패턴의 측벽에만 실리콘나이트라이드 스페이서가 형성된다.
그러나, 상기와 같은 종래의 방법에 의하면, 실리콘나이트라이드층과 실리콘기판간의 식각선택비가 작기 때문에 실리콘나이트라이드층에 대한 전면 식각시 실리콘기판의 표면이 손상되기 쉬우며, 이러한 손상된 부위는 후속하여 형성되는 커패시터의 스토리지전극에 대하여 누설전류를 야기하여 DRAM의 리프레시 특성을 악화시킨다.
이러한 실리콘나이트라이드층으로 이루어진 단일막의 스페이서의 단점을 극복하기 위하여, 실리콘옥사이드층과 실리콘나이트라이드층으로 이루어진 이중막의 듀얼 스페이서(dual spacer)가 사용되고 있다. 게이트 라인 패턴의 측벽에 듀얼 스페이서를 형성하는 과정을 살펴보면, 전술한 바와 같이 실리콘기판상에 게이트 절연층, 게이트 도전층 및 절연성의 게이트 마스크층을 순차적으로 증착한 후 포토리소그라피 공정을 이용하여 게이트 라인 패턴을 형성한다. 이어서, 게이트 라인 패턴이 형성된 실리콘기판의 전면에 실리콘옥사이드층과 실리콘나이트라이드층을 순차적으로 증착한 후, 실리콘나이트라이드층에 대하여 상기 실리콘옥사이드층의 표면이 노출될 때까지 전면 식각공정을 수행하면 게이트 라인 패턴의 측벽에만 실리콘나이트라이드층이 잔류함으로써 게이트 라인 패턴의 측벽에 실리콘옥사이드층 및 실리콘나이트라이드층으로 이루어진 듀얼 스페이서가 형성된다.
이러한 듀얼 스페이서의 경우, 먼저 증착하는 실리콘옥사이드층에 대하여 후에 증착하는 실리콘나이트라이드층의 식각선택비가 크기 때문에 실리콘나이트라이드층 식각시 실리콘옥사이드층이 식각저지층으로서의 역할을 하며, 실리콘기판상에 잔류하는 실리콘옥사이드층은 후속되는 세정 공정에 의해 실리콘기판의 손상이 없이 제거될 수 있기 때문에 최종적으로 실리콘기판의 손상이 없는 듀얼 스페이서를 형성할 수 있다.
한편, 게이트 라인을 폴리실리콘층 및 금속실리사이드층으로 이루어진 도전층을 일반적으로 사용하고 있으나, 도전 라인의 저항감소라는 측면에서 금속실리사이드층 대신에 텅스텐이나 티타늄 등의 순수 금속층을 포함하는 금속 게이트 라인(metal gate line)이 또한 사용되고 있으며, 그에 대한 연구도 활발히 이루어지고 있다.
그러나, 종래의 듀얼 스페이서 형성 공정을 상기 금속 게이트 라인에 그대로 적용하게 되는 경우, 텅스텐 등의 순수 금속층을 포함한 게이트 라인 패턴 형성 후, 실리콘옥사이드층 증착시 텅스텐 등의 노출된 금속층 표면을 산화시키는 문제가 발생한다. 이러한 원하지 않은 금속층 표면의 산화는 도전 라인의 유효 단면적을 감소시키는 결과가 되어 도전 라인의 저항 증가를 초래하게 되며, 게이트 라인 패턴의 수직 프로파일을 양호하게 확보할 수 없게 된다.
본 발명의 목적은 상기의 과제를 해결하기 위하여 이루어진 것으로서, 순수 금속층을 포함한 도전층 패턴을 절연하기 위해 실리콘옥사이드층을 증착하는 경우 노출된 금속층 표면이 산화되는 것을 방지할 수 있는 금속 도전층을 포함한 반도체소자의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 과제를 해결하기 위하여 이루어진 것으로서, 순수 금속층을 포함한 도전층 패턴을 절연하기 위해 실리콘옥사이드층을 증착하는 경우 노출된 금속층 표면의 산화를 방지하여 도전층 패턴의 양호한 수직 프로파일을 확보할 수 있는 금속 도전층을 포함한 반도체소자의 제조방법을 제공하는 데 있다.
도 1은 본 발명의 일 실시예에 따른 금속 도전층을 포함한 반도체소자의 제조방법을 나타내는 공정순서도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 금속 도전층을 포함한 반도체소자의 제조방법을 나타내는 공정단면도들이다.
도 6은 본 발명의 일 실시예에 따른 금속 도전층을 포함한 반도체소자의 제조방법을 설명하기 위한 것으로서, SiH4가스의 플로우시간과 증착된 Si의 두께의 관계를 나타낸 그래프이다.
도 7은 종래의 반도체소자의 제조방법에 의해 형성된 반도체소자의 옥사이드 증착 프로파일을 보여주는 사진이다.
도 8은 본 발명의 일 실시예에 따른 금속 도전층을 포함한 반도체소자의 제조방법에 의해 형성된 반도체소자의 옥사이드 증착 프로파일을 보여주는 사진이다.
※ 도면의 주요 부분에 대한 부호의 설명
10 ; 기판 12 ; 게이트절연층
14 ; 제1 게이트 도전층 16 ; 제2 게이트 도전층
18 ; 제3 게이트 도전층 20 ; 게이트 마스크층
22 ; 제1 절연층 24 ; 제2 절연층
상기 목적들을 달성하기 위한 본 발명의 제1 형태에 따른 금속 도전층을 포함한 반도체소자의 제조방법은, 기판상에 적어도 그 일부가 노출된 금속층을 포함하는 금속 도전층 패턴을 형성하는 단계, 상기 금속 도전층 패턴이 형성된 상기 기판을 반응챔버내로 로딩하는 단계, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우(pre-flow)시키는 단계 및 상기 반응챔버내로 실리콘 소오스가스 및 산소 소오스가스를 메인 플로우(main-flow)시켜서, 상기 금속 도전층 패턴이 형성된 상기 기판의 전면에 실리콘옥사이드층을 형성하는 단계를 포함한다.
상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계는, 상기 도전층 패턴의 금속층에 실리콘이 증착되지 않는 인큐베이션 시간내, 바람직하게는 60초 이하의 시간동안 수행하며, 이때 상기 반응챔버내의 압력은 0.001 내지 500 Torr 범위, 상기 기판의 온도는 500 내지 1000 ℃ 범위가 유지되도록 하며, 상기 실리콘 소오스가스의 유량은 100 sccm 이하가 되도록 한다.
한편, 상기 금속 도전층 패턴의 금속층은 다양한 금속층을 사용할 수 있으나, 바람직하게는 텅스텐, 티타늄등의 저저항금속으로 이루어진 군으로부터 선택된어느 하나를 사용하며, 상기 금속 도전층 패턴은 섬 형태 또는 라인 형태들을 모두 포함할 수 있다.
상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계에서 상기 실리콘 소오스가스는 불순물이 없는 실리콘 소오스가스, 바람직하게는 SiH4, Si2H6, DCS(DiCloroSilane)중의 어느 하나를 사용할 수 있다.
한편, 상기 반응챔버내로 실리콘 소오스가스를 예비 플로우시키는 단계에서 상기 실리콘 소오스가스 외에도 산소 소오스가스, 예를 들어 N2O 또는 O2를 더 예비 플로우시킬 수 있으며, 이때 상기 실리콘 소오스가스는 상기 산소 소오스가스에 선행하여 플로우시킨다.
또한, 상기 본 발명의 목적들을 달성하기 위한 본 발명의 제2 형태에 따른 금속 도전층을 포함한 반도체소자의 제조방법은, 실리콘기판상에 적어도 순수 금속층을 포함하는 게이트 패턴을 형성하는 단계, 상기 게이트 패턴이 형성된 상기 실리콘기판을 반응챔버내로 로딩하는 단계, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우(pre-flow)시키는 단계, 상기 반응챔버내로 실리콘 소오스가스 및 산소 소오스가스를 메인 플로우(main-flow)시켜서, 상기 게이트 패턴이 형성된 상기 실리콘기판의 전면에 실리콘옥사이드층을 형성하는 단계, 상기 실리콘옥사이드층이 형성된 상기 실리콘기판의 전면에 실리콘나이트라이드층을 형성하는 단계 및 상기 실리콘나이트라이드층을 전면 식각하여 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 포함한다.
상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계는, 적어도 상기 게이트 패턴의 금속층에 실리콘이 증착되지 않는 인큐베이션 시간내에서 수행하며, 상기 반응챔버는 매엽식 반응챔버 또는 퍼니스(furnace)식 반응챔버를 모두 사용할 수 있으며, 상기 게이트 패턴은 예를 들어,상기 실리콘 기판상에 게이트 절연층을 개재하여 폴리실리콘층, 금속나이트라이드층, 금속층, 마스크층이 순차적으로 적층되어 이루어진다.
본 발명에 따르면, 노출된 금속층 표면상에 실리콘이 증착되지 않는 인큐베이션 시간 동안 실리콘 소오스가스 또는 산소 소오스가스와 함께 예비 플로우시켜주고, 연속하여 실리콘 소오스가스 및 산소 소오스가스를 메인 플로우시켜줌으로써 금속층의 표면이 산화되지 않고 금속층의 표면에 실리콘옥사이드가 형성된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다. 그러나, 본 발명은 많은 상이한 형태로 구현될 수 있으며, 여기서 설명되는 실시예들에 한정되는 것으로 해석되서는 아니되며, 차라리 이러한 실시예들은 그 개시내용을 완벽히 하며 발명의 사상을 당업자에게 충분히 전달하기 위해 제공되는 것이다. 도면들에서, 층들 및 영역들의 두께는 명료성을 위해 과장되어 있다. 동일한 참조번호는 전체적으로 동일한 요소를 지칭한다. 층, 영역 또는 기판과 같은 요소가 다른 요소 "상"에 있는 것으로 언급될 때, 이것은 다른 요소 위에 직접 있거나 중간요소가 개입될 수도 있다. 반대로, 어떤 요소가 다른 요소 "직접 상"에 있는 것으로 언급될 때, 그 곳에는 중간요소가 존재하지 않는 것을 의미한다.
본 출원의 발명자들은 실리콘옥사이드층을 증착할 때 텅스텐이 포함된 금속게이트 라인의 금속층이 산화되는 것을 억제하기 위하여, 100 ℃ 미만에서 증착할 수 있는 원자층증착(Atomic Layer Deposition;ALD)법에 의해 금속 게이트 라인 패턴이 형성된 실리콘기판상에 실리콘옥사이드층을 증착하였다. 이러한 시도에 의해 금속층의 산화가 억제되어 양호한 게이트 라인 패턴의 수직 프로파일을 확보할 수 있었다. 그러나, 상기 ALD 방법에 의하면, 실리콘 소오스 자체로부터의 클로라인 혼입 및 촉매로 사용하는 피리딘으로부터 탄소 등의 불순물 혼입으로 트랜지스터 자체의 특성이 열화되는 부작용을 초래하였다.
이에 본 출원의 발명자들은 이러한 불순물의 혼입이 억제되면서 동시에 금속 게이트 라인의 금속층이 산화되지 않으면서 양호한 수직 프로파일을 갖는 실리콘옥사이드층을 포함한 듀얼 스페이서를 형성하는 방법을 개발하기에 이르렀다.
도 1은 본 발명의 일 실시예에 따른 금속 도전층을 포함한 반도체소자의 제조방법을 나타내는 공정순서도이며, 도 2 내지 도 5는 본 발명의 일 실시예에 따른 금속 도전층을 포함한 반도체소자의 제조방법을 나타내는 공정단면도들이다.
도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 금속 게이트 라인 측벽에 듀얼 스페이서를 형성하는 공정을 상세히 살펴본다.
먼저, 기판상에 게이트 라인 패턴을 형성한다(S10). 즉, 도 2에서 보여지는 바와 같이, 예를 들어 실리콘기판(10)상에 게이트 절연층(12)으로서 게이트 산화층, 제1 도전층(14)으로서 폴리실리콘층, 제2 도전층(16)으로서 텅스텐나이트라이드층, 제3 도전층(18)으로서 텅스텐층 및 게이트 마스크층(20)으로서 절연성의 실리콘나이트라이드층을 순차적으로 적층한 후, 일반적인 포토리소그라피 공정에 의해 이들 층들로 이루어진 게이트 라인 패턴을 형성한다.
이어서, 상기와 같은 게이트 라인 패턴이 형성된 기판(10)을 저압 화학기상증착공정을 수행할 수 있는 반응챔버내로 로딩한다(S20). 본 실시예에서 상기 반응챔버로서는 매엽식 반응챔버를 사용하였으나, 본 발명은 이에 한정되지 않고 복수개의 웨이퍼를 수직으로 적치시켜 동시에 공정을 진행시키는 퍼니스를 사용하여도 좋다. 상기 반응챔버의 공정조건으로서, 압력은 0.001 Torr 내지 500 Torr의 범위내에서 일정한 압력이 유지되도록 반응챔버의 배기펌프의 펌핑속도를 조절하며, 기판의 온도가 500 ℃ 내지 1000 ℃가 유지되도록 반응챔버내에 부착된 히터의 온도를 조절하며, 질소 등의 분위기 가스가 연속적으로 흐르도록 해준다.
본 실시예에서는 반응챔버내의 압력을 200 Torr가 유지되도록 하였으며, 기판(10)의 온도가 750 ℃가 되도록 하였으며, 질소가스의 유량을 9000 sccm이 되도록 하였다.
이어서, 상기 반응챔버 내로 반응가스를 예비 플로우시킨다(S30). 상기 반응가스로서는, 게이트 라인 패턴이 형성된 기판의 전면에 실리콘옥사이드를 형성하기 위한 반응가스로서 실리콘 소오스가스 및 산소 소오스가스를 사용하며, 상기 실리콘 소오스가스는 불순물이 없다고 생각되는 SiH4, Si2H6, DCS(DiCloroSilane)등의 소오스가스를 사용할 수 있으며, 상기 산소 소오스가스로서는 N2O 또는 O2를 사용할 수 있다.
상기 예비 플로우 단계 동안에 질소가스는 계속적으로 흘려주며, 상기 예비플로우 단계는 예비 플로우 동안에 게이트 라인 패턴의 표면에 실리콘이 증착되지 않는 소위 인큐베이션(Incubation) 시간 동안 수행되도록 한다. 인큐베이션이란 것은 실리콘 소오스가스의 열분해에 의한 실리콘 증착시 처음 플로우되는 일정 시간 동안 실제로 실리콘이 증착되지 않는 구간을 말하는 용어이다. 인큐베이션 구간은 반응가스의 유량, 압력 및 온도 등에 의해 변화기 때문에 실리콘이 증착되지 않는 적절한 조건을 설정하여야 한다.
만약 실리콘이 증착된 경우에는 증착공정 또는 후속 열처리공정 동안에 금속실리사이드를 형성하여 저항을 증가시킬 수 있으며, 폴리실리콘/금속층의 게이트 라인 패턴의 경우에는 폴리실리콘내의 도펀트의 아웃-디퓨젼(out-diffusion) 소오스가 되는 동시에 게이트와 실리콘기판간의 리키지 경로로 작용할 가능성이 있기 때문에 실리콘이 예비 플로우 단계 동안에 증착되지 않도록 한다.
본 발명에서는 상기 예비 플로우 단계 동안에 적어도 실리콘 소오스가스를 흘려준다. 즉, 상기 예비 플로우 단계 동안에 실리콘 소오스가스만을 흘려줄 수 있으며, 또한 실리콘 소오스가스를 선행하여 흘려주면서 이어서 산소 소오스가스를 흘려줄 수 있으며, 또한 실리콘 소오스가스 및 산소 소오스가스를 동시에 흘려줄 수 있다.
상기 예비 플로우 단계 동안에 반응챔버의 공정조건으로서, 압력은 0.001 Torr 내지 500 Torr의 범위내에서 일정한 압력이 유지되도록 반응챔버의 배기펌프의 펌핑속도를 조절하며, 기판의 온도가 500 ℃ 내지 1000 ℃가 유지되도록 반응챔버내에 부착된 히터의 온도를 조절하며, 질소 등의 분위기 가스가 연속적으로 흐르도록 해주며, 예비 플로우 시간은 60초 이하가 되도록 하며, 실리콘 소오스가스의 유량은 0.01 내지 100 sccm의 범위가 되도록 해준다. 본 실시예에서는 상기 예비 플로우 단계 동안에 실리콘 소오스 가스로서 SiH4를 사용하였으며, 그 유량은 2 sccm으로 1초 동안 수행하였지만, 예비 플로우 단계 동안에 실리콘이 증착되지 않는 한 공정조건을 다양하게 선택할 수 있음은 물론이다.
이어서, 도 1 및 도 3에서 보여지는 바와 같이, 상기 반응챔버내에 실리콘 소오스가스와 반응가스를 메인 플로우(main flow)시켜 상기 게이트 라인 패턴이 형성된 기판(10)의 전면에 실리콘옥사이드층(22)을 형성한다(S40). 이때 반응챔버 내의 압력 및 온도 조건은 상기 예비 플로우 단계와 거의 유사하게 유지할 수 있으며, 실리콘 소오스가스의 유량은 0.01 내지 100 sccm의 범위내에서, 산소 소오스가스의 유량은 1 내지 10000 sccm의 범위내에서 적절히 설정할 수 있으며, 본 실시예에서는 실리콘옥사이드층(22) 증착시 SiH4의 유량은 2 sccm, N2O의 유량은 1500 sccm이 되도록 하였다.
이어서, 도 1 및 도 4에서 보여지는 바와 같이, 일반적인 화학기상증착 공정에 의해 상기 실리콘옥사이드층(22) 상에 실리콘나이트라이드층(24)을 형성한다(S50).
이어서, 도 1 및 도 5에서 보여지는 바와 같이, 상기 실리콘나이트라이드층 (24)에 대하여 실리콘옥사이드층(22)이 노출될 때까지 전면 식각공정을 실시하면, 실리콘나이트라이드와 실리콘옥사이드의 식각선택비가 크기 때문에 게이트 라인 패턴의 측벽에만 실리콘나이트라이드 스페이서(24a)가 잔류하게 된다. 계속하여, 게이트 라인 패턴들 사이에 잔류하는 실리콘옥사이드층(22)을 예를 들어, 습식 세정하여 제거하면 게이트 라인 패턴의 측벽에 실리콘옥사이드층(22) 및 실리콘나이트라이드층(24)으로 된 듀얼 스페이서가 형성된다.
도 6은 본 발명의 반도체소자의 제조공정에서 적정한 예비 플로우 시간을 설정하기 위해 수행된 실험의 결과 그래프로서, 가로축은 SiH4의 플로우 시간이며 가로축은 Si의 증착 두께를 나타낸다. 실험은 매엽식 반응챔버를 사용하였으며, 기판의 온도는 650 ℃로 설정하였고, 반응챔버내의 압력은 0.4 Torr이하로 유지하였으며, 분위기 가스로서 아르곤가스를 100 sccm으로 흘려주었으며, 희석가스로서 수소가스를 각기 0, 20, 100, 500 sccm으로 흘려주었으며, SiH4의 유량을 150 sccm으로 하였다.
도 6을 참조하면, 희석가스의 양에 크게 상관없이 실리콘이 증착되지 않는 인큐베이션 구간이 약 60초 정도임을 알 수 있었다. 실리콘 소오스가스로서 SiH4의 유량을 200 sccm으로 변경한 후 동일한 조건하에서 실리콘의 증착 두께를 측정한 결과 약 60초 정도까지 실리콘이 증착되지 않음을 또한 알 수 있었다.
도 7은 종래의 일반적인 방법에 의해 게이트 라인 패턴상에 형성된 실리콘옥사이드층과 금속층의 산화여부를 확인하기 위한 주사전자현미경 사진이며, 도 8은 본 발명의 실시예에 의해 게이트 라인 패턴상에 형성된 실리콘옥사이드층과 금속층의 산화여부를 확인하기 위한 주사전자현미경 사진이다.
도 7 및 도 8의 게이트 라인 패턴은 모두 실리콘기판상에 게이트산화층, 폴리실리콘층, 텅스텐나이트라이드층, 텅스텐층, 실리콘나이트라이드층이 순차적으로 형성되어 패턴화된 것이다. 양자 모두 200 Torr의 압력하에서 750 ℃의 증착온도로 실리콘옥사이드층을 증착한 것이다.
그러나, 도 7의 경우는 본 발명에 따른 예비 플로우 단계의 수행없이 곧바로 실리콘 소오스가스인 SiH4와 산소 소오스가스인 N20를 각기 2 sccm 및 1500 sccm의 유량으로 동시에 플로우시켜 실리콘옥사이드층을 형성하였으며, 도 8의 경우는 본 발명에 따른 예비 플로우 단계에서 SiH4를 2 sccm의 유량으로 1초 동안 수행한 후, 실리콘 소오스가스인 SiH4와 산소 소오스가스인 N20를 각기 2 sccm 및 1500 sccm의 유량으로 연속하여 플로우시켜 실리콘옥사이드층을 형성하였다.
도 7 및 도 8의 경우 모두 실리콘옥사이드층을 형성한 후, 텅스텐의 산화와 실리콘옥사이드층의 프로파일을 비교하기 위해, 실리콘옥사이드층이 형성된 기판의 전면에 폴리실리콘층을 약 2000 Å 정도의 두께로 형성한 후, 기판을 수직으로 절단하였다. 이어서, 절단된 기판을 HF처리를 한 것이다. HF처리를 수행하면 폴리실리콘이나 게이트 라인 패턴의 다른 물질층보다 실리콘옥사이드층이 선택적으로 빨리 식각되어진다. 도 7 및 도 8에서 게이트 라인 패턴을 따라 검게 나타난 부분이 실리콘옥사이드층이 증착된 부분을 나타낸다.
도 7 과 도 8을 비교하면, 도 7의 경우 실리콘옥사이드층 형성시 텅스텐의 산화가 일어나서 텅스텐층의 단면적이 줄어들었을 뿐만아니라, 텅스텐의 산화된 부분이 게이트 라인 패턴이 외측으로 돌출되어 실리콘옥사이드층의 프로파일이 불량함을 알 수 있으며, 반면에 도 8의 경우 실리콘옥사이드층 형성시 텅스텐의 산화가 일어나지 않은 것을 알 수 있으며, 따라서 게이트 라인 패턴의 수직 프로파일도 매우 양호하게 나타남을 알 수 있다.
한편, 본 발명에 따라 게이트 라인 패턴상에 형성된 실리콘옥사이드층의 증착특성을 확인하기 위하여 도 8의 사진에서 보여지는 ① 내지 ⑤ 부위의 두께를 측정하여 표1에 나타내었다.
| 웨이퍼내위치구 분 | 셀 영 역 | 페 리 영 역 | ||||
| 상단부(T) | 중단부(C) | 하단부(B) | 상단부(T) | 중단부(C) | 하단부(B) | |
| ① | 139(Å) | 147 | 110 | 170 | 147 | 124 |
| ② | 124 | 108 | 109 | 162 | 155 | 120 |
| ③ | 108 | 85 | 62 | 101 | 78 | 70 |
| ④ | 116 | 78 | 70 | 116 | 109 | 93 |
| ⑤ | 93 | 78 | 62 | 116 | 85 | 70 |
| ①+②의 평균 | 132 | 128 | 110 | 166 | 151 | 122 |
| ③+④+⑤평균 | 106 | 80 | 65 | 111 | 91 | 78 |
| 스텝커버리지 | 80 % | 63 % | 59 % | 67 % | 60 % | 64 % |
표1에서 스텝커버리지는 ③+④+⑤의 평균/①+②의 평균이며, 표1에서 알 수 있듯이, 본 발명에 따른 실리콘옥사이드층의 증착특성으로서 스테커버리지는 거의 60% 이상이 되어 매우 양호함을 알 수 있다.
이상에서 본 발명의 실시예들에 대하여 상세히 설명하였지만, 본 발명의 기술범위는 상기 실시예들의 형태에 한정되는 것이 아니라 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러가지로 변경을 가하는 것이 가능하다. 예를 들어, 상기실시의 형태에서 예시된 각 층의 재료, 막두께, 제조공정에 있어서 각종 공정조건 등의 구체적인 기재는 단지 일 예에 불과하며, 적절한 변경이 가능하다.
또한, 본 실시예에서는 실리콘기판상에 게이트산화층/폴리실리콘층/텅스텐나이트라이드층/텅스텐층/실리콘나이트라이드층이 순차적으로 형성되어 패턴화된 게이트 라인 패턴을 예로 들고 있으나, 텅스텐이나 티타늄 등 저저항의 순수 금속층을 포함하는 한 다양한 형태의 도전 패턴에 대하여 이들 금속층의 노출된 부분에 실리콘옥사이드층을 증착하는 경우에 모두 적용될 수 있음은 물론이다.
또한, 본 실시예에서는 매엽식 반응챔버에 대한 인큐베이션 구간을 설정하였으나, 퍼니스를 사용하는 경우에도 그 압력 및 온도와 유량등을 적절히 설정하여 원화는 인큐베이션 시간을 파악 및 적용할 수 있다.
이상 상세하게 설명한 바와 같이, 본 발명에 의하면, 반응챔버내에 실리콘 소오스가스만을 또는 실리콘 소오스가스와 산소 소오스가스를 동시에 예비 플로우시킨 후 메인 플로우시켜서 금속층의 표면에서 금속의 산화가 일어나지 않도록 할 수 있으며, 따라서 금속층의 저항 증가를 방지할 수 있다.
또한, 본 발명에 의하면, 실리콘옥사이드층의 수직 프로파일이 양호하게 확보되어 후속되는 실리콘나이트라이드층의 증착 및 식각공정을 원활하게 수행할 수 있으며, 불순물의 혼입 및 실리콘기판의 표면 손상이 없이 듀얼 스페이서를 형성할 수 있다.
Claims (18)
- 기판상에 적어도 그 일부가 노출된 금속층을 포함하는 금속 도전층 패턴을 형성하는 단계;상기 금속 도전층 패턴이 형성된 상기 기판을 반응챔버내로 로딩하는 단계;상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우(pre-flow)시키는 단계; 및상기 반응챔버내로 실리콘 소오스가스 및 산소 소오스가스를 메인 플로우(main-flow)시켜서, 상기 금속 도전층 패턴이 형성된 상기 기판의 전면에 실리콘옥사이드층을 형성하는 단계를 포함하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계는, 상기 금속 도전층 패턴의 금속층에 실리콘이 증착되지 않는 인큐베이션 시간내에서 수행하는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계는, 60초 이하의 시간동안 수행하는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계는, 상기 반응챔버내의 압력이 0.001 내지 500 Torr 범위, 상기 기판의 온도가 500 내지 1000 ℃ 범위하에서 수행하는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계에서 상기 실리콘 소오스가스의 유량은 100 sccm 이하로 플로우되는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 금속 도전층 패턴의 금속층은 텅스텐, 티타늄으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계에서 상기 실리콘 소오스가스는 SiH4, Si2H6, DCS(DiClorine Silane)중의 어느 하나를 사용하는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계에서 상기 실리콘 소오스가스 외에도 산소 소오스가스를 더 예비플로우시키는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 8 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계에서 상기 실리콘 소오스가스는 상기 산소 소오스가스에 선행하여 플로우시키는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 8 항에 있어서, 상기 산소 소오스가스는 N2O 또는 O2를 사용하는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 실리콘기판상에 적어도 순수 금속층을 포함하는 게이트 패턴을 형성하는 단계;상기 게이트 패턴이 형성된 상기 실리콘기판을 반응챔버내로 로딩하는 단계;상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우(pre-flow)시키는 단계;상기 반응챔버내로 실리콘 소오스가스 및 산소 소오스가스를 메인 플로우(main-flow)시켜서, 상기 게이트 패턴이 형성된 상기 실리콘기판의 전면에 실리콘옥사이드층을 형성하는 단계;상기 실리콘옥사이드층이 형성된 상기 실리콘기판의 전면에 실리콘나이트라이드층을 형성하는 단계; 및상기 실리콘나이트라이드층을 전면 식각하여 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계는, 적어도 상기 게이트 패턴의 금속층에 실리콘이 증착되지 않는 인큐베이션 시간내에서 수행하는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 반응챔버는 매엽식 반응챔버인 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계는, 상기 반응챔버내의 압력이 0.001 내지 500 Torr 범위, 상기 기판의 온도가 500 내지 1000 ℃ 범위, 상기 실리콘 소오스가스의 유량은 100 sccm 이하에서 60초 이하의 시간 동안 수행하는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 게이트 패턴은 상기 실리콘 기판상에 게이트 절연층을 개재하여 폴리실리콘층, 금속나이트라이드층, 금속층, 마스크층이 순차적으로 적층되어 이루어진 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계에서 상기 실리콘 소오스가스 외에도 산소 소오스가스를 더 예비 플로우시키는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계에서 상기 실리콘 소오스가스는 상기 산소 소오스가스에 선행하여 플로우시키는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 반응챔버내로 적어도 실리콘 소오스가스를 예비 플로우시키는 단계에서 상기 실리콘 소오스가스는 SiH4, Si2H6, DCS(DiClorine Silane)중의 어느 하나를 사용하며, 상기 산소 소오스가스는 N2O 또는 O2를 사용하는 것을 특징으로 하는 금속 도전층을 포함한 반도체소자의 제조방법.
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