KR19990034428A - 화학기상증착방법 - Google Patents

화학기상증착방법 Download PDF

Info

Publication number
KR19990034428A
KR19990034428A KR1019970056033A KR19970056033A KR19990034428A KR 19990034428 A KR19990034428 A KR 19990034428A KR 1019970056033 A KR1019970056033 A KR 1019970056033A KR 19970056033 A KR19970056033 A KR 19970056033A KR 19990034428 A KR19990034428 A KR 19990034428A
Authority
KR
South Korea
Prior art keywords
chemical vapor
deposition chamber
vapor deposition
semiconductor wafer
deposition method
Prior art date
Application number
KR1019970056033A
Other languages
English (en)
Inventor
이재철
이세진
신승목
장원준
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970056033A priority Critical patent/KR19990034428A/ko
Priority to JP10186993A priority patent/JPH11307462A/ja
Publication of KR19990034428A publication Critical patent/KR19990034428A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

화학기상증착방법(Chemical Vapor Deposition, "CVD"라 약하기도 함)에 관하여 개시한다. 이는 먼저, 그 내부에 장착된 반도체 웨이퍼 상에 소정의 물질을 증착하기 위한 증착 쳄버 내부로 소정의 공정 변수 조건을 유지하면서 반도체 웨이퍼와 화학적으로 안정한 소정의 기체를 플로우하여 증착 쳄버 내부를 예비 안정화한다. 이후, 예비 안정화된 증착 쳄버 내부로 반도체 웨이퍼 상에 증착하고자 하는 물질을 형성할 수 있도록 선택된 소정의 소오스 기체를 플로우하여 반도체 웨이퍼 상에 소정의 물질을 증착한다. 이로써, 반도체 웨이퍼 상에 증착된 물질의 파티클의 결함이 현저하게 감소하여 반도체 제조공정의 공정 효율을 증진시킬 수 있다.

Description

화학기상증착방법
본 발명은 반도체 웨이퍼 상에 소정을 물질을 증착하기 위하여 진행하는 화학기상증착방법에 관한 것으로서, 특히 증착 쳄버 내부에 장착된 반도체 웨이퍼에 소정의 물질을 증착하기 전에 증착 쳄버 내부의 공정 변수 조건을 사전에 안정화하기 위하여 소정의 기체를 플로우하는 단계를 앞서 진행하는 것을 특징으로 하는 화학기상증착 방법에 관한 것이다.
반도체 소자가 고집적 고밀도화됨에 따라 이전세대 반도체 소자 제조 공정에서는 문제시되지 않았던 요인들이 반도체 소자 제조 공정의 전반적인 효율을 결정하는 중요한 요인으로 작용하게 되었으며, 이러한 요인들에 대한 재인식이 필요하게 되었다. 이러한 요인들 중의 대표적인 예로 반도체 웨이퍼 상에 증착하는 물질의 파티클이 발생하는 결함을 들 수 있다.
반도체 웨이퍼 상에 소정의 물질을 증착하기 위한 여러 증착 방법이 제안되어 있으며, 증착 온도에 따라 저온, 중온 또는 고온 증착방법으로 구분하며, 증착 쳄버의 압력에 따라 상압 또는 저압 증착방법으로 구분하는 다양한 화학기상증착방법이 현재 실용화 단계에서 이용되고 있다. 그 중 본 발명은 저압화학기상증착방법을 이용한 반도체 웨이퍼 상에 소정의 물질을 증착하는 증착방법에 관한 것이다.
현재 실용화되고 있는 저압화학기상증착방법은 반도체 제조 공정의 양산화에 따라 증착 공정을 복수 개의 반도체 웨이퍼들에 대하여 동시에 진행할 수 있는 증착 쳄버를 이용하고 있다. 이러한 저압화학기상증착방법에 이용되고 있는 증착 쳄버의 대표적인 형태는 수직형 증착 쳄버를 들 수 있으며, 이는 수직적으로 층을 이루며 나란하게 배치된 복수 개의 반도체 웨이퍼를 그 내부에 장착할 수 있으며, 그 내부에 장착된 반도체 웨이퍼를 둘러싸도록 구비된 가열 수단에 의하여 증착 쳄버의 외부에서 유입되는 증착 소오스 기체를 소정의 공정 온도로 가열할 수 있으며, 증착 쳄버의 공정 압력을 저압으로 유지하면서 증착 공정을 진행할 수 있는 증착 쳄버이다.
한편, 증착 쳄버의 외부에 장착된 유량조절장치는 증착 소오스 기체의 유량과 함량을 조절하면서 증착 소오스 기체를 증착 쳄버 내부로 유입하며, 이때, 증착 소오스 기체는 반도체 웨이퍼에 증착하고자 하는 물질에 따라 결정된다. 예컨대, 반도체 웨이퍼 상에 폴리실리콘을 증착하기 위해서는 실레인(SiH4) 기체를 이용하고, 실리콘 산화물이나 실리콘 질화물을 증착하기 위해서는 각각의 목적에 적합한 증착 소오스 기체를 이용한다.
이하에서는 종래의 화학기상증착방법에 대하여 첨부도면을 참조하면서 설명하고, 그 문제점을 살펴보기로 한다.
도 1a 내지 도 1c는 종래의 화학상증착방법을 설명하기 위하여 도시한 그래프 또는 SEM 사진이다. 여기에서는 폴리실리콘을 증착하는 공정에 대하여 구체적으로 살펴보기로 하지만, 이에 한정되지 아니하며, 이하에서 설명될 내용은 실리콘 산화물 또는 실리콘 질화물을 증착하는 경우에도 동일하게 적용될 수 있다.
도 1a는 횡축의 증착 공정 온도를 종축의 증착 공정 시간에 대하여 도시한 그래프이다. 증착 쳄버 내에 반도체 웨이퍼를 장착한 후, 소정의 공정 온도에 도달하면, 어떠한 기체도 유입하지 않은 상태하에서, 즉 진공 상태(0 토르)를 소정 시간(10) 동안 유지한 후, 유량 조절계를 이용하여 50 퍼센트(%)의 함량을 갖는 실레인(SiH4) 기체를 소정 시간(20) 동안 증착 쳄버 내부로 플로우하며, 이때 증착 쳄버 내부의 공정 압력, 예컨대 0.25 토르(Torr)로 조절되는 공정 압력을 유지한다. 이러한 조건하에서 증착 쳄버 내부로 유입된 실레인(SiH4) 기체는 반도체 웨이퍼 상에서 화학 반응을 일으키면서 폴리실리콘층을 형성하여 목적하는 증착 공정을 진행할 수 있다.
도 1b는 도 1a에 따르는 증착 공정을 진행하여 반도체 웨이퍼 상에 증착된 폴리실리콘의 단위 클러스터 당 파티클의 수를 동시에 증착 공정을 진행한 반도체 웨이퍼의 수에 따라 그 분포를 도시한 그래프이다. 한편, 증착 쳄버가 수직형인 경우 최상부의 반도체 웨이퍼(30)와 최하부의 반도체 웨이퍼(35) 간의 전술한 내용을 동시에 도시하였다. 도 1b에 따르면, 수직형 증착 쳄버 내에서 증착 공정이 진행된 반도체 웨이퍼 중 최상부의 반도체 웨이퍼(30)와 최하부의 반도체 웨이퍼(35) 각각에 대한 증착 폴리실리콘의 단위 클러스터 당 파티클의 수에 약간의 편차가 있음을 알 수 있으며, 최상부의 반도체 웨이퍼(30)에서의 단위 클러스터 당 파티클의 수가 최하부의 반도체 웨이퍼(35)에서의 그것보다 작게 나타남을 알 수 있다. 이는 수직적으로 층을 이루는 반도체 웨이퍼를 복수 개 장착하여 증착 공정을 진행하는 증착 쳄버 내부에서 그 상부보다는 그 하부에서 온도 변화가 불안정하게 일어나는 것에서 기인한다. 그러나, 이러한 반도체 웨이퍼의 수직적인 위치에 따른 편차는 본 발명의 제시와는 큰 관계가 없으므로 이에 대한 설명은 약하기로 한다. 오히려 증착 쳄버 내부에 장착된 단일한 반도체 웨이퍼 상의 수평적 위치, 즉 그 중심부와 에지부 간의 공정 조건, 특히 공정 온도에서 그 변화를 달리하는 문제가 본 발명과 직접 관련이 있다. 즉, 반도체 웨이퍼는 그 중심부에 비하여 에지부에서 온도 변화가 심하게 일어나므로 증착 물질에 발생되는 파티클이 에지부에서 많이 발생되는 주요 원인이 됨을 알 수 있다. 한편, 본 발명의 현저한 효과를 비교하기 위하여 후술하는 도 2b에 대한 설명에서 다시 도 1b에 대하여 언급하기로 한다.
도 1c는 도 1a에 따르는 폴리실리콘을 반도체 기판 상에 증착한 후, 반도체 웨이퍼 상에 양각된 패턴의 측부에 폴리실리콘 스페이서를 형성하는 식각 공정을 진행한 후의 반도체 웨이퍼 상면을 나타낸 셈(SEM, Scanning Electron Microscopy) 사진이다. 도 1c에 따르면, 반도체 웨이퍼 상의 양각된 패턴들 사이에 증착 공정에 의하여 형성된 폴리실리콘의 파티클이 양각된 패턴들 사이에 잔존하여 패턴 간의 분리가 완전하게 일어나지 못하고 있음을 알 수 있다. 이렇게 종래의 방법을 이용하여 소정의 패턴이 형성된 반도체 웨이퍼에 폴리실리콘을 증착한 후, 폴리실리콘 스페이서를 형성하는 후속 공정, 즉 반도체 웨이퍼의 비활성 영역에 소자분리막을 형성하기 위하여 진행하는 산화 공정에서 활성 영역과 비활성 영역 간의 경계에서 발생되는 버즈빅(bird's beak) 현상을 조절할 수 없는 문제가 발생하며, 이는 반도체 소자를 집적하는 활성 영역의 감소를 초래하여 좁은 영역에 보다 많은 소자를 집적하기 위한 반도체 공정의 고밀도화 고집적화에 상반되는 결과를 초래한다.
이상에서 전술한 바와 같이 종래의 반도체 제조 공정에 의하면, 반도체 소자의 고집적 고밀도화에 따른 증착 물질에 파티클이 발생하는 결함 원인은 반도체 제조 공정의 여러 단계에서 그 발생 원인을 찾을 수 있으나, 특히 증착 공정에서 발생되는 파티클의 결함이 문제되고 있는 바, 이를 최소화할 수 있는 방법에 대한 연구가 진행되고 있으며, 이러한 배경에서 본 발명은 안출된 것이다.
본 발명이 이루고자 하는 기술적 과제는 화학기상증착 방법에 의하여 반도체 웨이퍼 상에 소정의 물질을 형성함에 있어서, 반도체 웨이퍼 상의 증착 물질에 파티클이 형성되는 결함을 억제하는데 있으며, 이러한 기술적 과제를 달성할 수 있는 증착 공정 변수 조건의 예비 안정화 단계를 증착 공정 전에 진행하는 화학기상증착방법을 제공함에 본 발명의 목적이 있다.
도 1a 내지 도 1c는 종래의 화학상증착방법을 설명하기 위하여 도시한 그래프 또는 SEM 사진이다.
도 2a 내지 도 2c는 본 발명에 따르는 일 실시예를 설명하기 위하여 도시한 그래프 또는 SEM 사진이다.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 화학기상증착방법은 (a)그 내부에 장착된 반도체 웨이퍼 상에 소정의 물질을 증착하기 위한 증착 쳄버 내부로 소정의 공정 변수 조건을 유지하면서 상기 반도체 웨이퍼와 화학적으로 안정한 소정의 기체를 플로우하여 상기 증착 쳄버 내부를 예비 안정화하는 단계; 및 (b) 상기 (a)단계에 의하여 예비 안정화된 상기 증착 쳄버 내부로 상기 반도체 웨이퍼 상에 증착하고자 하는 물질을 형성할 수 있도록 선택된 소정의 소오스 기체를 플로우하여 상기 반도체 웨이퍼 상에 소정의 물질을 증착하는 단계를 포함하여 진행하는 것을 특징으로 한다.
이때, 본 발명은 다음에 의하여 보다 바람직한 결과를 가져올 수 있다. 즉, 상기 (a)단계와 상기 (b)단계는 각각의 단계에서의 복수 개의 공정 변수 조건들을 상호 동일하게 유지하면서 각각의 단계를 진행한다. 이때, 상기 (a)단계와 상기 (b)단계는 각각의 단계에서 상기 증착 쳄버 내부로 플로우하는 기체의 유량 및 상기 각 단계의 증착 쳄버 내부의 공정 압력 중 어느 하나 이상의 공정 변수 조건을 동일하게 유지하며 각각의 단계를 진행한다. 구체적으로는 상기 (a)단계와 상기 (b)단계는 상기 증착 쳄버 내부로 플로우하는 각각의 기체의 유량을 500 SCCM을 기준으로 ±10 SCCM의 편차 범위 내로 유지하면서 각각의 단계를 진행할 수 있다. 한편, 상기 (b)단계는 상기 증착 쳄버 내부로 플로우하는 기체의 함량을 50 퍼센트(%)로 유지하면서 진행한다. 이와 더불어, 상기 (a)단계와 상기 (b)단계는 상기 증착 쳄버 내부의 공정 압력을 0.25토르(Torr)를 기준으로 ±0.015 토르(Torr)의 편차 범위 내로 유지하면서 각각의 단계를 진행한다.
한편, 상기 (a)단계는 질소 기체를 이용하여 상기 증착 쳄버 내부로 플로우하여 진행하며, 상기 (b)단계는 상기 반도체 웨이퍼 상에 증착하고자 하는 물질이 폴리실리콘, 실리콘 산화물 및 실리콘 질화물 중에서 선택된 어느 하나의 물질로서, 상기 증착 물질을 형성하기에 적합하도록 선택된 소정의 소오스 기체를 이용하여 상기 증착 쳄버 내부로 플로우하여 진행한다. 이때, 상기 (b)단계는 상기 반도체 웨이퍼 상에 폴리실리콘을 증착하기 위하여 실레인(SiH4) 기체를 상기 증착 쳄버 내부로 플로우하는 소오스 기체로 이용하여 진행할 수 있다. 상기 (a)단계와 상기 (b)단계는 각각의 단계에서의 복수 개의 공정 변수 조건들을 상호 동일하게 유지하면서 각각의 단계를 진행한다. 보다 구체적으로, 상기 (a)단계와 상기 (b)단계는 각각의 단계에서 상기 증착 쳄버 내부로 각각 플로우하는 질소 기체와 실레인(SiH4) 기체의 유량 및 상기 각 단계의 증착 쳄버 내부의 공정 압력 중 어느 하나 이상을 포함하는 공정 변수 조건을 동일하게 유지하면서 각각의 단계를 진행한다. 상기 공정 변수 조건의 각각은 다음의 보다 구체적인 값으로 진행하면 보다 바람직한 결과를 얻을 수 있다. 즉, 상기 (a)단계와 상기 (b)단계는 각각의 단계에서 상기 증착 쳄버로 각각 플로우하는 질소 기체와 실레인(SiH4) 기체의 유량을 500 SCCM을 기준으로 ±10 SCCM의 편차 범위 내로 유지하면서 각각의 단계를 진행한다. 한편, 상기 (b)단계는 상기 증착 쳄버 내부로 플로우하는 실레인(SiH4) 기체의 함량을 50퍼센트(%)로 유지하면서 진행한다. 이와 더불어, 상기 (a)단계와 상기 (b)단계는 상기 증착 쳄버 내부의 공정 압력을 0.25 토르(Torr)를 기준으로 ±0.015 토르(Torr)의 편차 범위 내로 유지하면서 각각의 단계를 진행한다.
이하에서는 전술한 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 구체적이고 상세하게 설명하기로 한다.
도 2a 내지 도 2b는 본 발명에 따른 일 실시예를 설명하기 위한 그래프 또는 SEM 사진이다. 여기에서는 반도체 웨이퍼 상에 폴리실리콘을 증착하는 공정에 대하여 구체적으로 살펴보기로 하지만, 반드시 이에 한정하는 것을 아니며, 이하에서 설명될 내용은 실리콘 산화물 또는 실리콘 질화물을 반도체 웨이퍼 상에 증착하는 경우에도 동일하게 적용될 수 있다.
도 2a는 본 발명에 따르는 화학기상증착방법의 일 실시예를 설명하기 위하여 도시한 그래프로서, 그 횡축은 공정 시간을 나타내며, 그 종축은 공정 시간을 나타낸다. 먼저 종래의 증착 공정과 동일하게 증착 쳄버 내부에 반도체 웨이퍼를 장착한 후, 소정의 공정 온도, 예컨대 620℃를 기준하여 ±3℃로 조절되는 공정 온도에 도달하면, 어떠한 기체도 유입하지 않는 상태하에서, 즉 증착 공정의 0 토르(Torr)(진공상태)를 소정 시간(110) 동안 유지한 후, 유량조절계(MFC, Mass Flow Controller)에 의하여 소정 유량, 예컨대 500 SCCM(Standard Cubic Centimeter per minute)을 기준으로 ±10 SCCM의 편차 범위 내로 조절되는 유량을 갖는 질소 기체를 증착 쳄버 내부로 소정 시간(115) 동안 플로우하여 증착 쳄버 내부를 예비 안정화한다. 이때, 증착 쳄버 내부는 소정의 공정 압력, 예컨대 0.25 토르(Torr)를 기준으로 ±0.015 토르(Torr)의 편차 범위 내로 조절되는 공정 압력을 유지한다. 이어서, 유량조절계(MFC, Mass Flow Controller)에 의하여 소정 유량, 예컨대 500 SCCM의 유량을 기준으로 ±10 SCCM의 편차 범위 내로 조절되는 유량과 그 함량이 50 퍼센트(%)인 실레인(SiH4) 기체를 증착 쳄버 내부로 플로우하여 반도체 웨이퍼에 폴리실리콘을 증착한다. 이때, 증착 쳄버 내부의 공정 압력은 앞서 진행한 증착 쳄버의 예비 안정화 단계, 즉 질소 기체를 플로우하는 단계에서의 압력과 동일한 압력, 즉 0.25 토르(Torr)를 기준으로 ±0.015 토르(Torr)의 편차 범위 내로 조절되는 공정 압력을 유지한다. 이로써, 반도체 웨이퍼 상에 폴리실리콘을 증착할 수 있다. 한편, 복수 개의 반도체 웨이퍼에 대해 동일한 수직형 증착 쳄버 내에서 동시에 증착 공정을 진행하는 경우에 최상부에 위치한 반도체 웨이퍼와 최하부에 위치한 반도체 웨이퍼 상에 증착된 각각의 폴리실리콘에 생성되는 파티클의 수의 편차를 줄이기 위해서는 공정 온도의 조절에 각별한 주의가 요망되며, 상기의 실시예에서는 그 온도 편차가 10 ℃ 내지 50 ℃를 유지하도록 증착 공정을 진행한다. 이는 상기 증착 쳄버의 예비 안정화 단계 및 본래의 증착 공정에서도 동일하게 유지하는 것이 바람직하다. 전술한 바와 같이 증착 공정을 본격적으로 진행하기 전에 질소 기체를 이용하여 증착 쳄버 내부를 예비 안정화하는 이유는 증착 쳄버 내부에 장착된 단일의 반도체 웨이퍼 상의 수평적 위치, 즉 중심부와 에지부 간의 온도 구배에 의하여 발생되는 파티클을 억제하기 위한 방법이므로, 예비 안정화 단계의 공정 조건과 본래의 증착 공정의 공정 조건은 차이가 없이 동일하게 진행하여야 함이 본 발명의 핵심이라 할 것이다.
도 2b는 도 2a에 대한 설명에 따르는 증착 공정을 진행하여 반도체 웨이퍼 상에 증착된 폴리실리콘의 단위 클러스터 당 파티클의 수를 동시에 증착 공정을 진행한 반도체 웨이퍼의 수에 따라 그 분포를 도시한 그래프이며, 여기에서는 수직형 증착 쳄버를 이용하여 증착 공정을 진행한 경우에 최상부의 반도체 웨이퍼(130)와 최하부의 반도체 웨이퍼(135) 간의 전술한 내용을 동시에 도시하였다. 도 2b에 따르면, 종래의 방법에 의한 상기의 내용을 도시한 도 1b에 대한 그래프에 비하여 본 발명의 현저한 효과를 파악할 수 있다. 즉, 도 1b, 즉 종래의 증착 방법에 의하여 공정이 진행된 반도체 웨이퍼 상에 증착된 폴리실리콘의 단위 클러스터 당 파티클의 수가 1000 개를 기준으로 다양한 편차를 갖는 경우에 비하여 도 2b, 즉 본 발명에 의한 증착 방법을 진행한 경우에는 그 값이 100 개를 기준으로 다양한 편차를 갖는 것으로 나타나고 있다. 양 도면에서의 결과에 비추어 보면, 본 발명은 종래의 방법에 의한 경우보다 발생되는 문제점을 90 퍼센트(%) 절감할 수 있는 장점이 있음을 알 수 있다.
도 2c는 도 2a, 즉 본 발명에 따르는 증착 공정을 진행하여 폴리실리콘을 반도체 기판 상에 증착한 후, 반도체 웨이퍼 상에 양각된 패턴의 측부에 폴리실리콘 스페이서를 형성하는 식각 공정을 진행한 후의 반도체 웨이퍼 상면을 나타낸 SEM 사진이다. 도 2c에 따르면, 반도체 웨이퍼 상의 양각된 패턴들 사이에 증착 공정에 의하여 형성된 폴리실리콘의 파티클(도 1c의 40)이 발생되지 않음을 알 수 있으며, 특히 상기 실시예로부터 런 10 롯(run 10 lot) 이상에서 그 효과가 더욱 현저하게 나타남을 알 수 있다. 즉, 본 발명은 다수의 반도체 웨이퍼에 대한 증착 공정을 동시에 진행할수록 그 효과가 향상됨을 알 수 있으므로 대량 생산을 지향하는 반도체 제조 공정에 더욱 부합하는 기술임을 알 수 있다.
결론적으로 전술한 본 발명은 종래의 기술에 비하여 효과의 현저성이 극명하게 드러나는 바, 향후 반도체 제조 공정의 고밀도 고집적화에 부합할 수 있는 화학기상증착방법임을 알 수 있다.
이상에서와 같이 본 발명에 따른 실시예를 첨부도면을 참조하면서 설명한 것은 본 발명을 한정하기 위함이 아니며, 본 발명에 관련한 산업기술분야에서 평균적 지식을 가진 자에 의하여 본 발명과 동일성 범주에 속하는 다른 태양으로의 변형이 가능함은 당연하다.
전술한 본 발명은 차세대 반도체 소자를 제조하기 위한 고밀도 고집적화의 반도체 제조 공정에 부합할 수 있는 증착 방법에 관한 것으로서, 전술한 바와 같이 증착 공정에서 종래에 방법에 따르면 반도체 웨이퍼 상에 증착한 물질에 발생되던 파티클의 결함을 최소할 수 있으므로, 신뢰성이 향상된 반도체 소자의 수율을 향상할 수 있으며, 궁극적으로 반도체장치를 제조하는 전체 공정의 효율을 향상할 수 있다. 이와 더불어 본 발명은 반도체 제조 공정의 대량 생산화에도 기여할 수 있으므로 반도체 장치를 제조하는 경비를 절감할 수 있는 경제적 이익을 가져올 수 있다.

Claims (18)

  1. (a)그 내부에 장착된 반도체 웨이퍼 상에 소정의 물질을 증착하기 위한 증착 쳄버 내부로 소정의 공정 변수 조건을 유지하면서 상기 반도체 웨이퍼와 화학적으로 안정한 소정의 기체를 플로우하여 상기 증착 쳄버 내부를 예비 안정화하는 단계; 및
    (b) 상기 (a)단계에 의하여 예비 안정화된 상기 증착 쳄버 내부로 상기 반도체 웨이퍼 상에 증착하고자 하는 물질을 형성할 수 있도록 선택된 소정의 소오스 기체를 플로우하여 상기 반도체 웨이퍼 상에 소정의 물질을 증착하는 단계를 포함하여 진행하는 것을 특징으로 하는 화학기상증착방법.
  2. 제1 항에 있어서, 상기 (a)단계와 상기 (b)단계는 각각의 단계에서의 복수 개의 공정 변수 조건들을 상호 동일하게 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
  3. 제2 항에 있어서, 상기 (a)단계와 상기 (b)단계는 각각의 단계에서 상기 증착 쳄버 내부로 플로우하는 기체의 유량 및 상기 각 단계의 증착 쳄버 내부의 공정 압력 중 어느 하나 이상의 공정 변수 조건을 동일하게 유지하며 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
  4. 제3 항에 있어서, 상기 (a)단계와 상기 (b)단계는 상기 증착 쳄버 내부로 플로우하는 각각의 기체의 유량을 500 SCCM을 기준하여 소정의 편차 범위 내로 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
  5. 제4 항에 있어서, 상기 (a)단계와 상기 (b)단계는 상기 증착 쳄버 내부로 플로우하는 각각의 기체의 유량을 500 SCCM을 기준하여 ±10 SCCM 편차 범위 내로 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
  6. 제3 항에 있어서, 상기 (b)단계는 상기 증착 쳄버 내부로 플로우하는 기체의 함량을 50 퍼센트(%)로 유지하면서 진행하는 것을 특징으로 하는 화학기상증착방법.
  7. 제3 항에 있어서, 상기 (a)단계와 상기 (b)단계는 상기 증착 쳄버 내부의 공정 압력을 0.25토르(Torr)를 기준하여 소정의 편차 범위 내로 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
  8. 제7 항에 있어서, 상기 (a)단계와 상기 (b)단계는 상기 증착 쳄버 내부의 공정 압력을 0.25토르(Torr)를 기준하여 ±0.015 토르(Torr)의 편차 범위 내로 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상착방법.
  9. 제1 항에 있어서, 상기 (a)단계는 질소 기체를 이용하여 상기 증착 쳄버 내부로 플로우하여 진행하는 것을 특징으로 하는 화학기상증착방법.
  10. 제9 항에 있어서, 상기 (b)단계는 상기 반도체 웨이퍼 상에 증착하고자 하는 물질이 폴리실리콘, 실리콘 산화물 및 실리콘 질화물 중에서 선택된 어느 하나의 물질로서, 상기 증착 물질을 형성하기에 적합하도록 선택된 소정의 소오스 기체를 이용하여 상기 증착 쳄버 내부로 플로우하여 진행하는 것을 특징으로 화학기상증착 방법.
  11. 제10 항에 있어서, 상기 (b)단계는 상기 반도체 웨이퍼 상에 폴리실리콘을 증착하기 위하여 실레인(SiH4) 기체를 상기 증착 쳄버 내부로 플로우하는 소오스 기체로 이용하여 진행하는 것을 특징으로 하는 화학기상증착방법.
  12. 제11 항에 있어서, 상기 (a)단계와 상기 (b)단계는 각각의 단계에서의 복수 개의 공정 변수 조건들을 상호 동일하게 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
  13. 제12 항에 있어서, 상기 (a)단계와 상기 (b)단계는 각각의 단계에서 상기 증착 쳄버 내부로 각각 플로우하는 질소 기체와 실레인(SiH4) 기체의 유량과 및 상기 각 단계의 증착 쳄버 내부의 공정 압력 중 어느 하나 이상을 포함하는 공정 변수 조건을 동일하게 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
  14. 제13 항에 있어서, 상기 (a)단계와 상기 (b)단계는 각각의 단계에서 상기 증착 쳄버로 각각 플로우하는 질소 기체와 실레인(SiH4) 기체의 유량을 500 SCCM을 기준으로 소정의 편차 범위 내로 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
  15. 제14 항에 있어서, 상기 (a)단계와 상기 (b)단계는 각각의 단계에서 상기 증착 쳄버로 각각 플로우하는 질소 기체와 실레인(SiH4) 기체의 유량을 500 SCCM을 기준으로 ±10 SCCM의 소정의 편차 범위 내로 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
  16. 제13 항에 있어서, 상기 (b)단계는 상기 증착 쳄버 내부로 플로우하는 실레인(SiH4) 기체의 함량을 50퍼센트(%)로 유지하면서 진행하는 것을 특징으로 하는 화학기상증착방법.
  17. 제13 항에 있어서, 상기 (a)단계와 상기 (b)단계는 상기 증착 쳄버 내부의 공정 압력을 0.25 토르(Torr)를 기준하여 소정의 편차 범위 내로 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
  18. 제17 항에 있어서, 상기 (a)단계와 상기 (b)단계는 상기 증착 쳄버 내부의 공정 압력을 0.25 토르(Torr)를 기준하여 ±0.015 토르(Torr)의 편차 범위 내로 유지하면서 각각의 단계를 진행하는 것을 특징으로 하는 화학기상증착방법.
KR1019970056033A 1997-10-29 1997-10-29 화학기상증착방법 KR19990034428A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019970056033A KR19990034428A (ko) 1997-10-29 1997-10-29 화학기상증착방법
JP10186993A JPH11307462A (ja) 1997-10-29 1998-06-18 工程条件を最適化した化学気相蒸着方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970056033A KR19990034428A (ko) 1997-10-29 1997-10-29 화학기상증착방법

Publications (1)

Publication Number Publication Date
KR19990034428A true KR19990034428A (ko) 1999-05-15

Family

ID=19523696

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970056033A KR19990034428A (ko) 1997-10-29 1997-10-29 화학기상증착방법

Country Status (2)

Country Link
JP (1) JPH11307462A (ko)
KR (1) KR19990034428A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425478B1 (ko) * 2002-04-04 2004-03-30 삼성전자주식회사 금속 도전층을 포함한 반도체소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425478B1 (ko) * 2002-04-04 2004-03-30 삼성전자주식회사 금속 도전층을 포함한 반도체소자의 제조방법

Also Published As

Publication number Publication date
JPH11307462A (ja) 1999-11-05

Similar Documents

Publication Publication Date Title
CN111524788B (zh) 氧化硅的拓扑选择性膜形成的方法
US6197694B1 (en) In situ method for cleaning silicon surface and forming layer thereon in same chamber
US6191026B1 (en) Method for submicron gap filling on a semiconductor substrate
US7550816B2 (en) Filled trench isolation structure
KR102571063B1 (ko) 에어갭 형성 프로세스들
JP2001189312A (ja) シリコンとの金属酸化物インタフェースを備える半導体構造の作成方法
KR100558999B1 (ko) 기판 함몰부 충진 방법
KR102312827B1 (ko) 저-k 막들의 증착을 위한 방법들 및 장치
US20220157616A1 (en) Substrate processing method and substrate processing system
US20060021570A1 (en) Reduction in size of hemispherical grains of hemispherical grained film
US3661636A (en) Process for forming uniform and smooth surfaces
JPH03173420A (ja) 半導体内壁に対する不純物の注入方法
US9646818B2 (en) Method of forming planar carbon layer by applying plasma power to a combination of hydrocarbon precursor and hydrogen-containing precursor
KR19990034428A (ko) 화학기상증착방법
JPH09115833A (ja) 半導体素子のポリシリコン膜製造方法
KR20010099590A (ko) 이산화실리콘층 형성방법과 트렌치 분리지역 형성방법
KR20220106189A (ko) 고 붕소 함량 하드 마스크 재료들
US6150226A (en) Semiconductor processing methods, methods of forming capacitors, methods of forming silicon nitride, and methods of densifying silicon nitride layers
JPH04343456A (ja) 半導体装置の製造方法
US11355354B1 (en) Thermal deposition of doped silicon oxide
KR19980018503A (ko) 박막제작방법 및 박막제작장치
US20230050255A1 (en) Seam removal in high aspect ratio gap-fill
US20230343609A1 (en) Substrate processing apparatus and substrate processing method
US20230360906A1 (en) Silicon-and-carbon-containing materials with low dielectric constants
US20230360903A1 (en) Large area gapfill using volumetric expansion

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
WITB Written withdrawal of application