JPH03173420A - 半導体内壁に対する不純物の注入方法 - Google Patents
半導体内壁に対する不純物の注入方法Info
- Publication number
- JPH03173420A JPH03173420A JP31372289A JP31372289A JPH03173420A JP H03173420 A JPH03173420 A JP H03173420A JP 31372289 A JP31372289 A JP 31372289A JP 31372289 A JP31372289 A JP 31372289A JP H03173420 A JPH03173420 A JP H03173420A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- wall
- film
- forming
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000012535 impurity Substances 0.000 title claims abstract description 94
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000002513 implantation Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 37
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 32
- 229910052796 boron Inorganic materials 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 29
- 239000010703 silicon Substances 0.000 claims description 29
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 150000001875 compounds Chemical class 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 36
- 238000001179 sorption measurement Methods 0.000 abstract description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- 239000007789 gas Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 10
- 238000004140 cleaning Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- -1 diborane Chemical compound 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 2
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- VMPVEPPRYRXYNP-UHFFFAOYSA-I antimony(5+);pentachloride Chemical compound Cl[Sb](Cl)(Cl)(Cl)Cl VMPVEPPRYRXYNP-UHFFFAOYSA-I 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- FAIAAWCVCHQXDN-UHFFFAOYSA-N phosphorus trichloride Chemical compound ClP(Cl)Cl FAIAAWCVCHQXDN-UHFFFAOYSA-N 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-N sulfuric acid Substances OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66166—Resistors with PN junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体の表面に設けられたトレンチ又は溝の
内壁に対して不純物を一様且つ連続的に注入する方法に
関する。
内壁に対して不純物を一様且つ連続的に注入する方法に
関する。
従来から半導体装置の集積度を向上させる一環として、
半導体基板の表面にトレンチを設け、このトレンチに対
して半導体抵抗素子や半導体容量素子を形成する技術が
知られている。あるいはこのトレンチを利用して素子分
離領域を形成する方法が知られている。これらの素子あ
るいは分離領域を形成する為に、トレンチ内壁に対して
不純物を拡散する必要がある。従来においては、かかる
内壁に対する不純物の注入はイオンインプランテーショ
ンやいわゆるブリデポジションによって行なっていた。
半導体基板の表面にトレンチを設け、このトレンチに対
して半導体抵抗素子や半導体容量素子を形成する技術が
知られている。あるいはこのトレンチを利用して素子分
離領域を形成する方法が知られている。これらの素子あ
るいは分離領域を形成する為に、トレンチ内壁に対して
不純物を拡散する必要がある。従来においては、かかる
内壁に対する不純物の注入はイオンインプランテーショ
ンやいわゆるブリデポジションによって行なっていた。
しかしながらイオンインプランテーションの場合には、
注入すべき不純物のイオンを加速して打込む為、必然的
に注入の方向性が生じる。従って、トレンチの内壁全面
に亘って不純物を一様の濃度且つ一様の深度で注入する
事ができないという問題点があった。又いわゆるブリデ
ポジションを用いた場合には、トレンチ内壁の不活性被
膜を介して不純物の拡散が行なわれる為、拡散濃度及び
拡散深度を制御する事が困難であるという問題点があっ
た。
注入すべき不純物のイオンを加速して打込む為、必然的
に注入の方向性が生じる。従って、トレンチの内壁全面
に亘って不純物を一様の濃度且つ一様の深度で注入する
事ができないという問題点があった。又いわゆるブリデ
ポジションを用いた場合には、トレンチ内壁の不活性被
膜を介して不純物の拡散が行なわれる為、拡散濃度及び
拡散深度を制御する事が困難であるという問題点があっ
た。
上述した従来の技術の問題点に鑑み、本発明はトレンチ
の内壁に対して一様且つ連続的に不純物を注入する事の
できる方法を提供する事を目的とする。
の内壁に対して一様且つ連続的に不純物を注入する事の
できる方法を提供する事を目的とする。
第１図は本発明にかかる不純物注入方法の概念を説明す
る為の工程図である。第１図（Ａ）に示す工程において
、半導体基板１の表面に凹部２を設ける。凹部２は例え
ばトレンチであり内壁３を有している。ここでいう内壁
３は凹部２の側壁及び底面壁を含む概念である。内壁３
は不可避的に不活性被膜４によって被覆されている。
る為の工程図である。第１図（Ａ）に示す工程において
、半導体基板１の表面に凹部２を設ける。凹部２は例え
ばトレンチであり内壁３を有している。ここでいう内壁
３は凹部２の側壁及び底面壁を含む概念である。内壁３
は不可避的に不活性被膜４によって被覆されている。
第１図（Ｂ）に示す工程において、内壁３の表面に存在
する不活性被覆を除去し活性面を露出する。
する不活性被覆を除去し活性面を露出する。
半導体基板１がシリコンで構成されている場合には、こ
の不活性被覆４はシリコンの酸化膜である。
の不活性被覆４はシリコンの酸化膜である。
四部２あるいはトレンチは通常反応性イオンエツチング
により形成されるが、反応性イオンエツチングの終了後
、凹部２の内壁３は速かに不活性被膜により覆われる。
により形成されるが、反応性イオンエツチングの終了後
、凹部２の内壁３は速かに不活性被膜により覆われる。
従って第１図（Ｂ）に示す工程により、四部２の内壁３
の清浄化を行ない活性面を露出させる必要がある。この
清浄化処理は半導体基板１を加熱状態に保持し高真空中
に放置する事により行なわれる。この時水素ガス等の還
元性気体を導入すれば清浄化が促進される。
の清浄化を行ない活性面を露出させる必要がある。この
清浄化処理は半導体基板１を加熱状態に保持し高真空中
に放置する事により行なわれる。この時水素ガス等の還
元性気体を導入すれば清浄化が促進される。
第１図（Ｃ）に示す工程において、内壁３の露出した活
性面に対して不純物成分例えばボロンを有する気体例え
ばジボランを供給し不純物成分元素又は不純物成分の化
合物を吸着して不純物膜５を形成する。□この不純物膜
５の吸着処理は高真空下においてジボランガスを所定の
蒸気圧で導入する事により行なわれる。不純物膜５は活
性面に対してのみ実質的に選択的に吸着される。
性面に対して不純物成分例えばボロンを有する気体例え
ばジボランを供給し不純物成分元素又は不純物成分の化
合物を吸着して不純物膜５を形成する。□この不純物膜
５の吸着処理は高真空下においてジボランガスを所定の
蒸気圧で導入する事により行なわれる。不純物膜５は活
性面に対してのみ実質的に選択的に吸着される。
最後に第１図（Ｄ）に示す工程において、半導体基板１
を加熱し不純物膜５を構成する不純物例えばボロンを内
壁３の内部に向って拡散し活性化する。その結果、内壁
３に沿って不純物拡散層６が形成される。この不純物拡
散層６は吸着された不純物膜５の吸着量等を制御する事
により所望の導電率及び不純物拡散濃度を有する。その
結果、不純物拡散層６は抵抗体層、電極層、あるいは電
気的分離層として用いる事ができる。
を加熱し不純物膜５を構成する不純物例えばボロンを内
壁３の内部に向って拡散し活性化する。その結果、内壁
３に沿って不純物拡散層６が形成される。この不純物拡
散層６は吸着された不純物膜５の吸着量等を制御する事
により所望の導電率及び不純物拡散濃度を有する。その
結果、不純物拡散層６は抵抗体層、電極層、あるいは電
気的分離層として用いる事ができる。
次に第２図及び第３図を参照して本発明の作用を詳細に
説明する。第２図は本発明にかかる不純物の注入方法を
実施する為の注入装置を示すブロック図である。図示す
る様に、シリコン基板１は石英製のチャンバ１２の内部
中央付近に設置される。シリコン基板１にはあらかじめ
トレンチが設けられており且つトレンチの内壁以外の部
分にはマスクが施されている。シリコン基板１の温度は
赤外線ランプ加熱方式あるいは抵抗加熱方式を用いた加
熱系１３により制御されており、所定の温度に保つ事が
できる。チャンバ１２の内部はターボ分子ポンプを主排
気ポンプとする複数のポンプから構成される高真空排気
系１４を用いて高真空に排気する事が可能である。又チ
ャンバ１２の内部の真空度は圧力計１５により常時モニ
タされている。シリコン基板１の搬送は、チャンバ１２
に対してゲートバルブｌｅａを介して接続されたロード
室１７とチャンバ１２との間で、ゲートバルブ１６ａを
開いた状態で搬送機構１８を用いて行なわれる。なおロ
ード室１７は、シリコン基板１のロード室１７への出入
れ時と搬送時を除いて、通常はゲートバルブｔａｂを開
いた状態でロード室排気系１９により高真空に排気され
ている。チャンバＩ２にはガス導入１；す御系２０を介
してガス供給源２１が接続されている。ガス供給源２１
は不純物の注入処理に必要な種々の原料気体を貯蔵する
複数のガスボンベを内蔵している。
説明する。第２図は本発明にかかる不純物の注入方法を
実施する為の注入装置を示すブロック図である。図示す
る様に、シリコン基板１は石英製のチャンバ１２の内部
中央付近に設置される。シリコン基板１にはあらかじめ
トレンチが設けられており且つトレンチの内壁以外の部
分にはマスクが施されている。シリコン基板１の温度は
赤外線ランプ加熱方式あるいは抵抗加熱方式を用いた加
熱系１３により制御されており、所定の温度に保つ事が
できる。チャンバ１２の内部はターボ分子ポンプを主排
気ポンプとする複数のポンプから構成される高真空排気
系１４を用いて高真空に排気する事が可能である。又チ
ャンバ１２の内部の真空度は圧力計１５により常時モニ
タされている。シリコン基板１の搬送は、チャンバ１２
に対してゲートバルブｌｅａを介して接続されたロード
室１７とチャンバ１２との間で、ゲートバルブ１６ａを
開いた状態で搬送機構１８を用いて行なわれる。なおロ
ード室１７は、シリコン基板１のロード室１７への出入
れ時と搬送時を除いて、通常はゲートバルブｔａｂを開
いた状態でロード室排気系１９により高真空に排気され
ている。チャンバＩ２にはガス導入１；す御系２０を介
してガス供給源２１が接続されている。ガス供給源２１
は不純物の注入処理に必要な種々の原料気体を貯蔵する
複数のガスボンベを内蔵している。
ガス供給源２１からチャンバ１２へ導入されるガスの種
類、導入量、導入時間等はガス導入制御系２ｏによりコ
ントロールされている。
類、導入量、導入時間等はガス導入制御系２ｏによりコ
ントロールされている。
次に第２図に示す注入装置を用いてシリコン基板１の表
面内に形成された内壁に不純物を注入する工程を、ボロ
ンをドープする場合を例にとって詳細に説明する。まず
、シリコン基板１に形成されたトレンチの内壁を清浄化
する処理を説明する。
面内に形成された内壁に不純物を注入する工程を、ボロ
ンをドープする場合を例にとって詳細に説明する。まず
、シリコン基板１に形成されたトレンチの内壁を清浄化
する処理を説明する。
シリコン基板１はバックグランド圧力がＩＸＩ（１’Ｐ
ａ以下に保持された真空チャンバ１２の中央部にセット
される。そしてシリコン基板１を８５０℃に保持し且つ
水素ガスを、例えばチャンバ１２の内部の圧力が１．３
Ｘ １Ｏ−２Ｐａになる様な条件で所定時間導入する。
ａ以下に保持された真空チャンバ１２の中央部にセット
される。そしてシリコン基板１を８５０℃に保持し且つ
水素ガスを、例えばチャンバ１２の内部の圧力が１．３
Ｘ １Ｏ−２Ｐａになる様な条件で所定時間導入する。
これによりシリコン基板１の内壁に形成されていた自然
酸化膜が除去され、化学的に活性なシリコン表面が露出
する。続いて、活性化された内壁に対してボロンあるい
はボロンを含む化合物の吸着層が形成される。即ち内壁
表面の清浄化が完了した後、水素ガスの導入を停止し、
基板温度を例えば８００°Ｃに設定する。その設定温度
に到達し安定した後、チャンバ１２内にボロンを含む化
合物ガスであるジボラン（Ｂ２Ｈ６）を窒素ガスを用い
て５％に希釈した原料ガスを、例えばチャンバ１２の圧
力が１．３Ｘ ｌｏ−２Ｐａとなる様な条件で一定時間
導入する。この結果、ボロンあるいはボロンを含む化合
物の吸着層がシリコン基板１の活性化された内壁に吸着
される。この時、ボロンの吸着層あるいはボロンを含む
化合物の吸着層の形成と同時に、ジボラン導入時の基板
温度及びジボラン導入圧力で決まる一定の割合で、ボロ
ンのバルク中への拡散も部分的に進行していると思われ
る。続いて、シリコン基板１の加熱処理即ちアニールが
行なわれる。ボロン不純物膜を内壁に吸着させた後、ジ
ボランガスの導入を停止し、真空中で所定時間加熱を行
なう。この時の基板温度は不純物吸着処理に用いられた
基板温度より若干高めに設定する事が好ましい。このア
ニールを行なう事によりボロンの不純物膜を拡散源とし
た不純物拡散層が内壁に沿って形成されると同時に、拡
散された不純物原子の活性化が行なわれる。本発明にお
いては、ボロンの吸着量及びアニール条件（基板加熱温
度と加熱時間）を制御する事によって、所望の不純物濃
度及び拡散深度を有する不純物拡散層を得る事ができる
。
酸化膜が除去され、化学的に活性なシリコン表面が露出
する。続いて、活性化された内壁に対してボロンあるい
はボロンを含む化合物の吸着層が形成される。即ち内壁
表面の清浄化が完了した後、水素ガスの導入を停止し、
基板温度を例えば８００°Ｃに設定する。その設定温度
に到達し安定した後、チャンバ１２内にボロンを含む化
合物ガスであるジボラン（Ｂ２Ｈ６）を窒素ガスを用い
て５％に希釈した原料ガスを、例えばチャンバ１２の圧
力が１．３Ｘ ｌｏ−２Ｐａとなる様な条件で一定時間
導入する。この結果、ボロンあるいはボロンを含む化合
物の吸着層がシリコン基板１の活性化された内壁に吸着
される。この時、ボロンの吸着層あるいはボロンを含む
化合物の吸着層の形成と同時に、ジボラン導入時の基板
温度及びジボラン導入圧力で決まる一定の割合で、ボロ
ンのバルク中への拡散も部分的に進行していると思われ
る。続いて、シリコン基板１の加熱処理即ちアニールが
行なわれる。ボロン不純物膜を内壁に吸着させた後、ジ
ボランガスの導入を停止し、真空中で所定時間加熱を行
なう。この時の基板温度は不純物吸着処理に用いられた
基板温度より若干高めに設定する事が好ましい。このア
ニールを行なう事によりボロンの不純物膜を拡散源とし
た不純物拡散層が内壁に沿って形成されると同時に、拡
散された不純物原子の活性化が行なわれる。本発明にお
いては、ボロンの吸着量及びアニール条件（基板加熱温
度と加熱時間）を制御する事によって、所望の不純物濃
度及び拡散深度を有する不純物拡散層を得る事ができる
。
第３図は上述した工程においてジボラン導入圧力をパラ
メータとした場合の、ドープされたボロンのピーク濃度
のジボラン導入時間依存特性図である。第３図に示す様
に、ジボラン導入圧力を大きくすればするほどボロンの
吸着量が増加し注入されるボロンのピーク濃度も従って
増加する。
メータとした場合の、ドープされたボロンのピーク濃度
のジボラン導入時間依存特性図である。第３図に示す様
に、ジボラン導入圧力を大きくすればするほどボロンの
吸着量が増加し注入されるボロンのピーク濃度も従って
増加する。
又ジボランガスの導入時間を長くすればするほど、吸着
されるボロンの量が増し、従って注入されるボロンのピ
ーク濃度も増加する。この様に、ジボランの導入圧力及
び導入時間を適当に設定する事により、不純物拡散層の
ボロンピーク濃度を調整する事が可能であり、その結果
ボロン拡散層は様々４の用途に用いる事ができる。
されるボロンの量が増し、従って注入されるボロンのピ
ーク濃度も増加する。この様に、ジボランの導入圧力及
び導入時間を適当に設定する事により、不純物拡散層の
ボロンピーク濃度を調整する事が可能であり、その結果
ボロン拡散層は様々４の用途に用いる事ができる。
以上の説明から明らかな様に、この発明は化学的に活性
処理を施された半導体内壁に少なくとも半導体のドーパ
ントとなる不純物元素を含んだ物質の吸着層を形成し、
その吸着層を不純物拡散源として半導体の内壁中に不純
物ドーピングを行なう所にその原理的特徴を有している
。発明者の詳細な研究によれば、酸化膜で覆われた不活
性面に対しては活性面に比べて、吸着層が殆んど形成さ
れないかあるいは少なくとも１桁以上少ない二の吸着不
純物しか残らない事が判明している。特に、シリコン表
面にボロンを吸着させる場合には、あらかじめ自然酸化
膜等の不活性被覆を除去しておく事が重要であると思わ
れる。
処理を施された半導体内壁に少なくとも半導体のドーパ
ントとなる不純物元素を含んだ物質の吸着層を形成し、
その吸着層を不純物拡散源として半導体の内壁中に不純
物ドーピングを行なう所にその原理的特徴を有している
。発明者の詳細な研究によれば、酸化膜で覆われた不活
性面に対しては活性面に比べて、吸着層が殆んど形成さ
れないかあるいは少なくとも１桁以上少ない二の吸着不
純物しか残らない事が判明している。特に、シリコン表
面にボロンを吸着させる場合には、あらかじめ自然酸化
膜等の不活性被覆を除去しておく事が重要であると思わ
れる。
シリコン半導体の内壁に対してＰ型の不純物を注入する
場合には、ジボラン以外の原料気体例えばトリメチルガ
リウム（ＴＭＧ） 、三塩化ホウ素（ＢＣｌ２）等に代
表される■族元素の化合物を用いる事ができる。同様に
シリコン半導体の内壁に対してＮ型の不純物をドーピン
グする場合には、原料気体としてアルシン（Ａ ｓ Ｈ
ａ ）、三塩化リン（ＰＣＪＩ）３）、五塩化アンチモ
ン（ＳｂＣΩ５）、ホスフィン（ＰＨ３）等を利用する
事ができる。
場合には、ジボラン以外の原料気体例えばトリメチルガ
リウム（ＴＭＧ） 、三塩化ホウ素（ＢＣｌ２）等に代
表される■族元素の化合物を用いる事ができる。同様に
シリコン半導体の内壁に対してＮ型の不純物をドーピン
グする場合には、原料気体としてアルシン（Ａ ｓ Ｈ
ａ ）、三塩化リン（ＰＣＪＩ）３）、五塩化アンチモ
ン（ＳｂＣΩ５）、ホスフィン（ＰＨ３）等を利用する
事ができる。
又半導体基板内壁の清浄化処理を行なう為には、基板温
度は、バックグランド圧力及び雰囲気ガスとの関連を含
めて、８００℃ないし１２００℃の範囲に設定する事が
好ましく、吸百層形成処理においては基板温度を４００
℃ないし９５０℃の範囲に設定する事が好ましい。
度は、バックグランド圧力及び雰囲気ガスとの関連を含
めて、８００℃ないし１２００℃の範囲に設定する事が
好ましく、吸百層形成処理においては基板温度を４００
℃ないし９５０℃の範囲に設定する事が好ましい。
さらに、活性化された半導体基板の内壁に対して直接不
純物吸着膜を形成する他に、下地処理としてエピタキシ
ャル成長されたシリコン膜を用いる事も可能である。あ
るいは形成された不純物吸着膜の上にエピタキシャル成
長法によりシリコン単結晶膜を形成してもよい。さらに
は、不純物吸着膜及びシリコン単結晶膜を互いに積層さ
せて不純物拡散層を形成してもよい。この様に、シリコ
ン単結晶膜を介在させると不純物の活性化が促進される
という特徴がある。さらに、不純物吸着膜及びシリコン
単結晶膜を積層させる事により、結果的に不純物拡散層
の層厚を自由に制御する事ができる。さらに、不純物吸
着膜の形成及び拡散を繰返す事により、所望の不純物濃
度及び拡散深度を有する不純物拡散層を得る事もできる
。
純物吸着膜を形成する他に、下地処理としてエピタキシ
ャル成長されたシリコン膜を用いる事も可能である。あ
るいは形成された不純物吸着膜の上にエピタキシャル成
長法によりシリコン単結晶膜を形成してもよい。さらに
は、不純物吸着膜及びシリコン単結晶膜を互いに積層さ
せて不純物拡散層を形成してもよい。この様に、シリコ
ン単結晶膜を介在させると不純物の活性化が促進される
という特徴がある。さらに、不純物吸着膜及びシリコン
単結晶膜を積層させる事により、結果的に不純物拡散層
の層厚を自由に制御する事ができる。さらに、不純物吸
着膜の形成及び拡散を繰返す事により、所望の不純物濃
度及び拡散深度を有する不純物拡散層を得る事もできる
。
以下図面に従って本発明の好適な実施例を詳細に説明す
る。
る。
第４図は本発明にかかる不純物の注入方法をいわゆるト
レンチ抵抗素子の製造に応用した実施例を示す工程図で
ある。第４図（Ａ）に示す工程において、シリコンから
なる半導体基板４１の表面にトレンチ４２を設け、内壁
４３を形成する。トレンチ４２の形成は例えば反応性イ
オンエツチングにより行なわれる。
レンチ抵抗素子の製造に応用した実施例を示す工程図で
ある。第４図（Ａ）に示す工程において、シリコンから
なる半導体基板４１の表面にトレンチ４２を設け、内壁
４３を形成する。トレンチ４２の形成は例えば反応性イ
オンエツチングにより行なわれる。
第４図（Ｂ）に示す工程において、不純物を注入する領
域以外の領域をマスクする為にトレンチ４２の両側に沿
って絶縁［４４を形成する。絶縁膜４４はシリコン酸化
膜あるいはシリコン窒化膜を化学気相成長法により堆積
する事により形成される。
域以外の領域をマスクする為にトレンチ４２の両側に沿
って絶縁［４４を形成する。絶縁膜４４はシリコン酸化
膜あるいはシリコン窒化膜を化学気相成長法により堆積
する事により形成される。
第４図（Ｃ）に示す工程において、内壁４３及びシリコ
ン基板４１の露出された表面に対して清浄化処理を行な
い、不活性膜を除去して活性面を露出させる。続いてこ
の活性面に対してジボランガスを供給し、選択的にボロ
ンを含む不純物吸着膜４５を形成する。この不純物吸着
膜４５の形成は化学的に行なわれる為、内壁４３に沿っ
て一様な厚みで堆積される。
ン基板４１の露出された表面に対して清浄化処理を行な
い、不活性膜を除去して活性面を露出させる。続いてこ
の活性面に対してジボランガスを供給し、選択的にボロ
ンを含む不純物吸着膜４５を形成する。この不純物吸着
膜４５の形成は化学的に行なわれる為、内壁４３に沿っ
て一様な厚みで堆積される。
第４図（Ｄ）に示す工程において、基板４Ｉの加熱処理
が施され吸着膜４５を構成する不純物ボロンは内壁４３
に沿って一様に拡散され、不純物拡散層４６を形成する
。この不純物拡散層４６はＰ＋型であり、不純物ボロン
の導入量を制御する事により、所望の抵抗値を有してい
る。加えて不純物拡散層４６は内壁４３に沿って均−且
つ連続的に形成されている為極めて良好な抵抗体膜を提
供している。
が施され吸着膜４５を構成する不純物ボロンは内壁４３
に沿って一様に拡散され、不純物拡散層４６を形成する
。この不純物拡散層４６はＰ＋型であり、不純物ボロン
の導入量を制御する事により、所望の抵抗値を有してい
る。加えて不純物拡散層４６は内壁４３に沿って均−且
つ連続的に形成されている為極めて良好な抵抗体膜を提
供している。
最後に第４図（Ｅ）に示す工程において、一対の電極膜
４７が形成され、いわゆるトレンチ抵抗素子が製造され
る。本実施例によれば、トレンチ内に抵抗素子を設ける
事ができるので半導体装置の微細化が可能となる。トレ
ンチ内壁への抵抗体膜の形成を従来のデポジション技術
で行なうと、段切れあるいは膜厚不均一等の問題が生じ
実用上好ましくない。
４７が形成され、いわゆるトレンチ抵抗素子が製造され
る。本実施例によれば、トレンチ内に抵抗素子を設ける
事ができるので半導体装置の微細化が可能となる。トレ
ンチ内壁への抵抗体膜の形成を従来のデポジション技術
で行なうと、段切れあるいは膜厚不均一等の問題が生じ
実用上好ましくない。
第５図は本発明にかかる不純物注入方法をトレンチ抵抗
素子の製造に応用した他の実施例を示す模式図である。
素子の製造に応用した他の実施例を示す模式図である。
図示する様に、本実施例にかかるトレンチ抵抗素子はシ
リコン半導体基板５１の表面に形成された凹部５２を有
している。この凹部５２は上方に比べて下方の部分が拡
大しており、半導体基板５１をより立体的に有効活用す
る事が可能である。凹部５２の内壁に沿ってボロンの不
純物拡散層５３が形成されている。この四部５２の両側
には絶縁膜５４を介して一対の電極膜５５が形成されて
いる。
リコン半導体基板５１の表面に形成された凹部５２を有
している。この凹部５２は上方に比べて下方の部分が拡
大しており、半導体基板５１をより立体的に有効活用す
る事が可能である。凹部５２の内壁に沿ってボロンの不
純物拡散層５３が形成されている。この四部５２の両側
には絶縁膜５４を介して一対の電極膜５５が形成されて
いる。
この一対の電極膜５５の各端部は不純物拡散層５３に接
合されており、トレンチ抵抗素子を構成する。
合されており、トレンチ抵抗素子を構成する。
第６図は本発明にかかる不純物の注入方法をいわゆるト
レンチ分離領域の形成に応用した実施例を示す工程図で
ある。第６図（Ａ）に示す工程において、シリコンから
なる半導体基板６１の表面に絶縁膜６２を形成する。絶
縁膜６２はシリコン酸化膜あるいはシリコン窒化膜から
構成されている。絶縁膜６２の上にはレジスト膜６３が
塗布されている。
レンチ分離領域の形成に応用した実施例を示す工程図で
ある。第６図（Ａ）に示す工程において、シリコンから
なる半導体基板６１の表面に絶縁膜６２を形成する。絶
縁膜６２はシリコン酸化膜あるいはシリコン窒化膜から
構成されている。絶縁膜６２の上にはレジスト膜６３が
塗布されている。
レジスト膜６３は所定のバタンに従ってエツチングされ
、部分的に除去されている。この部分的に除去された部
分には後に素子分離の為の領域が形成される。
、部分的に除去されている。この部分的に除去された部
分には後に素子分離の為の領域が形成される。
第６図（Ｂ）に示す工程において、レジスト膜６３を介
して反応性イオンエツチングが行なわれトレンチ６４が
形成され、引き続き、硫酸過酸化水あるいは濃硝酸で処
理する事で、レジスト膜６３も除去される。
して反応性イオンエツチングが行なわれトレンチ６４が
形成され、引き続き、硫酸過酸化水あるいは濃硝酸で処
理する事で、レジスト膜６３も除去される。
続いて第６図（Ｃ）に示す工程において、トレンチの内
壁に対してのみ選択的にボロンの不純物拡散層が形成さ
れる。この吸着膜６５は前述した様に、ジボランガスを
基板６１を加熱した状態で導入する事により行なわれる
。
壁に対してのみ選択的にボロンの不純物拡散層が形成さ
れる。この吸着膜６５は前述した様に、ジボランガスを
基板６１を加熱した状態で導入する事により行なわれる
。
第６図（Ｄ）に示す工程において、基板６１の加熱処理
が行なわれ、不純物吸着膜６５に含まれるボロンはトレ
ンチの内壁に沿って半導体基板６１に拡散され活性化さ
れる。その結果、高濃度のＰ型不純物拡散層６６が形成
される。この不純物拡散層６６はトレンチを完全且つ一
様に覆う様に形成されている。
が行なわれ、不純物吸着膜６５に含まれるボロンはトレ
ンチの内壁に沿って半導体基板６１に拡散され活性化さ
れる。その結果、高濃度のＰ型不純物拡散層６６が形成
される。この不純物拡散層６６はトレンチを完全且つ一
様に覆う様に形成されている。
最後に第６図（Ｅ）に示す工程において、トレンチ６４
の内部に酸化膜６７が充填される。この結果、いわゆる
トレンチ分離領域が形成されるのである。
の内部に酸化膜６７が充填される。この結果、いわゆる
トレンチ分離領域が形成されるのである。
このトレンチ分離領域は充填された酸化膜６７と不純物
拡散層６６の２層構造を有する。高濃度のＰ型不純物拡
散層６６が酸化膜６７と半導体基板６１の間に介在して
いる為、素子領域の分離が完全に行なわれる。即ちこの
不純物拡散層６６は界面近傍の半導体層の反転を防止す
る機能を有し、トレンチ分離領域の閾値電圧、を著しく
高めるものである。
拡散層６６の２層構造を有する。高濃度のＰ型不純物拡
散層６６が酸化膜６７と半導体基板６１の間に介在して
いる為、素子領域の分離が完全に行なわれる。即ちこの
不純物拡散層６６は界面近傍の半導体層の反転を防止す
る機能を有し、トレンチ分離領域の閾値電圧、を著しく
高めるものである。
最後に第７図は本発明にかかる不純物の注入方法をいわ
ゆるトレンチ容量素子の製造に応用した実施例を示す断
面図である。図示する様に、トレンチ容量素子はＮ型の
シリコン半導体基板７１に形成されている。基板７１の
表面にはトレンチが設けられており、トレンチの内壁に
沿ってＰ＋型の電極層７２が形成されている。この電極
層７２は本発明にかかる不純物の注入方法により形成さ
れたものであり、ボロンを含むＰ＋型の不純物拡散層で
ある。この電極層７２に沿って誘電体層７３が形成され
ている。誘電体層７３は例えば二酸化シリコンを化学気
相成長させる事により堆積される。又誘電体層７３に沿
って他方の電極層７４が形成されている。
ゆるトレンチ容量素子の製造に応用した実施例を示す断
面図である。図示する様に、トレンチ容量素子はＮ型の
シリコン半導体基板７１に形成されている。基板７１の
表面にはトレンチが設けられており、トレンチの内壁に
沿ってＰ＋型の電極層７２が形成されている。この電極
層７２は本発明にかかる不純物の注入方法により形成さ
れたものであり、ボロンを含むＰ＋型の不純物拡散層で
ある。この電極層７２に沿って誘電体層７３が形成され
ている。誘電体層７３は例えば二酸化シリコンを化学気
相成長させる事により堆積される。又誘電体層７３に沿
って他方の電極層７４が形成されている。
この電極層７４は例えばシリコン多結晶膜を堆積し且つ
高濃度に不純物を注入する事により形成される。本実施
例によれば、半導体基板の表面内部にトレンチ容量素子
を容易に形成する事ができ、半導体装置の集積度を向上
させる事ができる。
高濃度に不純物を注入する事により形成される。本実施
例によれば、半導体基板の表面内部にトレンチ容量素子
を容易に形成する事ができ、半導体装置の集積度を向上
させる事ができる。
上述した様に、本発明によれば、半導体基板の表面内部
に形成された内壁の清浄化処理、不純物吸着処理、及び
拡散処理の一連の工程により、内壁に沿って不純物拡散
層を均−且つ連続的に形成する事ができるという効果が
ある。又、不純物拡散層に注入される不純物の濃度及び
拡散深度を容易に制御する事が可能であり、この様にし
て得られた不純物拡散層は様々な用途に用いる事ができ
るという効果がある。
に形成された内壁の清浄化処理、不純物吸着処理、及び
拡散処理の一連の工程により、内壁に沿って不純物拡散
層を均−且つ連続的に形成する事ができるという効果が
ある。又、不純物拡散層に注入される不純物の濃度及び
拡散深度を容易に制御する事が可能であり、この様にし
て得られた不純物拡散層は様々な用途に用いる事ができ
るという効果がある。
第１図は不純物注入方法の工程図、第２図は不純物注入
に用いる装置のブロック図、第３図は注入されたボロン
ピーク濃度のグラフ、第４図はトレンチ抵抗素子の製造
工程図、第５図はトレンチ抵抗素子の断面図、第６図は
トレンチ分離領域の形成工程図、及び第７図はトレンチ
容量素子の断面図である。
に用いる装置のブロック図、第３図は注入されたボロン
ピーク濃度のグラフ、第４図はトレンチ抵抗素子の製造
工程図、第５図はトレンチ抵抗素子の断面図、第６図は
トレンチ分離領域の形成工程図、及び第７図はトレンチ
容量素子の断面図である。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面に凹部を設け内壁を形成する第一
工程と、 内壁の表面に存在する不活性被覆を除去し活性面を露出
する第二工程と、 活性面に対して不純物成分を有する気体を供給し不純物
成分元素あるいは不純物成分の化合物を吸着して不純物
膜を形成する第三工程と、 半導体基板を加熱し不純物膜を構成する不純物を内壁中
に拡散し活性化する第四工程とからなる不純物の注入方
法。 ２、第三工程は、シリコンからなる半導体基板に形成さ
れた内壁に対して不純物成分ボロンを含む気体ジボラン
を基板加熱下供給する事によりボロン不純物膜を形成す
る工程である請求項１に記載の注入方法。 ３、請求項１に記載された注入方法により、内壁に沿っ
て抵抗体層を形成するトレンチ抵抗素子の製造方法。 ４、請求項１に記載された注入方法により内壁に沿って
一方の電極層を形成する工程と、該一方の電極層に沿っ
て誘電体層を形成する工程と、誘電体層に沿って他方の
電極層を形成する工程とからなるトレンチ容量素子の製
造方法。 ５、請求項１に記載された注入方法により内壁に沿って
高濃度不純物層を形成する工程と、該内壁を絶縁膜で埋
める工程とからなるトレンチ素子分離領域の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01313722A JP3130906B2 (ja) | 1989-12-01 | 1989-12-01 | 半導体内壁に対する不純物の注入方法 |
| EP19900122650 EP0430168A3 (en) | 1989-12-01 | 1990-11-27 | Doping method of impurity into semiconductor trench wall |
| CA 2031252 CA2031252A1 (en) | 1989-12-01 | 1990-11-30 | Doping method of impurity into semicondutor trench wall |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01313722A JP3130906B2 (ja) | 1989-12-01 | 1989-12-01 | 半導体内壁に対する不純物の注入方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000022871A Division JP3263058B2 (ja) | 1989-12-01 | 2000-01-31 | 半導体内壁に対する不純物の注入方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03173420A true JPH03173420A (ja) | 1991-07-26 |
| JP3130906B2 JP3130906B2 (ja) | 2001-01-31 |
Family
ID=18044730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01313722A Expired - Lifetime JP3130906B2 (ja) | 1989-12-01 | 1989-12-01 | 半導体内壁に対する不純物の注入方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0430168A3 (ja) |
| JP (1) | JP3130906B2 (ja) |
| CA (1) | CA2031252A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2755369B2 (ja) * | 1992-02-25 | 1998-05-20 | エージー．アソシェーツ、インコーポレイテッド | 放射加熱された冷壁リアクタにおける減圧下での半導体材料の気相ドーピング |
| US7547619B2 (en) | 2002-09-20 | 2009-06-16 | Panasonic Corporation | Method of introducing impurity, device and element |
| JP2011527124A (ja) * | 2008-07-06 | 2011-10-20 | アイメック | 半導体構造のドープ方法およびその半導体デバイス |
| JP2017092159A (ja) * | 2015-11-06 | 2017-05-25 | 東京エレクトロン株式会社 | 熱処理システム、熱処理方法、及び、プログラム |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391932A (ja) * | 1989-09-04 | 1991-04-17 | Canon Inc | 半導体装置の製造方法 |
| EP0631306B1 (de) * | 1993-06-23 | 2000-04-26 | Siemens Aktiengesellschaft | Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien |
| DE4404757C2 (de) * | 1994-02-15 | 1998-08-20 | Siemens Ag | Verfahren zur Herstellung eines einem Graben benachbarten Diffusionsgebietes in einem Substrat |
| JP3528750B2 (ja) * | 2000-03-16 | 2004-05-24 | 株式会社デンソー | 半導体装置 |
| US7560761B2 (en) | 2006-01-09 | 2009-07-14 | International Business Machines Corporation | Semiconductor structure including trench capacitor and trench resistor |
| DE102009028240A1 (de) * | 2009-08-05 | 2011-02-10 | Robert Bosch Gmbh | Feldeffekttransistor mit integrierter TJBS-Diode |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791074A (en) * | 1986-08-29 | 1988-12-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor apparatus |
| JPS63239939A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 半導体基体内への不純物導入方法及び装置 |
| US4861729A (en) * | 1987-08-24 | 1989-08-29 | Matsushita Electric Industrial Co., Ltd. | Method of doping impurities into sidewall of trench by use of plasma source |
| JPH01125935A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | 半導体装置の製造方法 |
| JP3720547B2 (ja) * | 1997-09-22 | 2005-11-30 | 松下電器産業株式会社 | ガラス基板の製造方法 |
-
1989
- 1989-12-01 JP JP01313722A patent/JP3130906B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-27 EP EP19900122650 patent/EP0430168A3/en not_active Withdrawn
- 1990-11-30 CA CA 2031252 patent/CA2031252A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2755369B2 (ja) * | 1992-02-25 | 1998-05-20 | エージー．アソシェーツ、インコーポレイテッド | 放射加熱された冷壁リアクタにおける減圧下での半導体材料の気相ドーピング |
| US7547619B2 (en) | 2002-09-20 | 2009-06-16 | Panasonic Corporation | Method of introducing impurity, device and element |
| JP2011527124A (ja) * | 2008-07-06 | 2011-10-20 | アイメック | 半導体構造のドープ方法およびその半導体デバイス |
| JP2017092159A (ja) * | 2015-11-06 | 2017-05-25 | 東京エレクトロン株式会社 | 熱処理システム、熱処理方法、及び、プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3130906B2 (ja) | 2001-01-31 |
| CA2031252A1 (en) | 1991-06-02 |
| EP0430168A2 (en) | 1991-06-05 |
| EP0430168A3 (en) | 1993-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6391749B1 (en) | Selective epitaxial growth method in semiconductor device | |
| US5366922A (en) | Method for producing CMOS transistor | |
| US5338697A (en) | Doping method of barrier region in semiconductor device | |
| JP2928930B2 (ja) | 不純物ドーピング装置 | |
| JP2947828B2 (ja) | 半導体装置の製造方法 | |
| JP2906260B2 (ja) | Ｐｎ接合素子の製造方法 | |
| JPH03173420A (ja) | 半導体内壁に対する不純物の注入方法 | |
| JPH1041321A (ja) | バイポーラトランジスタの製造方法 | |
| JP2920546B2 (ja) | 同極ゲートｍｉｓトランジスタの製造方法 | |
| JP3263058B2 (ja) | 半導体内壁に対する不純物の注入方法 | |
| JP2928929B2 (ja) | 不純物ドーピング方法 | |
| JP2973011B2 (ja) | 半導体素子分離領域の形成方法 | |
| JP2926344B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0472718A (ja) | エピタキシャル成長方法 | |
| JP3023481B2 (ja) | 半導体膜に対する不純物の注入方法 | |
| JP2876414B2 (ja) | 拡散抵抗素子の製造方法 | |
| JP2934665B2 (ja) | 半導体装置の製造方法 | |
| EP0431616A2 (en) | Method of producing CMOS transistor | |
| JPH03173429A (ja) | 半導体素子分離領域の形成方法 | |
| JPH03178127A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH04295099A (ja) | 不純物ドーピングの方法 | |
| JPH04102333A (ja) | 半導体装置の製造方法 | |
| JPH01283919A (ja) | プラズマドーピング方法 | |
| JPH03178137A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPH03178162A (ja) | 相補型絶縁ゲート電界効果トランジスタの製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071117 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 10 |