JP2011527124A - 半導体構造のドープ方法およびその半導体デバイス - Google Patents

半導体構造のドープ方法およびその半導体デバイス Download PDF

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Abstract

核種を歪み半導体層の中に導入する方法であって、露出した歪み半導体層を含む第１領域を備えた基板を用意し、該基板を反応チャンバの中に投入するステップと、少なくとも露出した歪み半導体層の上に、気相堆積（ＶＰＤ）によって等方性の第１核種含有層を形成するステップと、続いて、第１熱処理を実施し、これにより第１核種含有層から第１核種の少なくとも一部を歪み半導体層の中に拡散し、歪み半導体層の中に拡散した第１核種の少なくとも一部を活性化するステップとを含む。

Description

本発明は、半導体デバイスおよび半導体デバイスの製造方法に関する。特に、本発明は、半導体構造のドープ方法およびその半導体デバイスに関する。
歪みシリコン(strained-silicon)技術が、改善されたキャリア輸送特性に起因して金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の性能を改善する有望なルートである。
特に、二軸性(biaxial)歪みシリコン・オン・インシュレータ基板（略してＳＳＯＩ）が、将来のＣＭＯＳ技術ノードにとって有望な歪み工学の起点である。Ｓｉ層内の引張応力は、歪無しＳＯＩと比べて増加したキャリア移動度を生じさせる。これにより、改善した駆動電流をもたらす。
歪みＳｉ ＭＯＳＦＥＴのスケーリングが続くと、性能改善は、プロセス中の劣化、特にイオン注入および熱処理の効果に対して影響を受けやすくなることがある。
詳細には、ゲート下方のイオン注入量（例えば、ハロー(halo)注入および拡張部(extensions)注入と関連する）は、スケーリングとともに増加する。さらに、ソース／ドレイン拡張領域と関連した損傷は、デバイスの縮小(scaled)とともに、チャネルのより大きな部分を含むことがある。イオン注入損傷は、歪み緩和または下地層からの核種(species)（例えば、Ｇｅ）の上方拡散を支援する点欠陥を供給することがある。
さらに、熱アニール後に残留する残余のイオン注入損傷は、キャリア散乱中心として働くことがある。歪みＳｉ膜において、熱処理、例えば、ポスト注入アニールが、ミスフィット転位を引き起こすことがあり、歪み緩和および増強した不純物拡散をもたらし、最終的には減少したキャリア移動度を生じさせる。
プレーナ接合と比較した場合、一般にはＦｉｎＦＥＴまたはＭｕＧＦＥＴと称されるマルチゲート３Ｄ構造での接合形成は、等方性(conformal)のドーピングプロファイルを達成するのに更なる挑戦を提示する。詳細には、イオンビームの単一指向性および隆起構造（Ｆｉｎ）での斜影効果のため、従来のイオン注入技術を用いて、等方性のＦｉｎＦＥＴ接合を達成することがより困難になる。
さらに、極めて狭いフィン構造のため、従来のイオン注入によって生ずるアモルファス化が、熱アニールによって完全に回復できない。
先行技術での進歩にも関わらず、歪み半導体層または狭い半導体構造（例えば、ＦｉｎＦＥＴデバイスでのフィン構造）をドープする方法についてのニーズが未だ存在しており、これは、従来のイオン注入技術および、可能ならば次の熱アニール工程と置き換え可能であるとともに、デバイス性能を変更することなく、あるいは改善するものである。
（発明の要旨）
本発明の一態様によれば、核種(species)を歪み半導体層の中に導入する方法が提供され、該方法は、下記ステップを含む（または、下記ステップからなる）。
ａ）露出した歪み半導体層を含む第１領域を備えた基板を、反応チャンバの中に用意するステップ。
ｂ）少なくとも露出した歪み半導体層の上に、気相堆積（ＶＰＤ: vapor phase deposition）によって等方性の第１核種含有層を形成するステップ。
ｃ）続いて、第１熱処理を実施し、これにより第１核種含有層から第１核種の少なくとも一部を、（露出）歪み半導体層の中に拡散し、（露出）歪み半導体層の中に拡散した第１核種の少なくとも一部を活性化するステップ。
好ましくは、本発明の方法において、基板は、露出した歪み半導体層を含む第２領域を備え、該方法はさらに、下記ステップを含む（または、下記ステップからなる）。
ｄ）第１領域の露出した歪み半導体層の中に第１核種を拡散した後、拡散マスクを形成し、これにより基板の第１領域を覆うステップ。
ｅ）反応チャンバ内で、（第２領域の）少なくとも露出した歪み半導体層の上に、気相堆積（ＶＰＤ）によって等方性の第２核種含有層を形成するステップ。
ｆ）続いて、第２熱処理を実施し、これにより第２核種含有層から第２核種の少なくとも一部を（第２領域の）（露出）歪み半導体層の中に拡散し、拡散した第１核種および（第２領域の）（露出）歪み半導体層の中に拡散した第２核種の少なくとも一部を活性化するステップ。
好ましくは、本発明の方法において、（第１及び／又は第２）熱処理は、急速加熱処理（ＲＴＰ: rapid thermal processing）、急速加熱アニール（ＲＴＡ: rapid thermal annealing）、レーザアニール、またはこれらの何れかの組合せを含む。より好ましくは、本発明の方法で使用する（第１及び／又は第２）熱処理は、急速加熱処理であり、さらに好ましくはスパイク(spike)アニールである。
好ましくは、本発明の方法において、急速加熱処理は、（約）８００℃〜（約）１３００℃、好ましくは（約）９００℃〜（約）１２００℃、より好ましくは（約）１０００℃〜（約）１１００℃の温度，最も好ましくは（約）１０５０℃の温度で行う。
好ましくは、本発明の方法において、急速加熱処理のためのソーク時間(soak time)は、（約）０．１秒〜（約）１．５秒、より好ましくは（約）０．５秒〜（約）１．５秒、さらに好ましくは、急速加熱処理のためのソーク時間は（約）１秒である。さらに好ましくは、ここで使用する（第１及び／又は第２）熱処理は、急速加熱処理であり、より好ましくは、（約）１０５０℃の温度で（約）１秒のスパイクアニールである。
好ましくは、本発明の方法において、（第１領域及び／又は第２領域の）露出した歪み半導体層は、自然酸化物層を上部に備え、該方法は、（第１領域及び／又は第２領域の）露出した歪み半導体層から自然酸化物層を除去するステップをさらに含む。
本発明の好ましい方法において、等方性の第１核種含有層及び／又は第２核種含有層を形成する前に、拡散制御層（ＤＣＬ: diffusion control layer）が少なくとも（第１領域及び／又は第２領域の）露出した歪み半導体層の上に形成される。
好ましくは、本発明の方法において、第１核種は、アルシン（ＡｓＨ３）、ホスフィン（ＰＨ３）またはこれらの混合物からなるグループから好ましく選択されたｎ型ドーパントであり、第２核種は、ジボランとなるように好ましく選択されたｐ型ドーパントである。
好ましくは、本発明の方法において、等方性のｎ型ドーパント含有層を形成するステップは、ドーパント脱離限界より低い温度で実施する。
好ましくは、本発明の方法において、等方性のｐ型ドーパント含有層を形成するステップは、ドーパント内部拡散(in-diffusion)限界より低い温度で実施する。
好ましくは、本発明の方法において、歪み（半導体）層の下方において、基板は、バルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、ＳＯＩ上のＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、Ｓｉ上のＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、バルクＧｅ、またはこれらの混合物を含む。
より好ましくは、本発明の方法において、歪み半導体層は、歪みＳｉ、歪みＧｅ、歪みＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、歪みＩＩＩ−Ｖ材料、歪みＳｉＣ、またはこれらの混合物を含む。さらに好ましくは、本発明の方法において、歪み半導体層は、歪みＳｉからなる。
好ましくは、本発明の方法において、拡散制御層は、シリコン酸化物である。
好ましくは、本発明の方法において、第１及び／又は第２核種含有層を形成するステップは、第１及び／又は第２核種含有前駆体(precursor)およびキャリアガスを反応チャンバ内に注入するステップを含み（または、該ステップからなり）、キャリアガスは、好ましくは、Ｎ２，Ｈ２，Ｈｅまたはこれらの混合物からなるグループから選択され、より好ましくは、キャリアガスは、Ｎ２に選択される。
好ましくは、本発明の方法において、第１及び／又は第２核種含有層を形成するステップは、（約）１０ｔｏｒｒ（１３１Ｐａ）〜（約）１ａｔｍ（１０ｋＰａ）の圧力で実施する。
好ましくは、本発明の方法において、反応チャンバは、エピタキシャル反応容器、低圧化学気相成長（ＬＰＣＶＤ）チャンバ、減圧化学気相成長（ＲＰＣＶＤ）チャンバ、常圧化学気相成長（ＡＰＣＶＤ）チャンバ、超高真空気相成長（ＵＨＶ−ＣＶＤ）、またはガスソース分子線（ＧＳＭＢＥ）チャンバである。より好ましくは、反応チャンバは、減圧化学気相成長（ＲＰＣＶＤ）チャンバである。
他の態様によれば、本発明は、半導体デバイスに関するもので、半導体デバイスは、チャネル領域と、チャネル領域に近接し、ドーパントで改質(modified)した少なくとも歪み領域を含む基板を備え、歪み領域は、ドーパントを導入する前に、チャネル領域においてキャリア移動度の増強を誘発するものであり、歪み領域によって誘発されたキャリア移動度の増強は、ドーパント導入およびドーパント活性化の際、サブ１００ｎｍ ＭＯＳＦＥＴの拡張領域を形成するために従来から用いたドーパント量と同等またはより高いドーパント量に、本質的に（または実質的に）保持（または維持）されている。
好ましくは、本発明の方法において、歪み領域は、歪みＳｉからなり、基板は、バルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、Ｓｉ上の緩和ＳｉＧｅ、バルクＧｅ、またはこれらの混合物をさらに含む。
本発明のさらに他の態様において、核種(species)を狭いフィン構造に導入して、等方性のドーパントプロファイルを形成する方法が提供される。該方法は、下記ステップを含む（または、下記ステップからなる）。
ａ）初期の結晶化度を有し、あるフィン幅を有する、半導体材料中に作成され、少なくとも露出したフィン構造を含む基板を、反応チャンバの中に用意するステップ。
ｂ）少なくとも露出したフィン構造の上に、気相堆積（ＶＰＤ: vapor phase deposition）によって等方性の核種含有層を形成するステップ。
ｃ）続いて、熱処理を実施し、これにより核種含有層から核種の少なくとも一部を、（露出）フィン構造の中に等方的に拡散し、（露出）フィン構造の中に拡散した核種の少なくとも一部を活性化し、これによりフィン幅の１／２より大きいまたはこれに等しい深さを持つ等方性のドーパントプロファイルを形成し、半導体材料の初期の結晶化度を保存するようにしたステップ。
好ましくは、核種を狭いフィン構造に導入する本発明の方法において、熱処理は、急速加熱処理（ＲＴＰ）、急速加熱アニール（ＲＴＡ）、レーザアニール、またはこれらの何れかの組合せを含む。より好ましくは、本発明の方法で使用する熱処理は、急速加熱処理（ＲＴＰ）であり、さらに好ましくはスパイク(spike)アニールである。
好ましくは、本発明の方法において、急速加熱処理は、（約）８００℃〜（約）１３００℃、好ましくは（約）９００℃〜（約）１２００℃、より好ましくは（約）１０００℃〜（約）１１００℃の温度，最も好ましくは（約）１０５０℃の温度で行う。
好ましくは、本発明の方法において、急速加熱処理のためのソーク時間(soak time)は、（約）０．１秒〜（約）１．５秒、より好ましくは（約）０．５秒〜（約）１．５秒、さらに好ましくは、急速加熱処理のためのソーク時間は（約）１秒である。さらに好ましくは、ここで使用する（第１及び／又は第２）熱処理は、急速加熱処理であり、より好ましくは、（約）１０５０℃の温度で（約）１秒のスパイクアニールである。
本発明の好ましい方法において、等方性の核種含有層を形成する前に、拡散制御層（ＤＣＬ）が、少なくとも露出したフィン構造の上に形成される。
好ましくは、本発明の方法において、核種は、アルシン（ＡｓＨ３）、ホスフィン（ＰＨ３）またはこれらの混合物からなるグループから好ましく選択されたｎ型ドーパントであり、及び／又は、核種は、ジボランとなるように好ましく選択されたｐ型ドーパントである。
好ましくは、本発明の方法において、等方性のｎ型ドーパント含有層を形成するステップは、ドーパント脱離限界より低い温度で実施する。
好ましくは、本発明の方法において、等方性のｐ型ドーパント含有層を形成するステップは、ドーパント内部拡散(in-diffusion)限界より低い温度で実施する。
好ましくは、本発明の方法において、該方法は、フィン構造が作成される半導体材料のエピタキシャル単分子層を、等方性の核種含有層の上に成長させるステップを含み（または、該ステップからなる）、これによりフィン構造での置換サイトに核種を導入／組み込む。より好ましくは、本発明の方法において、上述のような熱処理を実施するステップは、省略される。
好ましくは、本発明の方法において、等方性の核種含有層を形成し、半導体材料のエピタキシャル単分子層を成長させるシーケンスは、少なくとも２回繰り返され、これにより半導体基板に組み込み／導入した核種の濃度を増加させる。さらに好ましくは、上述のようなシーケンスの間に、第２半導体材料のエピタキシャル単分子層が形成される。
好ましくは、本発明の方法において、フィン幅は、（約）２０ｎｍより小さいか、これと等しい。
本発明の他の態様において、半導体デバイスが提供される。半導体デバイスは、あるフィン幅を有し、ドーパントで改質され、等方性のドーパントプロファイルおよびドーパントプロファイル深さを有するフィン構造を含む基板を備え、フィン構造は、ドーパント導入前の初期の結晶化度を有する半導体材料中に作成され、ドーパントプロファイル深さは、フィン幅の（約）１／２より大きいまたはこれに等しく、フィン構造は、ドーパント導入およびドーパント活性化の際、サブ１００ｎｍ ＭＯＳＦＥＴの拡張領域を形成するために用いたドーパント量と同等またはより高いドーパント量で、その結晶化度を保存（または維持）している。
好ましくは、本発明の半導体デバイスにおいて、フィン幅は、（約）２０ｎｍより小さいか、これと等しい。
さらに他の態様において、本発明は、整合したドーパント濃度を持つヘテロエピタキシャル接合を製造する方法に関する。該方法は、第１のドーピングレベルを有する第１半導体材料を用意するステップと、その上に、その場(in-situ)ドープのエピタキシャル成長によって第２のドーピングレベルを有する第２半導体材料を形成するステップとを含み（または、該ステップからなり）、第２半導体材料を形成する前に、第１半導体材料の上で気相堆積工程を実施し、これにより第１のドーピングレベルを、第２のドーピングレベルと等しくなる（整合する）ように調整する。
好ましくは、本発明の方法において、第１半導体材料はシリコンであり、第２半導体材料は、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）である。
さらに他の態様によれば、本発明は、歪み半導体層または狭いフィン構造（もしくは半導体構造）の等方性ドーピングを達成する気相堆積（ＶＰＤ）の使用に関するものであり、フィン構造は、好ましくは、（約）２０ｎｍより小さいか、これと等しいフィン幅を有する。
さらに他の態様において、本発明は、歪み半導体層または狭いフィン構造（もしくは半導体構造）の中に核種(species)を導入するための気相堆積（ＶＰＤ）の使用に関するものであり、フィン構造は、好ましくは、（約）２０ｎｍより小さいか、これと等しいフィン幅を有し、核種は、好ましくは、ｎ型ドーパント及び／又はｐ型ドーパントから選択される。
しかしながら、本発明は、構成および動作方法の両方に関して、その特徴および利点とともに、添付図面とともに読む場合、下記の詳細な説明を参照することによってより良く理解されるであろう。
全ての図面は、本発明の一定の態様および実施形態を説明することを意図している。記載した図面は、概略的に過ぎず、非限定的である。
気相堆積（ＶＰＤ）プロセスを概略的に示す。基板（Ｓ）は、ＳｉまたはＧｅまたはＳＯＩ／ＧｅＯＩ構造（８）などのバルク半導体材料と、露出した歪み半導体層または半導体構造（１０）とを備える。核種含有層（１２）は、（ａ）被覆率＜１、（ｂ）被覆率＝１、層厚＝１単分子層（ＭＬ）、（ｃ）被覆率＝１、層厚＞１単分子層、を有する。被覆率は、核種で覆われたエリアと、全体露出エリアとの比率として定義される。 ＶＰＤ ＢドープＳｉ基板（ブランケットウエハ）についてＳＩＭＳ（二次イオン質量分析法）の結果であり、（１）堆積したままの(as-deposited)のＢプロファイル、（２）熱活性化アニール後のＢプロファイルを示す。 Ｓｉ基板の上部に化学酸化物を有するＶＰＤ ＢドープサンプルについてのＳＩＭＳの結果であり、（１）堆積したままの(as-deposited)のＢプロファイル、（２）熱活性化アニール後のＢプロファイルを示す。 原子層エピタキシー（ＡＬＥ: Atomic Layer Epitaxy）プロセスを概略的に示し、基板（Ｓ）は、バルク半導体材料（例えば、ＳｉまたはＧｅ）あるいはＳＯＩ／ＧｅＯＩ構造（８）と、露出した歪み半導体層／半導体構造（１０）とを備える。さらに、図面は、核種含有層（１２）と、核種含有層の上に直接にエピタキシャル成長／堆積した半導体材料（１４）を参照している。 ＦｉｎＦＥＴデバイスの断面を示し、（ａ）上部のみ拡張部、（ｂ）等方的拡張部を備える。図５（ｃ）は、ＦｉｎＦＥＴデバイスのシミュレーションしたデバイス電流を示し、（ａ）上部のみ拡張部、（ｂ）等方的拡張部を備える。 サブ−２０ｎｍ幅のＳｉフィンの断面透過電子顕微鏡（ＸＴＥＭ）像を示す。ａ−ＳｉはアモルファスＳｉ、ｃ−Ｓｉは結晶Ｓｉ、ｐｏｌｙ−Ｓｉは多結晶Ｓｉであり、（ａ）Ａｓの深い(deep)注入後、（ｂ）Ａｓ注入と、６００℃、６０秒のアニールの後、（ｃ）Ａｓ注入と、１０５０℃での急速加熱アニール（ＲＴＡ）の後、である。 フィン形状を持つバルクＳｉ上で、６００℃、２０ｔｏｒｒ（２６３Ｐａ）の圧力でＢ ＶＰＤ堆積によって形成された接合についてのＳＳＲＭ（走査型広がり抵抗顕微鏡）像（左側）、および計算した接合深さ（右側）を示す。 その場(in-situ)ドープのＳｉｘＧｅ１−ｘ（０＜ｘ＜１）から下地（初期はアンドープ）のＳｉへの外部拡散(out-diffusion)の後、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）／Ｓｉ界面でのホウ素プロファイルを示し、（１）１５％Ｇｅ、急速加熱アニール（ＲＴＡ）なし、（２）１５％Ｇｅ、ＲＴＡ有り、（３）２５％Ｇｅである。
本発明について、本発明の幾つかの特定の実施形態の詳細な説明によってさらに説明する。本発明の他の実施形態が、本発明の真の精神または技術的教示から逸脱することなく、当業者の知識に従って構成可能であることは明らかである。
下記の詳細な説明では、本発明の充分な理解を提供し、特定の実施形態においてどのように実用化できるかを提供するために、多数の具体的な詳細を記述している。しかしながら、本発明は、これらの特定の詳細なしでも実用化できることは理解されよう。他の例では、本発明を曖昧にしないために、周知の方法、手順、手法は、詳細には説明していない。本発明は、特定の実施形態に関して一定の図面を参照して説明しているが、参照はこれに限定されない。ここに含まれる図面は、概略的なものであり、本発明の範囲を限定するものでない。図面において、幾つかの要素のサイズは強調していることがあり、説明目的のため、スケールどおりに描いていない。
さらに、説明での用語「第１」「第２」などは、類似の要素を区別するために使用しており、必ずしも時間的または空間的な順番をランキングや他の方法で記述するためではない。ここで使用した用語は、適切な状況下で交換可能であり、ここで本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能であると理解すべきである。
用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。
本明細書中での「一実施形態」または「実施形態」とは、該実施形態に関連して説明された特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書中の各所で「一実施形態では」または「実施形態では」の文言は、必ずしも全て同じ実施形態を参照していないが、その場合もあり得る。さらに、特定の特徴、構造または特性は、本開示から当業者に明らかなように、１つ又はそれ以上の実施形態において任意の適切な方法で組み合わせてもよい。
同様に、本発明の例示の実施形態の説明において、開示を合理化し、１つ又はそれ以上の種々の発明態様の理解を助ける目的で、本発明の種々の特徴が時には１つの実施形態またはその説明においてグループ化されていると理解すべきである。しかしながら、この開示方法は、請求項の発明は、各請求項で明記されたものより多くの特徴を要求する意図を反映したものと解釈すべきでない。むしろ下記請求項が反映するように、発明態様が、１つの前述の開示した実施形態の全ての特徴より少ないところにある。こうして詳細な説明に続く請求項は、この詳細な説明に明示的に組み込まれており、各請求項は、本発明の別個の実施形態として自立している。
さらに、ここで説明した幾つかの実施形態は、他の実施形態に含まれる幾つかの他の特徴を含むとともに、異なる実施形態の特徴の組合せは、当業者によって理解されるように、本発明の範囲内にあって、異なる実施形態を形成することを意味する。例えば、下記請求項において、請求された実施形態の何れかが任意の組合せで使用できる。
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能である。
ここで、特定の化学名または化学式が与えられた場合、材料は、化学名で特定される化学量論的に正確な化学式の非化学量論的変動を含む。化学式において元素近くの数値添字の欠落は、数字（１）を意味する。正確な化学量論的数字の±２０％の範囲内の変動は、この目的では、化学名または化学式に含まれる。代数的添字が付いた場合、約±２０％の範囲内の変動は、各添え字の値に関して含まれる。こうした変動する値は、必ずしも自然数となって加算されず、この逸脱は考慮されている。こうした変動は、意図した選択、プロセス条件の制御、あるいは意図しないプロセス変動に起因して生じ得る。
本発明において、用語「ＩＩＩ−Ｖ化合物半導体」は、元素周期表のＩＩＩ族からの少なくとも１つの元素と、元素周期表のＶ族からの少なくとも１つの元素を含む半導体材料を意味する。典型的には、ＩＩＩ−Ｖ化合物半導体は、ＩＩＩ／Ｖ元素を含む二元、三元または四元合金である。本発明で使用可能なＩＩＩ−Ｖ化合物半導体の例は、これに限定されないが、ＧａＡｓ，ＩｎＰ，ＩｎＳｂ，ＩｎＧａＡｓ，ＡｌＧａＡｓ，ＩｎＡＩＡｓ，ＩｎＡｌＡｓＳｂ，ＩｎＡｌＡｓＰ，ＩｎＧａＡｓＰの合金を含む。
歪みシリコン技術は、改善されたキャリア輸送特性に起因して金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の性能を改善する有望なルートである。
特に、二軸性(abiaxially)歪みシリコン・オン・インシュレータ基板（略してＳＳＯＩ）が、将来のＣＭＯＳ技術ノードにとって有望な歪み工学の起点である。Ｓｉ層内の引張応力は、歪無しＳＯＩと比べて増加したキャリア移動度を生じさせる。これにより、改善した駆動電流をもたらす。
薄いＳｉ層が、Ｓｉより大きな格子面間隔を有する緩和ＳｉＧｅバッファ層の上に疑似整合的（pseudomorphically）に成長した場合、Ｓｉ層は、横方向に延びて、垂直方向に縮むことによってＳｉＧｅテンプレートと一致するようになり、二軸性歪みを生じさせる。これは、歪無しＳｉと比べて輸送特性を改善する。トランジスタチャネルとして二軸性引張歪みＳｉを適用することによって、電子および正孔の移動度の両方への改善は、実証されている。
高性能ＣＭＯＳの開発において、一軸性歪みもキャリア移動度を改善するために用いられる。この手法では、チャネルに対して好ましい方向に著しい歪みがデバイスに加わる。これは、選択した近接エリアでのストレス因子(stressor)の組み込み、または膜特性を局所的に変化させることによって達成される。
歪みＳｉ ＭＯＳＦＥＴのスケーリングが続くと、性能改善は、プロセス中の劣化、特にイオン注入および熱処理の効果に対して影響を受けやすくなることがある。
詳細には、ゲート下方のイオン注入量（例えば、ハロー(halo)注入および拡張部(extensions)注入と関連する）は、スケーリングとともに増加する。さらに、ソース／ドレイン拡張領域と関連した損傷は、デバイスの縮小(scaled)とともに、チャネルのより大きな部分を含むことがある。イオン注入損傷は、歪み緩和または下地層からの核種(species)（例えば、Ｇｅ）の上方拡散を支援する点欠陥を供給することがある。
さらに、熱アニール後に残留する残余のイオン注入損傷は、キャリア散乱中心として働くことがある。歪みＳｉ膜において、熱処理、例えば、ポスト注入アニールが、ミスフィット転位を引き起こすことがあり、歪み緩和および増強した不純物拡散をもたらし、最終的には減少したキャリア移動度を生じさせる。
チャネル内での誘起した歪みに起因した移動度の増強は、超短プレーナデバイスでは失われる。これは、拡張部(Extension)およびＨＤＤ（高ドープドレイン: Highly Doped Drain）製造モジュールの際に生ずる層緩和によって説明できる。イオン注入は、拡張部及び／又はソース／ドレインエリアをアモルファス化し、再結晶プロセスの際、最短チャネル長さ（例えば、サブ−１００ｎｍ ＭＯＳＦＥＴ）では、歪みが失われる。
本発明の一態様では、核種を歪み半導体層の中に導入する方法が開示される。該方法は、露出した歪み半導体層を含む第１領域を備えた基板を、反応チャンバの中に用意すること、少なくとも露出した歪み半導体層の上に、気相堆積（ＶＰＤ: vapor phase deposition）によって等方性の第１核種含有層を形成することと、続いて、熱処理を実施し、これにより第１核種含有層から第１核種の少なくとも一部を、（露出）歪み半導体層の中に拡散し、（露出）歪み半導体層の中に拡散した第１核種の少なくとも一部を活性化することとを含む。
本発明の状況において、用語「露出した歪み半導体層」とは、他の層で覆われていない、歪み半導体層の一部を意味する。また、本発明の状況において、用語「拡散した第１核種を活性化する」とは、拡散した第１核種を（露出）歪み半導体層の格子における置換サイトへ持ち込むことによって、拡散した第１核種の電気的活性化を発現させることを意味する。
少なくとも露出した歪み半導体層の上に、気相堆積（ＶＰＤ）によって等方性の第１核種含有層を形成することは、選択プロセス、例えば、露出した歪み半導体層の上にのみ等方性の第１核種含有層を形成すること、あるいは、非選択プロセス、例えば、露出および未露出の歪み半導体層の両方の上に等方性の第１核種含有層を形成すること、を含むことができる。しかしながら、少なくとも露出した歪み半導体層の上に、気相堆積（ＶＰＤ）によって等方性の第１核種含有層を形成する他の適切なプロセスが、当業者によって容易に認識されるであろう。説明を通じて、「等方性の層」とは、ここでは、その層が付着／形成されるデバイス／構造の形状に追従する層を意味する。
他の態様において、本発明は、基板は、露出した歪み半導体層を含む第２領域を備える方法を開示する。該方法は、第１領域の露出した歪み半導体層の中に第１核種を拡散した後、拡散マスクを形成し、これにより基板の第１領域を覆うことと、反応チャンバ内で、（第２領域の）少なくとも露出した歪み半導体層の上に、気相堆積（ＶＰＤ）によって等方性の第２核種含有層を形成することとを含む（または、からなる）。このステップで使用される反応チャンバは、第１核種含有層を形成するときに用いるのと同じ反応チャンバでもよく、異なる反応チャンバでもよい。これらの実施形態において、該方法はまた、第２熱処理を含み、これにより第２核種含有層から第２核種の少なくとも一部を（第２領域の）（露出）歪み半導体層の中に拡散し、拡散した第１核種および（露出）歪み半導体層の中に拡散した第２核種の少なくとも一部を活性化することを含む。
基本的に、気相堆積（ＶＰＤ）は、（好ましくは）例えば、（好ましくは）ｐ型ドーピングではジボラン（Ｂ２Ｈ６）、ｎ型ドーピングではアルシン（ＡｓＨ３）、ホスフィン（ＰＨ３）などの前駆体ガスの熱分解によって、核種（またはドーパント）が基板（例えば、好ましくは、半導体材料または歪み半導体材料）の上に直接に堆積する化学気相成長（ＣＶＤ）プロセスである。この堆積は、デバイス形状に追従して、等方性の層をもたらす。しかしながら、気相堆積のための他のプロセスが当業者によって容易に認識されるであろう。これらは本発明の状況における使用に適切である。
堆積ステップの後、熱処理（例えば、第１／第２熱処理）（アニール）が、核種（またはドーパント）を基板、例えば、（好ましくは）歪み層または他の半導体構造の中に拡散させるために必要になる。この分野で周知である何れの熱処理も本発明の状況において使用できる。こうした適切な熱処理は、当業者によって容易に識別され、これに限定されないが、急速加熱処理（ＲＴＰ）、急速加熱アニール（ＲＴＡ）、レーザアニール、またはこれらの何れかの組合せを含む。典型的な急速加熱処理（ＲＴＰ）は、基板を、好ましくは（約）１０５０℃の目標温度まで上昇し、基板を目標温度で、ある時間（ソーク時間(soak time)）浸し、基板を好ましくは（約）２００℃の基礎温度まで降下させる。「スパイクアニール」の場合、過剰なドーパント拡散を防止するために用いられる典型的なＲＴＰであり、高い傾斜レート(ramp rate)、好ましくは（約）７５℃／秒またはそれ以上であり、ソーク時間は短い（約１秒）または無しが望ましい。
好ましい態様によれば、ここで使用する（第１及び／又は第２）熱処理は、急速加熱処理であり、より好ましくはスパイクアニールである。好ましくは、急速加熱処理は、（約）８００℃〜（約）１３００℃、好ましくは（約）９００℃〜（約）１２００℃、より好ましくは（約）１０００℃〜（約）１１００℃の温度，最も好ましくは（約）１０５０℃の温度で行う。好ましくは、急速加熱処理のためのソーク時間(soak time)は、（約）０．５秒〜（約）１．５秒であり、より好ましくは、急速加熱処理のためのソーク時間は（約）１秒である。代替として、急速加熱処理は、ソーク時間無しで実施する。より好ましい態様において、ここで使用する（第１及び／又は第２）熱処理は、急速加熱処理であり、より好ましくは、（約）１０５０℃の温度で（約）１秒のスパイクアニールである。
代替として、（第１及び／又は第２）熱処理は、レーザアニールである。好ましくは、レーザアニールは、サブ溶融(sub-melt)ミリ秒アニールである。特定の態様によれば、サブ溶融(sub-melt)ミリ秒アニールは、（約）８０８ｎｍのレーザ波長で、（約）０．５ｍｓの滞留時間(dwell time)に対応した（約）１５０ｍｍ／ｓの固定した走査速度のダイオードバーレーザシステムを用いて実施される。図１は、基板（Ｓ）上での気相堆積（ＶＰＤ）プロセスを概略的に示す。基板（Ｓ）は、例えば、Ｓｉ，ＧｅまたはＳＯＩ／ＧｅＯＩスタックなどのバルク半導体材料（８）と、核種含有層（１２）の露出歪み半導体層または半導体構造（１０）とを備える。下記の実施形態を概略的に表す。（ａ）被覆率＜１、（ｂ）被覆率＝１、層厚＝１単分子層（ＭＬ）、（ｃ）被覆率＝１、層厚＞１ＭＬ。ここで、被覆率は、核種で覆われたエリアと、全体露出エリアとの比率として定義される。
本発明の幾つかの態様において、第１及び／又は第２核種含有層は、不連続層であり、１未満の被覆率を有する。
本発明の幾つかの態様において、第１及び／又は第２核種含有層は、連続層であり、１と等しい被覆率と、少なくとも１単分子層の層厚を有する。
本発明の幾つかの態様において、露出した歪み半導体層は、自然酸化物層を上部に備える（例えば、好ましくは、露出したＳｉ歪み層の場合、薄いＳｉＯ２層）。これらの態様では、本発明の方法は、露出した歪み半導体層から自然酸化物層を除去することをさらに含むことができる。自然酸化物層は、基板を反応チャンバの中に投入する前に実施されるウェットクリーニング工程によって、または、その場(in-situ)の反応チャンバ内で、Ｈ２雰囲気（Ｈ２ベーク）の熱処理によって、または、ウェットクリーニングおよびその場(in-situ)熱処理の両方の組合せによって、除去可能である。
本発明の幾つかの態様において、等方性の第１核種含有層及び／又は第２核種含有層を形成する前に、拡散制御層（ＤＣＬ）が（好ましくは）少なくとも露出した歪み半導体層の上に形成される。ここで使用する適切な拡散制御層は、当業者にとって容易に明らかとなろう。
本発明の異なる態様において、第１核種および第２核種は、（好ましくは）ドーパントである。好都合には、幾つかの実施形態において、第１核種はｎ型ドーパントで、第２核種はｐ型ドーパントである。
等方性の第１及び／又は第２核種含有層を形成することは、（好ましくは）ｎ型ドーパントでは、対応するドーパント脱離限界より低い温度で、ｐ型ドーパントでは、ドーパント内部拡散限界より低い温度で実施する必要がある。ドーパント脱離限界は、ドーパントが基板から脱離を開始する温度として定義される。ドーパント内部拡散限界は、ドーパントが基板内に拡散を開始する温度として定義される。
本発明の幾つかの態様において、ｎ型ドーパントは、（好ましくは）アルシン（ＡｓＨ３）、ホスフィン（ＰＨ３）またはこれらの混合物からなるグループから選択される。好都合には、等方性のアルシン／ホスフィン含有層を形成することは、ドーパント脱離限界より低いか、これと等しい温度で実施される。アルシンの場合、ドーパント脱離限界は（約）６００℃である。
他の態様において、ｐ型ドーパントは、（好ましくは）ジボランからなる。好都合には、等方性のジボラン含有層を形成することは、ドーパント内部拡散限界より低いか、これと等しい温度で実施される。ジボランの場合、ドーパント内部拡散限界は（約）７００℃である。
本発明の特定の態様において、第１核種は（好ましくは）ｎ型ドーパント（好ましくはアルシン、ホスフィン）であり、第２核種はｐ型ドーパント（ジボラン）である。より好ましくは、ｎ型ドーパントは、アルシンであるように選択される。
本発明の異なる態様において、基板は、歪み（半導体）層の下方において、（好ましくは）バルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、ＳＯＩ上のＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、Ｓｉ上のＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、バルクＧｅ、またはこれらの混合物を含む。
本発明の異なる態様において、歪み半導体層は、（好ましくは）歪みＳｉ、歪みＧｅなどの歪みＩＶ材料、歪みＳｉｘＧｅ１−ｘ、歪みＳｉｘＣ１−ｘ、歪みＧｅｘＳｎ１−ｘ、歪みＧｅｘＳｉｙＳｎ１−ｘ−ｙ（いずれもｘ，ｙは実数、０＜ｘ，ｙ＜１）などの歪みＩＶ−ＩＶ材料、歪みＩＩＩ−Ｖ材料、またはこれらの混合物を含む。
本発明の幾つかの特定の態様において、基板は、（好ましくは）ＳＯＩ、歪みＳｉを含む。
本発明の特定の態様において、拡散制御層は、（好ましくは）シリコン酸化物である。好都合には、シリコン酸化物は、酸化化学反応のウェット処理によって形成される。
本発明の更なる特定の態様において、熱処理（例えば、第１及び／又は第２熱処理）は、（好ましくは）（約）１０５０℃の温度で（約）１秒のスパイクアニールである。しかしながら、これは、許容できる熱収支(thermal budget)について例示の非限定的な例である。統合機構に応じて他の組合せが可能である。こうした組合せを見つけることは、当業者の実践内である。
本発明の幾つかの態様において、等方性の第１及び／又は第２核種含有層を形成することは、第１及び／又は第２核種含有前駆体(precursor)およびキャリアガスを反応チャンバ内に注入することを含む。好ましくは、キャリアガスは、Ｎ２，Ｈ２，Ｈｅまたはこれらの混合物からなるグループから選択される。より好ましくは、キャリアガスは、Ｎ２であり、より高い堆積レートという追加の利点を有する。
本発明の幾つかの態様は、第１及び／又は第２核種含有層を、（約）１０ｔｏｒｒ（１３１Ｐａ）〜（約）１ａｔｍ（１０ｋＰａ）の圧力で形成することを開示する。反応チャンバは、例えば、エピタキシャル反応容器、低圧化学気相成長（ＬＰＣＶＤ）チャンバ、減圧化学気相成長（ＲＰＣＶＤ）チャンバ、常圧化学気相成長（ＡＰＣＶＤ）チャンバ、超高真空気相成長（ＵＨＶ−ＣＶＤ）、またはガスソース分子線（ＧＳＭＢＥ）チャンバでもよい。好ましくは、ここで使用する反応チャンバは、減圧化学気相成長（ＲＰＣＶＤ）チャンバである。
本発明の他の態様において、半導体デバイスが開示されており、チャネル領域と、チャネル領域に近接し、ドーパントで改質した少なくとも歪み領域を含む基板を備え、歪み領域は、ドーパントを導入する前に、チャネル領域においてキャリア移動度の増強を誘発するものであり、歪み領域によって誘発されたキャリア移動度の増強は、ドーパント導入およびドーパント活性化の際、サブ１００ｎｍ ＭＯＳＦＥＴの拡張領域を形成するために従来から用いたドーパント量と同等またはより高いドーパント量に、本質的に（または実質的に）保持（または維持）されている。
以下、移動度の増強が、１より大きい増強係数に対応している。増強係数は、歪みデバイスのキャリア移動度と歪無しデバイスのキャリア移動度との比率として定義される。サブ１００ｎｍ ＭＯＳＦＥＴトランジスタの拡張部注入を形成するために通常用いられる典型的なドーパント量は、例えば、歪みＳｉ基板において、５ｘ１０１４ｃｍ−２ ホウ素 １０ｋｅＶ（ｐ型ドーパント）、または１ｘ１０１５ ｃｍ−２ ヒ素 ３０ｋｅＶ（ｎ型ドーパント）である。サブ１００ｎｍ ＭＯＳＦＥＴトランジスタの拡張領域を形成するために通常用いられるドーパント量と等しいか、これより高いドーパント量は、歪みシリコン中に５ｘ１０１４ｃｍ−２ ホウ素 １０ｋｅＶでイオン注入したものと少なくとも同じ損傷を基板中に生成するドーパント量である。歪みＳｉ中にイオン注入したＢ及び／又はＡｓによって生成される損傷は、イオン注入および高温（例えば、１０００℃）アニールの際、歪みＳｉ基板のアモルファス化の割合および、歪みＳｉ基板に形成されたデバイスのキャリア移動度の減少によって定量化できる。本発明の方法は、損傷を防止し、歪み基板の利点を不変に維持する。
幾つかの態様において、歪み領域は、歪み半導体層、例えば、（好ましくは）トランジスタの拡張部及び／又はソース／ドレイン領域が形成される歪みＳｉ層である。特定の態様において、ドーパントで改質された歪み領域は、（好ましくは）トランジスタの拡張領域及び／又はソース／ドレイン領域である。
異なる態様において、基板は、歪み領域の下方において、バルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、Ｓｉ上の緩和ＳｉＧｅ、バルクＧｅ、またはこれらの混合物を含む。
プレーナ接合と比較して、一般にＦｉｎＦＥＴまたはＭｕＧＦＥＴと称されるマルチゲート３Ｄ構造上の接合形成は、等方性のドーピングプロファイルを達成する際に追加の挑戦を提示する。詳細には、使用するイオンビームの単一指向性、および積み上げ構造（フィン）での斜影(shadowing)効果のため、従来のイオン注入技術を用いて等方性のＦｉｎＦＥＴ接合を達成することは困難になり得る。
特に、極めて狭いフィンでは、例えば、（約）２０ｎｍ未満のフィン幅の場合、従来のイオン注入工程の結果として形成されるアモルファスＳｉ（アモルファス化）は、熱アニールによって、結晶Ｓｉに完全に回復（再成長）できない。高温（例えば、１０５０℃未満）でも、フィンの上部には結晶Ｓｉの代わりにポリＳｉが形成され、後続の選択エピタキシャル成長（ＳＥＧ）の際、より低い選択性およびフィン細線化(thinning)をもたらす。
本発明の異なる態様において、核種(species)を狭いフィン構造（例えば、ＦｉｎＦＥＴデバイス）の中に導入して、等方性のドーピングプロファイルを形成する方法が開示される。該方法は、初期の結晶化度を有し、あるフィン幅を有する、半導体材料中に作成され、少なくとも露出したフィン構造を含む基板を、反応チャンバの中に用意することと、少なくとも露出したフィン構造の上に、気相堆積（ＶＰＤ: vapor phase deposition）によって等方性の核種含有層を形成することと、続いて、熱処理を実施し、これにより核種含有層から核種の少なくとも一部を、（露出）フィン構造の中に等方的に拡散し、露出フィン構造の中に拡散した核種の少なくとも一部を活性化し、これによりフィン幅の１／２より大きいまたはこれに等しい深さを持つ等方性のドーパントプロファイルを形成し、半導体材料の初期の結晶化度を保存することとを含む。
本発明の状況において、用語「等方性のドーパントプロファイル」とは、フィン構造の形状に追従するドーパントプロファイルを参照することを意味する。用語「露出したフィン構造」とは、ここでは、何れか他の層によって覆われていないフィン構造を記述することを意味する。
本発明の方法の状況において、この分野で周知である何れの熱処理もここでは使用してもよい。こうした適切な熱処理は、当業者によって容易に識別され、これに限定されないが、急速加熱処理（ＲＴＰ）、急速加熱アニール（ＲＴＡ）、レーザアニール、またはこれらの何れかの組合せを含む。典型的な急速加熱処理（ＲＴＰ）は、基板を、好ましくは（約）１０５０℃の目標温度まで上昇し、基板を目標温度で、ある時間（ソーク時間(soak time)）浸し、基板を好ましくは（約）２００℃の基礎温度まで降下させる。「スパイクアニール」の場合、過剰なドーパント拡散を防止するために用いられる典型的なＲＴＰであり、高い傾斜レート(ramp rate)、好ましくは（約）７５℃／秒またはそれ以上であり、ソーク時間は短い（約１秒）または無しが望ましい。
好ましい態様によれば、ここで使用する熱処理は、急速加熱処理であり、より好ましくはスパイクアニールである。好ましくは、急速加熱処理は、（約）８００℃〜（約）１３００℃、好ましくは（約）９００℃〜（約）１２００℃、より好ましくは（約）１０００℃〜（約）１１００℃の温度，最も好ましくは（約）１０５０℃の温度で行う。好ましくは、急速加熱処理のためのソーク時間(soak time)は、（約）０．１秒〜（約）１．５秒であり、より好ましくは（約）０．５秒〜（約）１．５秒であり、さらに好ましくは急速加熱処理のためのソーク時間は（約）１秒である。代替として、急速加熱処理は、ソーク時間無しで実施する。より好ましい態様において、ここで使用する（第１及び／又は第２）熱処理は、急速加熱処理であり、より好ましくは、（約）１０５０℃の温度で（約）１秒のスパイクアニールである。
代替として、熱処理は、レーザアニールである。好ましくは、レーザアニールは、サブ溶融(sub-melt)ミリ秒アニールである。特定の態様によれば、サブ溶融(sub-melt)ミリ秒アニールは、（約）８０８ｎｍのレーザ波長で、（約）０．５ｍｓの滞留時間(dwell time)に対応した（約）１５０ｍｍ／ｓの固定した走査速度のダイオードバーレーザシステムを用いて実施される。
本発明の特定の態様は、気相堆積（ＶＰＤ）によって、完全に等方性のｐ型およびｎ型の拡張部を、（約）２０ｎｍより小さい、より好ましくは（約）１０ｎｍより小さいフィン幅を持つフィン形状（ＦｉｎＦＥＴ）を備えたマルチゲートトランジスタに形成することを開示する。
図６および図６を説明する対応した段落に示すように、フィン幅の１／２と等しいか、これより大きいドーパントプロファイル深さを目的として、サブ１００ｎｍ ＭＯＳＦＥＴの拡張領域を形成するために従来から用いたドーパント量に対応したドーパント量で、狭いフィン構造へ（従来の）イオン注入を実施した場合、（従来の）イオン注入の際、フィン構造のアモルファス化が生じ、続いてフィン構造を完全に再結晶化するために残るシリコン種(seed)が充分には存在しない。高温アニールの時でも、フィン構造の上部は、多結晶のままである。
好都合には、ＦｉｎＦＥＴの拡張領域は、気相堆積（ＶＰＤ）および続く熱アニールによって形成できる。この場合、ドーパントをフィンの中に拡散させる熱処理（アニール）は、ＨＤＤ（高ドープドレイン）注入の活性化アニールと同時に実施可能であり、こうして全体の熱収支を低減し、製造フローを簡略化できる。従来のＣＭＯＳフローでは、拡張部形成はＨＤＤ注入より前に行われ、これらのＨＤＤ注入を活性化するスパイクアニールは、堆積した拡張部ドーパントの内部拡散のために充分な熱収支を提供する。
幾つかの場合、ＨＤＤ注入後の活性化アニールの熱収支は大きくなり過ぎることがあり、深すぎる拡張部ドーパントプロファイルを生じさせる。この不要な効果を防止するために、本発明の異なる態様は、ＶＰＤより前に、等方性の誘電体を半導体基板またはフィン構造の上に堆積／成長させることを開示する。誘電体は、活性化アニールの際、ドーパントのための拡散制御層（ＤＣＬ）として機能し、より浅いドーパントプロファイルを生じさせる。誘電体は、犠牲的であり、活性化アニールの後、例えば、ＨＦベースのウェットエッチング処理によって除去可能である。
誘電体の組成および厚さならびに気相堆積パラメータは、半導体基板（例えば、歪み層）または半導体構造（例えば、フィン構造）において要求される最終ドーパントプロファイル（活性化アニール後）を得るために変更できる。パラメータ（最適化）の適切な組合せを見つけることは、当業者の実践内である。典型的には約１ｎｍの厚さを持つ拡散制御層は、酸化性混合物中でクリーニング処理、例えば、ＩＭＥＣクリーニングによって形成できる。ＩＭＥＣクリーニングは、クリーニング手順の最後に、Ｏ３／脱イオン水処理を実施することによって、化学（ウェット）酸化物を形成することを含む。
ＶＰＤプロセスの温度及び／又は圧力範囲は、堆積の際、フィン構造が作成される半導体材料のリフローを防止するように選択される。本発明の状況において、用語「リフロー」とは、ＶＰＤプロセス条件の結果として、フィン構造の半導体材料の表面拡散を記述することを意味する。これは、狭いフィン構造の場合、例えば、（好ましくは）２０ｎｍ未満、より好ましくは（約）１０ｎｍ未満の幅の場合、特に重要である。リフローは、フィン形状を大きく歪ませることがあるためである。リフローが発生するときの具体的な条件は、半導体材料（Ｓｉ，Ｇｅ，ＩＩＩ−Ｖ化合物など）に依存する。Ｓｉの場合、（約）６００℃より上で、減圧（１０〜４０ｔｏｒｒ）下で著しいリフローが観察され、このことは、露出したシリコンのＶＰＤプロセスウインドウを（約）６００℃未満の温度、または（約）４０ｔｏｒｒより高い圧力に制限する。
好都合には、基板上部の拡散制御層（誘電体）及び／又は半導体材料を含有するフィン構造は、下地の半導体材料のリフローを防止し、その結果、前段落で言及したＶＰＤ（温度／圧力）プロセスウインドウを広げる。
図２は、ＶＰＤ ＢドープＳｉ基板（ブランケットウエハ）についてＳＩＭＳ（二次イオン質量分析法）の結果を示し、（１）堆積したままの(as-deposited)のＢプロファイル、（２）（約）１０５０℃、（約）１秒、Ｎ２下の熱活性化アニール後のＢプロファイルを示す。両方の場合、正確な測定を可能にするため、ＳＩＭＳ測定の直前にキャップ層を（約）６００℃で堆積した。
図３は、Ｓｉ基板の上部に化学酸化物を有するＶＰＤ ＢドープサンプルについてのＳＩＭＳの結果であり、化学酸化物は、ＶＰＤ工程の前にＩＭＥＣクリーンによって形成しており、（１）堆積したままの(as-deposited)のＢプロファイル、（２）（約）１０５０℃、（約）１秒、Ｎ２下の熱活性化アニール後のＢプロファイルを示す。両方の場合、正確な測定を可能にするため、ＳＩＭＳ測定の直前にキャップ層を（約）６００℃で堆積した。
堆積したままののピーク（図２と図３のカーブ１）を比較すると、シリコン（１００）と比べて、酸化物ではより低いホウ素量を示し（酸化物での１ｘ１０１５ｃｍ−２ 対 Ｓｉでの１．７ｘ１０１５ｃｍ−２）、Ｓｉと比べて酸化物ではより低い付着係数を示している。より低い付着係数を補償するため、初期の堆積量は、堆積時間またはドーパント前駆体フローを調整することによって変更できる。図２と図３に示すように、酸化物上に堆積したホウ素は、かなり浅い内部拡散プロファイルを示し（図２と図３のカーブ２）、薄い化学酸化物が有効な拡散制御層として機能することを示す。図面から推定できるように、第１のケース（Ｓｉ上）の内部拡散深さは、約２７ｎｍであり、第２のケース（酸化物上）の内部拡散深さは、約１６ｎｍである。
本発明の代替の態様において、該方法は、フィン構造が作成される半導体材料のエピタキシャル単分子層を、等方性の核種含有層の上に成長させることをさらに含み（または、からなり）、これによりフィン構造での置換サイトに核種を導入／組み込む。気相堆積（ＶＰＤ）とエピタキシャル成長のこの組合せは、ここでは原子層エピタキシー（ＡＬＥ）と称している。
好都合には、等方性の核種含有層を形成して、半導体材料のエピタキシャル単分子層を成長させるシーケンスは、少なくとも２回繰り返し可能であり、これにより半導体基板に組み込み／導入した核種の濃度を増加させる。
本発明の異なる態様において、核種はドーパントであり、全てのドーパント堆積ステップ（ＶＰＤ）は、半導体材料（Ｓｉ，Ｇｅ，ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）など）のエピタキシャル堆積／成長が続き、続いて、新しいドーパント堆積を実施できる。このシーケンス ＶＰＤ−エピタキシャル成長は、要求される厚さ及び／又はドーパント濃度に達するまで、多数回（サイクル）繰り返し可能である。１つのサイクルで堆積したドーパント量は、半導体材料の単分子層の同等量を超えない。その結果、ドーパントは、エピタキシャル堆積の際、置換サイトに全体に／完全に組み込まれ、（追加の）活性化アニール（即ち、熱処理）が必要でないという利点を有する。
幾つかの態様において、シーケンスの間で第２半導体材料のエピタキシャル単分子層が形成される。その結果、ヘテロエピタキシャル半導体材料（例えば、１つのＳｉ単分子層、１つのＧｅ単分子層）がドーパント含有層の上に形成され、シーケンス ＶＰＤ−エピタキシャル成長は、多数回（サイクル）繰り返される。
図４は、原子層エピタキシー（ＡＬＥ）プロセスを概略的に示し、基板（Ｓ）は、バルク半導体材料（例えば、ＳｉまたはＧｅ、あるいはＳＯＩ／ＧｅＯＩスタック）（８）と、露出した半導体構造（１０）とを備える。露出した半導体構造（１０）の上に、核種含有層（１２）および半導体材料含有層（１４）が１つのＶＰＤ−エピタキシャル成長シーケンスで堆積される。幾つかの態様において、このシーケンスは「ｎ」回（サイクル）繰り返し可能であり、各サイクルは、核種含有層（１２）を堆積することと、半導体材料の単分子層（１４）形成することとを含む（からなる）。
好都合には、原子層エピタキシーを使用した場合、極めて高い活性レベルが得られ、ドーパントの固溶限より高くなる。これは、成長プロセスは、ドーパントの表面拡散温度未満で実施できる非平衡プロセスであるためである。
本発明の異なる態様において、半導体デバイスが開示され、あるフィン幅を有し、ドーパントで改質され、等方性のドーパントプロファイルおよびドーパントプロファイル深さを有するフィン構造を含む基板を備え、フィン構造は、ドーパント導入前の初期の結晶化度を有する半導体材料中に作成され、ドーパントプロファイル深さは、フィン幅の１／２より大きいまたはこれに等しく、フィン構造は、ドーパント導入およびドーパント活性化の際、サブ１００ｎｍ ＭＯＳＦＥＴの拡張領域を形成するために用いたドーパント量と同等またはより高いドーパント量で、その結晶化度を保存（または維持）している。
本発明の状況において、用語「等方性のドーパントプロファイル」とは、フィン構造の形状に追従するドーパントプロファイルを参照することを意味する。用語「ドーパントプロファイル深さ」とは、ドーパントがフィン構造内に侵入した全体距離（フィン構造の露出した表面に垂直な方向に測定）を参照することを意味する。
サブ１００ｎｍ ＭＯＳＦＥＴの拡張領域を形成するために従来用いたドーパント量の典型的な例は、明細書の他の箇所で検討している。
本発明の方法を用いて製造した等方性ドープ接合は、より高い駆動電流を得ることが可能である。図５は、ＦｉｎＦＥＴデバイスの断面を示し、（ａ）上部のみ拡張部、（ｂ）等方的拡張部を備える。図５（ｃ）は、ＦｉｎＦＥＴデバイスのシミュレーションしたデバイス電流を示し、（ａ）上部のみドープした接合、（ｂ）等方ドープした接合を備える。（約）３５ｎｍの幅、（約）６０ｎｍの高さを持つフィン構造のＦｉｎＦＥＴの等方性ドーピングでは、Ｖｄｄ＝１．２Ｖで、駆動電流の倍増が推測される。
本発明の追加の利点は、気相堆積／原子層エピタキシー（ＡＬＥ）が狭いフィン構造のアモルファス化を防止できることである。特に、極めて狭いフィンでは、例えば、（約）２０ｎｍ未満のフィン幅の場合、従来のイオン注入工程の結果として形成されるアモルファスＳｉは、熱アニールによって、結晶Ｓｉに完全に回復（再成長）できない。高温（例えば、１０５０℃未満）でも、フィンの上部には結晶Ｓｉの代わりにポリＳｉが形成され、後続の選択エピタキシャル成長（ＳＥＧ）の際、より低い選択性およびフィン細線化(thinning)をもたらす。
上記と合わせて、図６は、サブ−２０ｎｍ幅のＳｉフィンの断面透過電子顕微鏡（ＸＴＥＭ）像を示す。ａ−ＳｉはアモルファスＳｉ、ｃ−Ｓｉは結晶Ｓｉ、ｐｏｌｙ−Ｓｉは多結晶Ｓｉであり、（ａ）約１６ｎｍのドーパントプロファイル深さを持つＡｓの深い(deep)注入後、（ｂ）Ａｓ注入と、（約）６００℃、６０秒のアニールの後、（ｃ）Ａｓ注入と、（約）１０５０℃での急速加熱アニール（ＲＴＡ）の後、である。図６（ａ）に示すように、Ａｓの深い注入後、上部５０ｎｍのアモルファス化が観察され、上部５０ｎｍは、アモルファスＳｉに対応して淡灰色を有する。図６（ｂ）に示すように、（約）６００℃、（約）６０秒の熱アニールの後、フィン構造の底部において、僅かに大きいｃ−Ｓｉ領域（濃灰色）によって不完全な再成長が観察される。図６（ｃ）に示すように、（約）１０５０℃でのＲＴＡ後は、完全な再成長が観察されるが、多くの双晶境界欠陥がまだ存在している。さらに、上部２５ｎｍは、多結晶シリコン（図では淡灰色）に変換しており、後続の選択エピタキシャル成長（ＳＥＧ）の際、追加のフィン細線化をもたらす。選択エピタキシャル成長が反応性堆積とエッチング工程の組合せであり、両方の反応が同時に生ずるため、追加のフィン細線化が発生する。ＳＥＧのプロセス条件は、優先的な半導体堆積が結晶半導体（例えば、Ｓｉ）表面の上で発生し、そして、優先的なエッチングがマスキング表面（例えば、酸化物および窒化物）の上で発生するように選択される。これは、開放した半導体表面上における半導体材料の堆積と、マスキング表面上で半導体材料の堆積を防止することを意味する選択エピタキシャル成長を可能にする。しかしながら、半導体層の材料品質の減少とともに、エッチング速度は増加する。適切なプロセス条件が単結晶表面上での正の成長レートを持つ選択堆積を可能にする場合、エッチングレートは、多結晶半導体表面での成長レートより高くなるかもしれない。この負の成長レート（エッチング）は、不要なフィン細線化を生じさせる。
等方性のフィン拡張部ドーピングを原子層エピタキシーで実施する態様では、フィンおよびソース／ドレイン領域は、ドーピングプロセスの前に、部分的にエッチングバックが可能であり、そして、前の態様で説明したように、選択再成長が周期的な工程で続く。
特定の態様では、フィン形状を持つＳｉサンプル（ウエハ）を調査した。フィン形状を持つウエハは、最初にクリーニング工程（ＩＭＥＣクリーン）を適用して、拡散制御層として機能する薄い化学酸化物を形成し、そして、（約）６００℃、２０ｔｏｒｒ（２６３Ｐａ）の圧力でＢ−ＶＰＤ（Ｂ２Ｈ６）によって接合を形成し、続いて（約）１０５０℃のスパイクアニールを行った。
図７は、フィン形状を持つバルクＳｉ上で、Ｂ−ＶＰＤによって形成された接合についてのＳＳＲＭ（走査型広がり抵抗顕微鏡）像（左側）、および計算した接合深さ（右側）を示す。ＳＳＲＭは、半導体断面上において局所抵抗の２次元プロファイル形成のための方法であり、電子キャリアおよび不純物の分布の分析が可能になる。測定値は、（約）２４〜２７ｎｍの深さで、高い等方性の接合の形成を示している。
本発明の異なる態様は、気相堆積（ＶＰＤ）を用いて、例えば、（好ましくは）半導体歪み層または半導体構造（例えば、好ましくはフィン構造）などの基板の等方性ドーピングを達成しつつ、その歪み特性及び／又はその結晶化度を保存することを開示する。
本発明によれば、基板の等方性ドーピングを達成するための気相堆積（ＶＰＤ）の使用は、本発明の異なる態様に関連した、単一の一般的な発明概念である。
ヘテロエピタキシャル界面での均一／整合したドーピングプロファイルを達成するための気相堆積（ＶＰＤ）の使用の非限定的な例と、同時に、従来の製造フローを簡略化することについて、以下に開示している。
本発明の他の態様において、整合したドーパント濃度を持つヘテロエピタキシャル接合を製造する方法が開示され、該方法は、第１のドーピングレベルを有する第１半導体材料を用意することと、その上に、その場(in-situ)ドープのエピタキシャル成長によって第２のドーピングレベルを有する第２半導体材料を形成することとを含み（または、からなり）、第２半導体材料を形成する前に、第１半導体材料の上で気相堆積工程を実施し、これにより第１のドーピングレベルを、第２のドーピングレベルと等しくなる（整合する）ように調整する。
表現「その場(in-situ)ドープのエピタキシャル成長」とは、ここでは、ドーパントが処理チャンバ（その場(in-situ)）内に供給され、成長プロセスの際に成長材料中に組み込まれるエピタキシャル成長を参照することを意味する。
特定の態様において、エピ−チップ(epi-tip)（例えば、好ましくは、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）エピタキシャル層）の形成／成長の前に、トランジスタのソース−ドレインエリアをプリドープ(pre-dope)する方法が開示され、例えば、上部Ｓｉ表面近くの高い活性ドーパントレベルを、エピタキシャル成長したエピ−チップでのドーパントレベルと等しく（整合）できるようにする。その結果、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）／Ｓｉ界面の両側でのドーパント濃度のより良好な整合が達成される。従来の製造フローと代替の製造フローの例について以下説明する。
進歩したＣＭＯＳ製造法は、ソース／ドレイン（例えば、Ｓ／Ｄ）エリアにおいて選択成長された薄いＳｉまたは歪みＳｉｘＧｅ１−ｘ（０＜ｘ＜１）層を活用しており、「エピ−チップ(epi-tip)」手法として知られている。エピ−チップの目的は３つあり、（１）例えば、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）は、Ｓｉより低いバンドギャップを有することから、エピタキシャルＳｉｘＧｅ１−ｘ（０＜ｘ＜１）を成長させることによって、Ｓ／Ｄコンタクト抵抗を低減すること。（２）ＳＯＩ基板の上に隆起層を形成し（例えば、その場(in-situ)ドープのエピ層を成長させたり、エピタキシャル成長後にイオン注入工程を実施することによって、Ｓ／Ｄ接合が得られる）、短チャネル効果を低減すること。（３）応力を誘起し、その結果、例えば、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）エピ層を成長させることによって、Ｓｉチャネル内のキャリア移動度を増強すること。（４）エピ−チップをバルク上で使用し、従来のイオン注入にとって接合深さの更なる低減を可能にすること。
エピ−チップを形成するために、異なる集積機構が続く。第１の手法では、最初にＳｉ凹部が基板に形成され、エピ−チップ（エピタキシャル成長層）がチャネルと同じレベルになるようにする。この手法により、エピタキシャル成長層（例えば、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１））からチャネルへの応力伝達が生じ、コンタクト抵抗の低減化が図られる。第２の手法では、エピ−チップを基板の上部に成長して、従来のイオン注入にとって接合深さの更なる低減を可能にする。この手法は、凹部を形成するために用いられるドライエッチング工程を回避するという追加の利点を有するが、Ｓｉチャネルへの応力伝達は顕著ではない。他のオプションが、凹部および隆起(elevation)の組合せである。ＳＯＩ構造でのデバイスプロセスは隆起を必要とする。
エピタキシャル成長層がＳｉｘＧｅ１−ｘ（０＜ｘ＜１）で作成される特定の場合、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）／Ｓｉ界面ではなく、下地のシリコン基板の内部にＨＤＤ接合を有することは有益である。より低いＳｉｘＧｅ１−ｘ（０＜ｘ＜１）バンドギャップは、接合漏れ(junction leakage)に悪い影響を有するためである。
従来のイオン注入を使用した場合、注入深さは、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）／Ｓｉ界面より下方に選択できる。しかしながら、製造の観点から、その場(in-situ)ドープのＳｉｘＧｅ１−ｘ（０＜ｘ＜１）を堆積し、これを拡散源として使用できることは有益である。その場(in-situ)ドープのＳｉｘＧｅ１−ｘ（０＜ｘ＜１）での核種（例えば、ホウ素）は、熱処理の際、下地のＳｉ基板内に拡散し、そこにＨＤＤ接合を形成する。これは、イオン注入工程の他に、レジスト堆積、リソパターニング、クリーニング工程を含む注入モジュールを省略することによって、製造フローを簡略化できる。
しかしながら、イオン注入無しで、その場(in-situ)ドープのＳｉｘＧｅ１−ｘ（０＜ｘ＜１）を使用した場合、エピタキシャル成長したＳｉｘＧｅ１−ｘ（０＜ｘ＜１）（エピ−チップ）での極めて高い活性化ドーパントレベルを、下地Ｓｉでのドーパントレベルと垂直方向に整合させることは困難である。図８に示すように、従来のプロセス条件を用いると、その場(in-situ)ドープのＳｉｘＧｅ１−ｘ（０＜ｘ＜１）から下地Ｓｉ（初期はアンドープ）へのホウ素の外部拡散の後でも、ホウ素濃度の異常低下がＳｉｘＧｅ１−ｘ（０＜ｘ＜１）／Ｓｉ界面で観測される。隆起したＳｉｘＧｅ１−ｘ（０＜ｘ＜１）（Ｓｉ凹部無し）の場合、このドーパント濃度低下が、シリサイドと拡張部注入との間のコンタクト抵抗の増加を生じさせる。
本発明の態様は、気相堆積（ＶＰＤ）を用いて、エピ−チップ（例えば、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）エピタキシャル層）の形成／成長の前に、ソース−ドレインエリアをプリドープし、上部Ｓｉ表面近くに高い活性ドーパントレベルを可能にすることを開示する。その結果、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）／Ｓｉ界面の両側でのドーパント濃度のより良好な整合を達成できる。
他の態様によれば、本発明は、歪み半導体層または狭いフィン構造または半導体構造の等方性ドーピングを達成する気相堆積（ＶＰＤ）の使用に関するものである。好ましくは、フィン構造は、（約）２０ｎｍより小さいか、これと等しいフィン幅を有する。
さらに他の態様において、本発明は、歪み半導体層または狭いフィン構造または半導体構造の中に核種(species)を導入するための気相堆積（ＶＰＤ）の使用に関するものであり、フィン構造は、好ましくは、（約）２０ｎｍより小さいか、これと等しいフィン幅を有し、核種は、好ましくは、ｎ型ドーパント及び／又はｐ型ドーパントから選択される。

Claims (33)

  1. 核種を歪み半導体層の中に導入する方法であって、
    ａ）露出した歪み半導体層を含む第１領域を備えた基板を、反応チャンバの中に用意するステップと、
    ｂ）少なくとも露出した歪み半導体層の上に、気相堆積（ＶＰＤ）によって等方性の第１核種含有層を形成するステップと、
    ｃ）続いて、第１熱処理を実施し、これにより第１核種含有層から第１核種の少なくとも一部を歪み半導体層の中に拡散し、歪み半導体層の中に拡散した第１核種の少なくとも一部を活性化するステップと、含む方法。
  2. 基板は、露出した歪み半導体層を含む第２領域を備えており、
    ｄ）第１領域の露出した歪み半導体層の中に第１核種を拡散した後、拡散マスクを形成し、これにより基板の第１領域を覆うステップと、
    ｅ）反応チャンバ内で、少なくとも露出した歪み半導体層の上に、気相堆積（ＶＰＤ）によって等方性の第２核種含有層を形成するステップと、
    ｆ）続いて、第２熱処理を実施し、これにより第２核種含有層から第２核種の少なくとも一部を歪み半導体層の中に拡散し、拡散した第１核種及び／又は歪み半導体層の中に拡散した第２核種の少なくとも一部を活性化するステップ、とをさらに含む請求項１記載の方法。
  3. 前記熱処理は、急速加熱処理（ＲＴＰ）、急速加熱アニール（ＲＴＡ）、レーザアニール、またはこれらの何れかの組合せを含む請求項１または２記載の方法。
  4. 露出した歪み半導体層は、自然酸化物層を上部に備えており、
    露出した歪み半導体層から自然酸化物層を除去するステップをさらに含む請求項１〜３のいずれかに記載の方法。
  5. 等方性の第１核種含有層及び／又は第２核種含有層を形成する前に、拡散制御層（ＤＣＬ）が少なくとも露出した歪み半導体層の上に形成される請求項１〜４のいずれかに記載の方法。
  6. 第１核種は、アルシン（ＡｓＨ３）、ホスフィン（ＰＨ３）またはこれらの混合物からなるグループから好ましく選択されたｎ型ドーパントであり、
    第２核種は、ジボランとなるように好ましく選択されたｐ型ドーパントである請求項２〜５のいずれかに記載の方法。
  7. 等方性のｎ型ドーパント含有層を形成するステップは、ドーパント脱離限界より低い温度で実施する請求項６記載の方法。
  8. 等方性のｐ型ドーパント含有層を形成するステップは、ドーパント内部拡散限界より低い温度で実施する請求項６記載の方法。
  9. 歪み層の下方において、基板は、バルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、ＳＯＩ上のＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、Ｓｉ上のＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、バルクＧｅ、またはこれらの混合物を含む請求項１〜８のいずれかに記載の方法。
  10. 歪み半導体層は、歪みＳｉ、歪みＧｅ、歪みＳｉｘＧｅ１−ｘ（０＜ｘ＜１）、歪みＩＩＩ−Ｖ材料、歪みＳｉＣ、またはこれらの混合物を含む請求項１〜９のいずれかに記載の方法。
  11. 歪み半導体層は、歪みＳｉからなる請求項１〜１０のいずれかに記載の方法。
  12. 拡散制御層は、シリコン酸化物である請求項５〜１１のいずれかに記載の方法。
  13. 第１及び／又は第２核種含有層を形成するステップは、第１及び／又は第２核種含有前駆体およびキャリアガスを反応チャンバ内に注入するステップを含み、
    キャリアガスは、好ましくは、Ｎ２，Ｈ２，Ｈｅまたはこれらの混合物からなるグループから選択され、より好ましくは、キャリアガスは、Ｎ２に選択される請求項１〜１２のいずれかに記載の方法。
  14. 第１及び／又は第２核種含有層を形成するステップは、１０ｔｏｒｒ（１３１Ｐａ）〜１ａｔｍ（１０ｋＰａ）の圧力で実施する請求項１〜１３のいずれかに記載の方法。
  15. 反応チャンバは、エピタキシャル反応容器、低圧化学気相成長（ＬＰＣＶＤ）チャンバ、減圧化学気相成長（ＲＰＣＶＤ）チャンバ、常圧化学気相成長（ＡＰＣＶＤ）チャンバ、超高真空気相成長（ＵＨＶ−ＣＶＤ）、またはガスソース分子線（ＧＳＭＢＥ）チャンバである請求項１〜１４のいずれかに記載の方法。
  16. チャネル領域と、チャネル領域に近接し、ドーパントで改質(modified)した少なくとも歪み領域を含む基板を備え、
    歪み領域は、ドーパントを導入する前に、チャネル領域においてキャリア移動度の増強を誘発するものであり、
    歪み領域によって誘発されたキャリア移動度の増強は、ドーパント導入およびドーパント活性化の際、サブ１００ｎｍ ＭＯＳＦＥＴの拡張領域を形成するために従来から用いたドーパント量と同等またはより高いドーパント量に、本質的に保持されている半導体デバイス。
  17. 歪み領域は、歪みＳｉからなり、
    基板は、バルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、Ｓｉ上の緩和ＳｉＧｅ、バルクＧｅ、またはこれらの混合物をさらに含む請求項１６記載の半導体デバイス。
  18. 核種を狭いフィン構造に導入して、等方性のドーパントプロファイルを形成する方法であって、
    ａ）初期の結晶化度を有し、あるフィン幅を有する、半導体材料中に作成され、少なくとも露出したフィン構造を含む基板を、反応チャンバの中に用意するステップと、
    ｂ）少なくとも露出したフィン構造の上に、気相堆積（ＶＰＤ）によって等方性の核種含有層を形成するステップと、
    ｃ）続いて、熱処理を実施し、これにより核種含有層から核種の少なくとも一部を、露出したフィン構造の中に等方的に拡散し、露出したフィン構造の中に拡散した核種の少なくとも一部を活性化し、これによりフィン幅の１／２より大きいまたはこれに等しい深さを持つ等方性のドーパントプロファイルを形成し、半導体材料の初期の結晶化度を保存するようにしたステップと、含む方法。
  19. 前記熱処理は、急速加熱処理（ＲＴＰ）、急速加熱アニール（ＲＴＡ）、レーザアニール、またはこれらの何れかの組合せを含む請求項１８記載の方法。
  20. 等方性の核種含有層を形成する前に、拡散制御層（ＤＣＬ）が、少なくとも露出したフィン構造の上に形成される請求項１８または１９記載の方法。
  21. 核種は、アルシン（ＡｓＨ３）、ホスフィン（ＰＨ３）またはこれらの混合物からなるグループから好ましく選択されたｎ型ドーパントであり、
    及び／又は、核種は、ジボランとなるように好ましく選択されたｐ型ドーパントである請求項１８〜２０のいずれかに記載の方法。
  22. 等方性のｎ型ドーパント含有層を形成するステップは、ドーパント脱離限界より低い温度で実施する請求項２１記載の方法。
  23. 等方性のｐ型ドーパント含有層を形成するステップは、ドーパント内部拡散限界より低い温度で実施する請求項２１記載の方法。
  24. フィン構造が作成される半導体材料のエピタキシャル単分子層を、等方性の核種含有層の上に成長させるステップをさらに含み、これによりフィン構造での置換サイトに核種を導入／組み込むようにした請求項１８〜２３のいずれかに記載の方法。
  25. 請求項１８記載のような熱処理を実施するステップを省略するようにした請求項２４記載の方法。
  26. 等方性の核種含有層を形成し、半導体材料のエピタキシャル単分子層を成長させるシーケンスは、少なくとも２回繰り返され、これにより半導体基板に組み込み／導入した核種の濃度を増加させるようにした請求項２４または２５記載の方法。
  27. シーケンスの間に、第２半導体材料のエピタキシャル単分子層を形成するようにした請求項２６記載の方法。
  28. フィン幅は、２０ｎｍより小さいか、これと等しい請求項１８〜２７のいずれかに記載の方法。
  29. あるフィン幅を有し、ドーパントで改質され、等方性のドーパントプロファイルおよびドーパントプロファイル深さを有するフィン構造を含む基板を備え、
    フィン構造は、ドーパント導入前の初期の結晶化度を有する半導体材料中に作成され、
    ドーパントプロファイル深さは、フィン幅の（約）１／２より大きいまたはこれに等しく、
    フィン構造は、ドーパント導入およびドーパント活性化の際、サブ１００ｎｍ ＭＯＳＦＥＴの拡張領域を形成するために用いたドーパント量と同等またはより高いドーパント量で、その結晶化度を保存している半導体デバイス。
  30. フィン幅は、２０ｎｍより小さいか、これと等しい請求項２９記載の半導体デバイス。
  31. 整合したドーパント濃度を持つヘテロエピタキシャル接合を製造する方法であって、
    第１のドーピングレベルを有する第１半導体材料を用意するステップと、
    その上に、その場(in-situ)ドープのエピタキシャル成長によって第２のドーピングレベルを有する第２半導体材料を形成するステップとを含み、
    第２半導体材料を形成する前に、第１半導体材料の上で気相堆積工程を実施し、これにより第１のドーピングレベルを、第２のドーピングレベルと等しくなる（整合する）ように調整するようにした方法。
  32. 第１半導体材料はシリコンであり、第２半導体材料は、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）である請求項３１記載の方法。
  33. 歪み半導体層または狭いフィン構造の等方性ドーピングを達成する気相堆積（ＶＰＤ）の使用であって、
    フィン構造は、好ましくは、２０ｎｍより小さいか、これと等しいフィン幅を有するようにした気相堆積の使用。
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