JPH11509370A - Mosトランジスタの製造方法 - Google Patents
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Abstract
(57)【要約】
基板(1)内にMOSトランジスタを形成する際に、ソース/ドレイン領域(9)及びドープされたゲート電極(10)は同時にドープ層(8)からの拡散により形成され、その際ソース/ドレイン領域(9)へのドーパントの分布をソース/ドレイン領域(9)の表面の透過性拡散バリヤ(7)により調整する。更にドーパントがゲート電極(10)から半導体基板(1)内に達するのを阻止するようにドーパントバリヤ(3′)を設ける。
Description
【発明の詳細な説明】
MOSトランジスタの製造方法
バッテリーで作動される回路並びに実装密度の高い論理回路には2ボルト以下
の供給電圧Vddで作動するMOSトランジスタが益々使用されてきている。この
種の供給電圧では十分な電流ゲイン(パフォーマンス)を保証するためにゲート
長及びカットオフ電圧は適当にスケーリングしなければならない。この種のMO
Sトランジスタの典型的なゲート長は1/4μm以下である。カットオフ電圧Vt
は0.3ボルト以下である。従ってMOSトランジスタの短チャネル挙動に対
する高度の要件が関係してくる。これらの要件は100nm以下の深さを有する
平面的なソース/ドレイン領域及び仕事関数に最適化されたゲート電極に関連す
る技術を前提とする。ゲート電極の仕事関数の最適化には通常nチャネルMOS
トランジスタ用のn+ドープされたポリシリコンーゲート電極及びpチャネルM
OSトランジスタ用のp+ドープされたポリシリコンから成るゲート電極(いわ
ゆるデュアル・ワークファンクション・ゲート・テクノロジー)が使用される。
デュアル・ワークファンクション・ゲート・テクノロジーでは各トランジスタ
のポリシリコンから成るゲート電極及びソース/ドレイン領域は同じ導電型によ
りドープされているので、ゲート電極及びソース/ドレイン領域は原則として同
時にイオン注入によりドープすることができる。しかし平面的なソース/ドレイ
ン領域を有するMOSトランジスタの場合にもゲート電極はゲート内のドーパン
トの涸渇(ゲートの空乏化)による電流ゲインの損失を回避するため高ドープさ
れなければならない(これに関しては例えばシー・ワイ・ウォングその他による
「IEDM’88」第238頁参照)ので、平面的なソース/ドレイン領域及び
注入により高ドープされたゲート電極の形成に対する要件は極めて多岐にわたり
、その結果平面的なソース/ドレイン領域を有するMOSトランジスタに関する
可能性はなくなる。
イオン注入の場合種々の効果により平面的にドープされた領域の最小の深さを
限定する注入分布の拡大を来す。いわゆるチャネリング効果により無視し得ない
ドーパント分がイオンの到達範囲に相当するよりも深く結晶中に侵入する。その
際形成されるチャネリング−テールは注入分布を拡大する。この効果は結晶格子
中の規則性によるものであるので、ドーパントの注入前にシリコン又はゲルマニ
ウムの補助的注入によりドープ領域が形成されるシリコンの範囲を非晶質にする
(いわゆる予備非晶質化)ことが提案されている(これに関してはアール・ビー
・フェアによる「IEDM’87」第260頁参照)。シリコン又はゲルマニウ
ムの注入の際に形成される結晶欠陥はドーピング後補助的熱工程で回復されなけ
ればならない。
更に注入分布は、注入の際に特にドーパントがホウ素及びリンの場合拡散速度
を増進するシリコンの格子間原子を形成することにより拡大される(これに関し
てはピー・ビー・グリフィンその他による「IEDM’93」第295頁参照)
。
平面的なソース/ドレイン領域を有するMOSトランジスタを製造する公知方
法では、ゲート電極及びソース/ドレイン領域のドーピングは2工程で最適化さ
れる。
ティー・エグチその他による「IEDM’93」第831頁から、その場でド
ープされたポリシリコンからゲート電極を形成する方法が公知である。ゲート電
極のパターン化の後ソース/ドレイン領域を注入により形成する。このプロセス
では1〜2のフォトレジストマスクにより余計な出費が生じる。
ディー・シー・エム・ユウその他による「IEDM’94」第489頁から、
ソース/ドレイン領域及びゲート電極をそれぞれ別個の注入工程で形成する方法
が公知である。ソース/ドレイン注入の際にイオン線は曲げられ、極端に低いエ
ネルギーで照射される。各注入には別個のマスクが必要である。
ティー・ホリによる「IEDM’94」第75頁から平面的なソース/ドレイ
ン領域を有するMOSトランジスタの製造方法が公知であり、その際ソース/ド
レイン領域の深さは補助的に曲げられた逆注入により補足的に削減される。この
逆注入の際にゲート電極は補助マスクにより覆われる。
エム・トゴその他による「VLSI Symp.’94」第21頁からゲート
酸化物を備えられている半導体基板上にまずゲート電極を形成するMOSトラン
ジスタの製造方法が公知である。ゲート電極の側方にソース/ドレイン領域が設
けられている領域がゲート酸化物で覆われている。引続きソース/ドレイン領域
及びゲート電極用の領域を覆うポリシリコン層を析出する。注入によりポリシリ
コン層をp+ドープする。引続き拡散によりソース/ドレイン領域を形成する。
最後にポリシリコン層を除去する。この場合もまたゲート電極はソース/ドレイ
ン領域を形成する前にドープされる。
本発明の課題は、平面的なソース/ドレイン領域を形成することができ、特に
必要とされるマスクに関連するプロセスの出費を公知方法に比べて低減するMO
Sトランジスタの製造方法を提供することにある。
この課題は本発明により、請求項1に記載の方法により解決される。本発明の
他の実施態様は従属請求項から明かである。
本発明方法ではソース/ドレイン領域及びゲート電極は同時にドープ層からの
拡散により形成される。ソース/ドレイン領域及びゲート電極中のドーパント分
布に対する種々の要件は、ソース/ドレイン領域の表面にそれを通して拡散が行
われる透過性の拡散バリヤを配設することにより満たされる。拡散バリヤとして
は例えば厚さ0.1〜10nmの薄い界面酸化物が適している。この拡散バリヤ
により半導体基板内への拡散は回避される。しかし拡散は完全には阻止されない
。他方ではドープ層が直接シリコンパターンの表面に配設されているため、ゲー
ト電極を形成する際にシリコンパターンからのドーピングにより阻止できない拡
散が生じ、そのためそこに高度のドーピングが、有利には5×1019〜5×1021
原子/cm3の範囲で達成される。
半導体基板は少なくともMOSトランジスタの範囲で単結晶シリコンから成る
と有利である。その際SOI基板の単結晶シリコンウェハであってもシリコン層
であってもよい。
このドープ層は例えばポリシリコンから成るドープされていない層の析出及び
引続いての拡散又は注入によるドーピングにより形成されてもよい。ドープ層の
形成にはドープされていない非晶質又は多結晶シリコン及び例えばPSG又はB
SGから成るドープされたガラスから成る2重層を形成してもよい。その際ドー
プされたガラスは析出又は被覆により形成可能である。ドープ層はドープされた
シリコン又はドープされたガラスのその場でのドープ析出により形成されると有
利である。その場合ドーパントの拡散の際にドープ層の酸化が可能であるのでド
ープ層をドープされたポリシリコンから形成すると有利である。更にドープされ
たポリ・シリコン層の形成はMOS技術で一般的な工程である。
例えばドープされたポリシリコン又はドープされたガラスのその場でのドープ
析出によりドープ層を形成することは、ソース/ドレイン領域及びゲート電極の
形成に注入工程を必要としない利点を有する。従って従来技術から公知の方法で
チャネリング又は結晶欠陥により高められた注入速度のような注入と関連する問
題点はなくなる。従って本発明方法では150nm以下の厚さのゲート電極を有
する平面的なゲートパターンを形成することも可能である。このように平面的な
ゲートパターンはフォトリソグラフィ及びエッチング法での結像誤差及びエッチ
ング誤差を最小化するトポロジの低減をもたらす。このことは特に1/4μm以
下のパターンサイズの場合に重要である。更に低減されたトポロジの場合パター
ンの表面の段差は少なくなり、その結果例えばBPSGでの終局の平坦化に対す
る要件が少なくなる。リフロー温度及びリフロー時間は減らされた段差の高さに
より削減することができる。従って全パターンは低減された熱勘定に置かれ、こ
れが達成可能のソース/ドレイン領域のドーパント分布に有利に作用する。
シリコンパターン及びゲート誘電体をシリコンパターンと半導体基板との間に
ドーパントバリヤが生じるように形成することは本発明の枠内にある。これは例
えば、ゲート誘電体とシリコンパターンとの間にシリコンパターンと同時にパタ
ーン化される窒素含有シリコンから成る層を形成することにより行われる。或は
窒化酸化物又は高温RTO−SiO2から成るゲート誘電体を形成する。窒素含
有シリコン並びに窒化酸化物又は高温RTO−SiO2はドーパントに対し不透
過性である特性を有する。この実施形態は、ドープ層をドープされていない層の
析出及び引続いての注入により形成する際に例えばチャネリング効果によりドー
パントがシリコンパターン及びゲート誘電体を通ってチャネル範囲に侵入するこ
とを阻止する利点を有する。
透過性の拡散バリヤをソース/ドレイン領域の表面に自己整合的に形成すると
有利である。それにはシリコンパターンの表面にSi3N4被覆を備える。引続き
熱酸化を行うが、その際透過性拡散バリヤはソース/ドレイン領域が設けられ
ている領域の表面にSiO2層として形成される。最後にSi3N4被覆をSiO2
に対して選択的に除去する。
F、Ar、Xe又はSiを全面的に注入することにより透過性拡散バリヤの透
過率を左右することができる。拡散バリヤを通しての拡散速度はこの場合増加す
る。この措置は透過性拡散バリヤの厚さに関して比較的大きなプロセス・ウィン
ドウを生じさせる。
本発明を図面及び実施例の基づき以下に詳述する。
図1は多重層を有する半導体基板を示す。
図2はゲート誘電体及びシリコンパターンを形成するために多重層をパターン
化した後の半導体基板を示す。
図3は熱酸化後の半導体基板を示す。
図4はスペーサをエッチングした後の半導体基板を示す。
図5は透過性拡散バリヤを形成後の半導体基板を示す。
図6はSi3N4被覆を除去した後の半導体基板を示す。
図7はドープ層を被着後の半導体基板を示す。
図8はMOSトランジスタを完成した後の半導体基板を示す。
例えば単結晶シリコンから成る基板1上にゲート酸化物2を施す(図1参照)
。このゲート酸化物2は熱酸化により例えば3〜10nmの厚さに形成される。
ゲート酸化物2上に窒素含有シリコン層3を施す。この窒素含有シリコン層3
は2〜20nmの厚さに形成される。この層は非晶質のSiNに対する反応性ス
パッタリングにより窒素をドープされたポリシリコンのその場でのドープ析出に
より又は未ドープ析出及び引続いてのポリシリコンの注入により形成される。
この窒素含有シリコン層3上にシリコン層4を施す。このシリコン層4は例え
ば20〜150nmの厚さに形成される。この層は非晶質シリコン又はポリシリ
コンの析出により形成される。この層はドーパントの分布及び構造化能に関して
比較的有利な組織であるため非晶質シリコンから形成すると有利である。
シリコン層4上にSi3N4カバー層5を施す。このSi3N4カバー層5は例え
ば2〜20nmの厚さで施される。
フォトリソグラフィによるプロセス工程及びフォトレジストマスクにより窒素
含有シリコン層3、シリコン層4及びSi3N4カバー層5から形成された層構造
をパターン化する。その際ゲート酸化物2もパターン化される。その際窒素含有
シリコン層2からドーパントバリヤ3′を、シリコン層4からシリコンパターン
4′を、またSi3N4カバー層5からSi3N4被覆5′を形成する。Si3N4被
覆5′、シリコンパターン4′、ドーパントバリヤ3′並びにゲート酸化物2は
共通の側面を有する。その側面の外側の基板1の表面は少なくともソースドレイ
ン領域が形成される領域で露出している(図2参照)。
フォトレジストマスク(図示せず)を除去した後SiO2層6を形成するため
の熱酸化を行う。このSiO2層6は5〜20nmの厚さを有し、シリコンパタ
ーン4′及びドーパントバリヤ3′の露出側面並びに基板1の露出表面に配設さ
れている(図3参照)。その際シリコンパターン4′の表面はSi3N4被覆5′
により酸化に対して保護されている。
例えばCHF3/Arガスでの異方性乾式エッチングによりSiO2層6の水平
部分は除去される。その際シリコンパターン4′、ドーパントバリヤ3′及びゲ
ート酸化物2の側面にSiO2スペーサ6′が形成される。それに対してソース
/ドレイン領域が形成される領域内は基板1の表面が露出している(図4参照)
。
例えば500〜800℃での意図的な熱酸化により露出する基板1の表面に透
過性拡散バリヤ7を界面酸化物として形成する(図5参照)。透過性拡散バリヤ
は0.1〜10nmの厚さに形成される。引続きSi3N4被覆5′を例えばH3
PO4での湿式化学法により除去する。Si3N4被覆5′を除去する際に透過性
拡散バリヤ7が一定の厚さを有するようにSiO2に関して高度の選択性がある
ことは重要である(図6参照)。
引続き全面的にドープ層8を施す。このドープ層8は例えば非晶質シリコン又
はポリシリコンのその場でのドープ析出により形成される。ドープ層8は例えば
1020〜1022cm-3のドーパント濃度でホウ素ドープされている。このドープ
層8は例えば10乃至100nmの厚さで析出される(図7参照)。
酸化雰囲気中での例えばH2O中で1000℃での熱工程によりドープ層8か
らドーパントを基板1並びにシリコンパターン4′に駆逐する。その際基板1内
にpドープされたソース/ドレイン領域9が形成される。同時にシリコンパター
ン4′のドーピングによりp+ドープされたゲート電極10が形成される。更に
ドープ層8から酸化によりSiO2層8′が形成される。透過性拡散バリヤ7は
ソース/ドレイン領域9の深さが約1019cm-3のドーパント濃度で約60nm
となるように形成される。
同時にゲート電極10内のドーパント濃度を1020cm-3に調整する。このド
ーパントはゲート電極10内に均質に分布されている。ドーパントバリヤ3′は
ドーパントの駆逐の際にドーパントがMOSトランジスタのチャネル範囲に侵入
するのを阻止する。
或はゲート酸化物2は窒化酸化物又はRTO−SiO2から形成してもよい。
これらの物質はドーパントバリヤの作用をし、従ってこの場合ドーパントバリヤ
3′を省くことができる。窒化酸化物はO2雰囲気で1100℃、5〜60秒で
の酸化、NH3及び/又はN2Oの使用下の900℃〜1100℃でのSi3N4の
析出及び引続いての1150℃での再酸化により形成される。RTO−SiO2
はO2雰囲気での1100℃、60秒までの酸化、引続いての1000℃での熱
処理により形成される。
透過性拡散バリヤ7を通るドーパントの拡散は拡散前にF、Ar、Xe又はS
iの全面的注入を行うことにより最適化される。このイオン注入は拡散を促進す
る格子間原子を形成する。
最後にMOSトランジスタは例えばBPSGから成る平坦化層の析出により及
び平坦化並びに接触孔のエッチング及び金属化により完成される(図示せず)。
或はSiO2層8′をソース/ドレイン領域の形成後異方性エッチングするこ
ともでき、その際ソース/ドレイン領域9及びゲート電極10の表面は露出され
る。更にソース/ドレイン領域9及びゲート電極10の表面に選択的に金属ケイ
化物を備える。これは例えばサリサイド・プロセスで行われる。
本発明はPMOSトランジスタの例について記載したものであり、同様にNM
OSトランジスタにも採用可能である。その場合ドーパントとして砒素又リンを
使用する。この場合透過性拡散バリヤとして使用される界面酸化物の厚さは0.
1〜1nmである。
Claims (1)
- 【特許請求の範囲】 1. 半導体基板の表面が少なくともソース/ドレイン領域を設けられている領 域内で露出するように半導体基板(1)上にゲート誘電体(2)及びシリコンパ ターン(4′)を形成し、 少なくともソース/ドレイン領域用の領域の表面に透過性の拡散バリヤ(7) を形成し、 ソース/ドレイン領域用の領域内の透過性拡散バリヤ(7)の表面及びシリコ ンパターン(4′)の表面を覆うドープ層(8)を形成し、 ゲート電極(10)を形成するためにシリコンパターン(4′)をドープ層( 8)からの拡散によりドープし、ソース/ドレイン領域(9)を同時にドープ層 (8)からの拡散により形成し、その際ドーパントを透過性拡散バリヤ(7)を 通して透過拡散させる MOSトランジスタの製造方法。 2.シリコンパターン(4′)及びゲート誘電体(2)をシリコンパターン(4 ′)と半導体基板(1)との間でドーパントバリヤが有効であるように形成する 請求項1記載の方法。 3. ゲート誘電体(2)とシリコンパターン(4′)との間に窒素含有シリコ ン層(3)をドーパントバリヤとして形成する請求項2記載の方法。 4. 窒化酸化物又は高温RTO−SiO2から成るゲート誘電体(2)をドー パントバリヤの作用をするように形成する請求項2記載の方法。 5. シリコンパターン(4′)の表面にSi3N4のカバー(5′)を形成し、 透過性拡散バリヤ(7)を形成するためにソース/ドレイン領域用の領域の表面 にSiO2層を形成する熱酸化を行い、 Si3N4カバー(5′)をSiO2に対して選択的に除去する請求項1乃至 4の1つに記載の方法。 6. ソース/ドレイン領域(9)及びゲート電極(10)を形成するために拡 散の前に全面的にF、Ar、Xe又はSiの注入を行う請求項1乃至5の1つに 記載の方法。 7. ドープ層(8)をドープされたシリコン層のその場でのドープ析出により 形成する請求項1乃至6の1つに記載の方法。 8. ドープされたシリコン層(8)からの拡散をドープされたシリコン層を同 時に酸化するようにして行う請求項7記載の方法。
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