JP2007294707A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】ショートチャネル効果を防止し、十分なキャリア移動度が得られる半導体装置の製造方法および半導体装置を提供する。
【解決手段】シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１３を形成する第１工程と、ゲート電極１３をマスクにしたエッチングにより、シリコン基板１１の表面層を掘り下げる第２工程と、掘り下げられたシリコン基板１１の表面に、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、ＳｉＧｅ層２１をエピタキシャル成長させる第３工程とを有することを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。
【選択図】図２

Description

本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、ＭＯＳ（Metal Oxide Semiconductor)型電界効果トランジスタに関するものである。
近年、トランジスタ性能向上の為、チャネル領域へストレスを印加し、ドレイン電流を増大させる検討が行われている。ストレス印加の手法として、ゲート電極形成後に高い応力を持った膜を形成し、チャネル領域にストレスを印加する方法や、ＰチャネルＭＯＳ型電界効果トランジスタ（ＰＭＯＳＦＥＴ）のソース・ドレイン領域をエッチングし、その部分にシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させ、チャネル領域にストレスを印加するプロセスなどが挙げられる。
チャネル領域へのストレス印加は、ＳｉＧｅ層がチャネル領域に近く、ＳｉＧｅ層の体積が多いほど効果的である。さらに、ソース・ドレイン領域はイオン注入による形成が一般的であるが、上記ＳｉＧｅ層をエピタキシャル成長させると同時に、ボロン等の不純物を添加することで、ＰＭＯＳＦＥＴのソース・ドレイン領域を形成する方法も検討されている（例えば、下記特許文献１参照）。
ここで、上述したＰＭＯＳＦＥＴの製造方法について、図４を用いて説明する。まず、図４（ａ）に示すように、シリコン基板１１の表面側に素子分離領域（図示省略）を形成する。次に、シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１３を形成し、このゲート電極１３上にシリコン窒化膜からなるオフセット絶縁膜１４を形成する。次いで、ゲート絶縁膜１２、ゲート電極１３、オフセット絶縁膜１４を覆う状態で、シリコン基板１１上に、シリコン窒化膜を形成し、ドライエッチング法により、このシリコン窒化膜をエッチバックすることで、ゲート絶縁膜１２、ゲート電極１３およびオフセット絶縁膜１４の両脇にサイドウォール１５を形成する。
次に、図４（ｂ）に示すように、オフセット絶縁膜１４とサイドウォール１５をマスクにして、シリコン基板１１をエッチングによって掘り下げる、いわゆるリセスエッチングを行うことで、リセス領域１６を形成する。その後、希フッ酸を用いた洗浄処理により、シリコン基板１１表面の自然酸化膜を除去する。
次いで、図４（ｃ）に示すように、リセス領域１６、すなわち、掘り下げられたシリコン基板１１の表面に、ボロン等のｐ型不純物を含むシリコンゲルマニウム（ＳｉＧｅ）層１７をエピタキシャル成長させる。このＳｉＧｅ層１７が、ソース・ドレイン領域となり、シリコン基板１１におけるソース・ドレイン領域に挟まれたゲート電極１３直下の領域がチャネル領域１８となる。このＳｉＧｅ層１７によるチャネル領域１８へのストレス印加により、チャネル領域１８が歪むことから、十分なキャリア移動度を有するＰＭＯＳＦＥＴが形成される。
特表２００２−５３０８６４号公報（特に、図４および段落番号００３０参照）
しかし、上述したような半導体装置の製造方法では、図５に示すように、ＳｉＧｅ層１７がチャネル領域１８となるゲート電極１３の直下領域に近いほどＳｉＧｅ層１７によるストレス印加効率は上昇するが、ＳｉＧｅ層１７にはボロンからなる不純物が添加されているため、後工程でかかる熱処理、熱工程によりＳｉＧｅ層１７中の不純物が拡散してしまう（拡散領域Ａ）。このため、ショートチャネル効果を引き起こしてしまう、という問題がある。これを防止するためには、ゲート電極１３の直下領域とボロンを添加したＳｉＧｅ層１７との距離を広げることが考えられるが、チャネル領域１８にかかるストレスが弱まってしまうため、十分なキャリア移動度が得られなくなる。
したがって、本発明は、ショートチャネル効果を防止し、十分なキャリア移動度が得られる半導体装置の製造方法および半導体装置を提供することを目的とする。
上述したような目的を達成するために、本発明における半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程を行う。次に、ゲート電極をマスクにしたエッチングにより、シリコン基板の表面層を掘り下げる工程を行う。次いで、掘り下げられたシリコン基板の表面に、当該シリコン基板側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる工程を行う。
このような半導体装置の製造方法によれば、掘り下げられたシリコン基板の表面に、シリコン基板側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、上記混晶層をエピタキシャル成長させるため、シリコン基板におけるゲート電極直下のチャネル領域近くの混晶層は、表面側と比較して低濃度の不純物が含有された状態となる。これにより、熱処理による混晶層からの不純物の拡散が抑制され、ショートチャネル効果が防止される。また、ゲート電極の直下領域と上記混晶層との距離を広げなくてもよいため、十分なキャリア移動度が得られる。
また、本発明の半導体装置は、シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、ゲート電極の両側のシリコン基板が掘り下げられた領域に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層とを備えた半導体装置において、混晶層には、シリコン基板側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されていることを特徴としている。
このような半導体装置によれば、混晶層には、シリコン基板側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されていることから、シリコン基板におけるゲート電極直下のチャネル領域近くの混晶層は、表面側と比較して低濃度の不純物が含有される。これにより、熱処理による混晶層からの不純物の拡散が抑制され、ショートチャネル効果が防止される。また、ゲート電極の直下領域と上記混晶層との距離を広げなくてもよいことから、十分なキャリア移動度が得られる。
以上、説明したように、本発明における半導体装置の製造方法および半導体装置によれば、ショートチャネル効果が防止できるとともに、十分なキャリア移動度が得られることから、トランジスタの特性を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。各実施形態においては、半導体装置の構成を製造工程順に説明する。
（第１実施形態）
本発明の半導体装置の製造方法に係る実施の形態の一例として、ＰＭＯＳＦＥＴの製造方法を例にとり、図１〜図２の製造工程断面図を用いて説明する。なお、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。
まず、図１（ａ）に示すように、単結晶シリコンからなるシリコン基板１１を用意し、その表面側に素子分離領域を形成する。この際、例えば、シリコン基板１１の表面側に溝を形成し、この溝内に例えば酸化シリコン膜からなる絶縁膜を埋め込んだＳＴＩ（shallow trench isolation）構造の素子分離領域を形成する。
次に、素子分離領域で分離されたシリコン基板１１上に、例えばシリコン酸窒化膜からなるゲート絶縁膜１２を介して、例えばポリシリコンからなるゲート電極１３をパターン形成する。この際、ゲート電極１３上に例えばシリコン窒化膜からなるオフセット絶縁膜１４が設けられるように、ゲート絶縁膜１２、ゲート電極１３、およびオフセット絶縁膜１４を構成する各材料膜を積層成膜した後に、これらの積層膜をパターンエッチングする。
ここで、上記ゲート絶縁膜１２の構成材料としては、シリコン酸窒化膜に限定されず、シリコン酸化膜でもよく、ハフニウムやアルミニウムを含む金属酸化膜であってもよい。また、ゲート電極１３としては、ポリシリコンに限定されるものではなく、金属材料を含有してもよい。
次いで、図１（ｂ）に示すように、ゲート絶縁膜１２、ゲート電極１３、およびオフセット絶縁膜１４を覆う状態で、シリコン基板１１上に、例えばシリコン窒化膜１５’を成膜する。続いて、図１（ｃ）に示すように、例えばドライエッチング法により、シリコン窒化膜１５’（前記図１（ｂ）参照）をエッチバックすることにより、ゲート絶縁膜１２、ゲート電極１３、およびオフセット絶縁膜１４の側壁に、絶縁性のサイドウォール１５を形成する。ここでは、このサイドウォール１５が、例えばシリコン窒化膜で構成されることとするが、シリコン窒化膜以外でもよく、シリコン酸化膜またはこれらの積層構造で構成されていてもよい。
次に、図１（ｄ）に示すように、シリコン基板１１の表面を掘り下げるリセスエッチングを行う。この場合には、ゲート電極１３上のオフセット絶縁膜１４およびサイドウォール１５をマスクにしたエッチングにより、シリコン基板１１の表面層を掘り下げるリセスエッチングを行うことで、８０ｎｍ程度の深さのリセス領域１６を形成する。このリセスエッチングにおいては、等方性のエッチングを行うことにより、サイドウォール１５の下方にまでリセス領域１６が広げられるようにする。その後、希フッ酸を用いた洗浄処理により、シリコン基板１１表面の自然酸化膜を除去する。なお、ここでは、サイドウォール１５が設けられた状態で、リセスエッチングを行う例について説明するが、サイドウォール１５を設けずに、リセスエッチングを行う場合であっても、本発明は適用可能である。
次いで、リセス領域１６の表面、すなわち掘り下げられたシリコン基板１１の表面に、シリコンとシリコンとは格子定数の異なる原子との混晶層を、不純物を含む状態で、エピタキシャル成長させる。ここでは、ＰＭＯＳＦＥＴを形成することから、例えばボロンからなる不純物を含むシリコン（Ｓｉ）とシリコンよりも格子定数の大きい原子（Ｇｅ）とからなるＳｉＧｅ層（混晶層）をエピタキシャル成長させる。
この際、本発明の特徴的な構成として、掘り下げられたシリコン基板１１の表面に、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有してボロンが含有されるように、上記ＳｉＧｅ層をエピタキシャル成長させる。ここでは、上記ＳｉＧｅ層が、第１のＳｉＧｅ層（第１の層）、第２のＳｉＧｅ層（第２の層）および第３のＳｉＧｅ層（第３の層）からなる３層を順次積層して構成されることとする。
具体的には、図２（ｅ）に示すように、掘り下げられたシリコン基板１１の表面、すなわち、リセス領域１６の表面に、上記３層のうち最も低濃度のボロンが含有されるように、第１のＳｉＧｅ層２１ａを形成する。ここでは、ボロン濃度が１×１０18ｃｍ3〜１×１０19ｃｍ3となるように、１ｎｍ〜３０ｎｍの膜厚で第１のＳｉＧｅ層２１ａをエピタキシャル成長させる。
上記第１のＳｉＧｅ層２１ａの成膜条件としては、成膜ガスとして、ジクロロシラン（Dichlorosilane（ＤＣＳ））、水素（Ｈ2）により１．５vol％に希釈された水素化ゲルマニウム（ＧｅＨ4）、塩化水素（ＨＣｌ）および水素（Ｈ2）により１００ｐｐｍに希釈されたジボラン（Ｂ2Ｈ6）を用い、ガス流量をＤＣＳ／ＧｅＨ4／ＨＣｌ／Ｂ2Ｈ6＝１０〜１００／１０〜１００／１０〜１００／１〜５０（ｍｌ／ｍｉｎ）とし、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。ただし、上記ガス流量は、標準状態における体積流量を示すものとし、これ以降に示すガス流量についても同様であることとする。
ここで、この低濃度の不純物が含有される第１のＳｉＧｅ層２１ａは、後述するように、形成するＳｉＧｅ層の中でもチャネル領域近くに配置されるため、熱処理によるＳｉＧｅ層からのボロンの拡散が抑制され、ショートチャネル効果が防止される。そして、ショートチャネル効果を確実に防止するため、形成するＰＭＯＳＦＥＴのキャリア移動度を低下させない範囲で、上記第１のＳｉＧｅ層２１ａは、上記膜厚の範囲内でも１０ｎｍ〜３０ｎｍ程度の膜厚を有して形成されることが、さらに好ましい。
なお、背景技術で説明したように、リセス領域の表面に、成膜条件を変えずにＳｉＧｅ層を直接形成する場合でも、成膜の都合上、リセス領域の表面に低濃度の不純物が含有されるＳｉＧｅ層が形成される場合もあるが、本実施形態の第１のＳｉＧｅ層２１ａはそれとは異なり、成膜条件を変えて、所定の膜厚となるように、低濃度の不純物が含有される第１のＳｉＧｅ層２１ａを形成する。
次に、図２（ｆ）に示すように、第１のＳｉＧｅ層２１ａ上に、第１のＳｉＧｅ層２１ａ側から表面に向かって、第１のＳｉＧｅ層２１ａの不純物濃度から後述する第３のＳｉＧｅ層の不純物濃度まで連続的に変化するような濃度勾配を有して不純物が含有されるように、第２のＳｉＧｅ層２１ｂをエピタキシャル成長させる。ここでは、第１のＳｉＧｅ層２１ａのボロンの濃度範囲が１×１０18ｃｍ3〜１×１０19ｃｍ3であり、後述するように、第３のＳｉＧｅ層のボロンの濃度範囲が１×１０19ｃｍ3〜５×１０20ｃｍ3であることから、第１のＳｉＧｅ層２１ａ側から表面に向かって、１×１０18ｃｍ3〜１×１０19ｃｍ3の濃度範囲から１×１０19ｃｍ3〜５×１０20ｃｍ3の濃度範囲まで連続的に高濃度となるような濃度勾配を有してボロンが含有されるように、第２のＳｉＧｅ層２１ｂを形成する。この第２のＳｉＧｅ層２１ｂの膜厚は、１ｎｍ〜２０ｎｍであることとする。
この第２のＳｉＧｅ層２１ｂの成膜条件としては、上記第１のＳｉＧｅ層２１ａと同一の成膜ガスを用い、成膜ガスのうち、ＤＣＳ、ＧｅＨ4、ＨＣｌについては、ガス流量をＤＣＳ／ＧｅＨ4／ＨＣｌ＝１０〜１００／１０〜１００／１０〜１００（ｍｌ／ｍｉｎ）とする。そして、Ｈ2により１００ｐｐｍに希釈されたＢ2Ｈ6のガス流量を１〜５０（ｍｌ／ｍｉｎ）から５０〜３００（ｍｌ／ｍｉｎ）に連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、３層のうちで最も不純物濃度の低い第１のＳｉＧｅ層２１ａと、後述する最も不純物濃度の高い第３のＳｉＧｅ層との間に、上記第２のＳｉＧｅ層２１ｂが介在することで、第１のＳｉＧｅ層２１ａと第３のＳｉＧｅ層との不純物の濃度差による成膜の不具合が緩和される。このため、第１のＳｉＧｅ層２１ａと第３のＳｉＧｅ層の不純物の濃度差が小さい場合には、第２のＳｉＧｅ層２１ｂを形成しなくてもよい。また、ここでは、第１のＳｉＧｅ層２１ａ側から第３のＳｉＧｅ層側に向かって、連続的に高濃度となるような濃度勾配を有して不純物が含有されるように、第２のＳｉＧｅ層２１ｂを形成することとしたが、濃度勾配は段階的であってもよい。この場合には、Ｂ2Ｈ6のガス流量を段階的に変化させる。
次に、図２（ｇ）に示すように、第２のＳｉＧｅ層２１ｂ上に、上記３層のうちで最も高濃度の不純物が含有されるように、第３のＳｉＧｅ層２１ｃを形成する。ここでは、ボロン濃度が１×１０19ｃｍ3〜５×１０20ｃｍ3となるように、５０ｎｍ〜１００ｎｍの膜厚で第３のＳｉＧｅ層２１ｃをエピタキシャル成長させる。
この第３のＳｉＧｅ層２１ｃの成膜条件としては、上記第１のＳｉＧｅ層２１ａ、第２のＳｉＧｅ層２１ｂと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＧｅＨ4／ＨＣｌ／Ｂ2Ｈ6＝１０〜１００／１０〜１００／１０〜１００／５０〜３００（ｍｌ／ｍｉｎ）とし、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
これにより、リセス領域１６の表面に、第１のＳｉＧｅ層２１ａ、第２のＳｉＧｅ層２１ｂおよび第３のＳｉＧｅ層２１ｃを順次積層してなるＳｉＧｅ層２１が形成される。ここで、上記リセス領域１６は８０ｎｍ程度の深さで形成されることから、第１のＳｉＧｅ層２１ａ、第２のＳｉＧｅ層２１ｂおよび第３のＳｉＧｅ層２１ｃで順次埋め込まれ、第３のＳｉＧｅ層２１ｃは、シリコン基板１１の表面から盛り上がった状態となる。そして、このＳｉＧｅ層２１には、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有してボロンからなる不純物が含有されている。
このＳｉＧｅ層２１が、本実施形態の製造方法により形成されるＰＭＯＳＦＥＴのソース・ドレイン領域となり、ＳｉＧｅ層２１により挟まれたゲート電極１３直下のシリコン基板１１の領域がチャネル領域１８となる。
この後の工程は、通常のＰＭＯＳＦＥＴの製造方法と同様に行う。例えばＳｉＧｅ層２１の表面側をシリサイド化して、シリサイド層を形成してもよい。この際、上述したように、チャネル領域１８近くに配置される第１のＳｉＧｅ層２１ａには、低濃度の不純物が含有されていることから、ＳｉＧｅ層２１を形成した後に熱処理を行う場合でも不純物の拡散Ａが抑制され、ショートチャネル効果が防止される。
以上のようにして、ＳｉＧｅ層２１によるチャネル領域１８へのストレス印加（圧縮応力）により、チャネル領域１８を歪ませたＰＭＯＳＦＥＴが製造される。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、ＳｉＧｅ層２１をエピタキシャル成長させることから、熱処理によるＳｉＧｅ層２１からの不純物の拡散Ａが抑制され、ショートチャネル効果が防止される。特に、本実施形態によれば、ＳｉＧｅ層２１を３層で構成し、チャネル領域１８に近い第１のＳｉＧｅ層２１ａを他の層と比較して低濃度の不純物が含有されるように形成するため、ショートチャネル効果を確実に防止することができる。また、上記ＳｉＧｅ層２１とゲート電極１３の直下領域からの距離を広げなくてもよいため、十分なキャリア移動度が得られる。したがって、トランジスタの特性を向上させることができる。
さらに、本実施形態の半導体装置の製造方法によれば、成膜ガスを変えずに、成膜条件を変更するだけの一連の作業で、不純物の濃度勾配を有するＳｉＧｅ層２１を成膜することができるため、生産性にも優れている。
なお、上記第１実施形態においては、ＰＭＯＳＦＥＴのソース・ドレイン領域となるＳｉＧｅ層に、不純物としてボロンを含有させる例について説明したが、不純物としては、上記ボロン以外に、ガリウム（Ｇａ）またはインジウム（Ｉｎ）を用いてもよい。不純物として、例えばＧａを用いる場合には、上述した第１実施形態において、成膜ガスとして用いたＢ2Ｈ6の代わりに、トリエチルガリウム（Ｇａ（Ｃ2Ｈ5）3）またはトリメチルガリウム（Ｇａ（ＣＨ3）3）を適用する。また、不純物として、例えばＩｎを用いる場合には、成膜ガスとして用いたＢ2Ｈ6の代わりに、トリエチルインジウム（Ｉｎ（Ｃ2Ｈ5）3）またはトリメチルインジウム（Ｉｎ（ＣＨ3）3）を適用する。
（第２実施形態）
上記第１実施形態では、ＰＭＯＳＦＥＴの製造方法を例にとり説明したが、本実施形態においてはＮＭＯＳＦＥＴの製造方法を例にとり、図３を用いて説明する。なお、シリコン基板１１の表面を掘り下げるまでの工程は、図１（ａ）〜（ｄ）を用いて説明した工程と同様に行うこととする。
ＮＭＯＳＦＥＴを製造する場合には、まず、図３（ａ）に示すように、リセス領域１６の表面、すなわち、掘り下げられたシリコン基板１１の表面に、例えば砒素（Ａｓ）からなる不純物を含むシリコン（Ｓｉ）とシリコンよりも格子定数の小さい原子（Ｃ）とからなるシリコン炭素（ＳｉＣ）層（混晶層）をエピタキシャル成長させる。
この場合であっても、掘り下げられたシリコン基板１１の表面に、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有してＡｓが含有されるように、ＳｉＣ層をエピタキシャル成長させる。ここでは、第１実施形態と同様に、上記ＳｉＣ層が、第１のＳｉＣ層（第１の層）、第２のＳｉＣ層（第２の層）および第３のＳｉＣ層（第３の層）からなる３層を順次積層して構成されることとする。
具体的には、掘り下げられたシリコン基板１１の表面に、上記３層のうち最も低濃度の不純物が含有されるように、第１のＳｉＣ層２２ａを形成する。ここでは、Ａｓ濃度が１×１０18ｃｍ3〜１×１０19ｃｍ3となるように、１ｎｍ〜３０ｎｍの膜厚で第１のＳｉＣ層２２ａを形成することとする。
この第１のＳｉＣ層２２ａの成膜条件としては、成膜ガスとして、ＤＣＳ、水素（Ｈ2）により１vol％に希釈されたモノメチルシラン（ＳｉＨ3ＣＨ3）、ＨＣｌ、水素（Ｈ2）により１vol％に希釈された水素化砒素（ＡｓＨ3）を用い、ガス流量をＤＣＳ／ＳｉＨ3ＣＨ3／ＨＣｌ／ＡｓＨ3＝１０〜１００／１〜５０／１０〜１００／１〜２５（ｍｌ／ｍｉｎ）とし、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、この低濃度の不純物が含有される第１のＳｉＣ層２２ａは、後述するように、形成するＳｉＣ層の中でもチャネル領域に近くに配置されるため、熱処理によるＳｉＣ層からのＡｓの拡散が抑制され、ショートチャネル効果が防止される。そして、ショートチャネル効果を確実に防止するため、形成するＮＭＯＳＦＥＴのキャリア移動度を低下させない範囲で、上記第１のＳｉＣ層２２ａは、上記膜厚の範囲内でも1０ｎｍ〜３０ｎｍ程度の膜厚を有して形成されることが、さらに好ましい。
次に、図３（ｂ）に示すように、第１のＳｉＣ層２２ａ上に、第１のＳｉＣ層２２ａ側から表面に向かって、第１のＳｉＣ層２２ａの不純物濃度から後述する第３のＳｉＣ層の不純物濃度まで連続的に変化するような濃度勾配を有して不純物が含有されるように、第２のＳｉＣ層２２ｂを形成する。ここでは、第１のＳｉＣ層２２ａのＡｓの濃度範囲が１×１０18ｃｍ3〜１×１０19ｃｍ3であり、後述するように、第３のＳｉＣ層のＡｓの濃度範囲が１×１０19ｃｍ3〜５×１０20ｃｍ3であることから、第１のＳｉＣ層２２ａ側から表面に向かって、１×１０18ｃｍ3〜１×１０19ｃｍ3の濃度範囲から１×１０19ｃｍ3〜５×１０20ｃｍ3の濃度範囲まで連続的に高濃度となるような濃度勾配を有してＡｓが含有されるように、第２のＳｉＣ層２２ｂを形成する。この第２のＳｉＣ層２２ｂの膜厚は、１ｎｍ〜２０ｎｍであることとする。
この第２のＳｉＣ層２２ｂの成膜条件としては、上記第１のＳｉＣ層２２ａと同一の成膜ガスを用い、ＤＣＳ、ＳｉＨ3ＣＨ3、ＨＣｌについては、第１のＳｉＣ層２２ａと同様に、ガス流量をＤＣＳ／ＳｉＨ3ＣＨ3／ＨＣｌ＝１０〜１００／１〜５０／１０〜１００／１〜２５（ｍｌ／ｍｉｎ）に設定する。そして、Ｈ2により１vol％に希釈されたＡｓＨ3のガス流量を１〜２５（ｍｌ／ｍｉｎ）から２５〜５０（ｍｌ／ｍｉｎ）となるように、連続的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
ここで、３層のうちで最も不純物濃度の低い第１のＳｉＣ層２２ａと、後述する最も不純物濃度の高い第３のＳｉＣ層との間に、上記第２のＳｉＣ層２２ｂが介在されることで、第１のＳｉＣ層２２ａと第３のＳｉＣ層との不純物の濃度差による成膜の不具合が緩和される。このため、第１のＳｉＣ層２２ａと第３のＳｉＣ層の不純物の濃度差が小さい場合には、第２のＳｉＣ層２２ｂを形成しなくてもよい。また、ここでは、第１のＳｉＣ層２２ａ側から第３のＳｉＣ層２２ｃ側に向かって、連続的に高濃度となるような濃度勾配を有して不純物が含有されるように、第２のＳｉＣ層２２ｂを形成することとしたが、濃度勾配は段階的であってもよい。この場合には、ＡｓＨ3のガス流量を段階的に変化させる。
次に、図３（ｃ）に示すように、第２のＳｉＣ層２２ｂ上に、上記３層のうちで最も高濃度の不純物が含有されるように、第３のＳｉＣ層２２ｃを形成する。ここでは、Ａｓ濃度が１×１０19ｃｍ3〜５×１０20ｃｍ3となるように、５０ｎｍ〜１００ｎｍの膜厚で第３のＳｉＣ層２２ｃを形成する。
この第３のＳｉＣ層２２ｃの成膜条件としては、上記第１のＳｉＣ層２２ａ、第２のＳｉＣ層２２ｂと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＳｉＨ3ＣＨ3／ＨＣｌ／ＡｓＨ3＝１０〜１００／１〜５０／１０〜１００／２５〜５０（ｍｌ／ｍｉｎ）に設定する。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
これにより、リセス領域１６の表面に、第１のＳｉＣ層２２ａ、第２のＳｉＣ層２２ｂおよび第３のＳｉＣ層２２ｃを順次積層してなるＳｉＣ層２２が形成される。ここで、上記リセス領域１６は８０ｎｍ程度の深さで形成されることから、第１のＳｉＣ層２２ａ、第２のＳｉＣ層２２ｂおよび第３のＳｉＣ層２２ｃで順次埋め込まれ、第３のＳｉＣ層２２ｃは、シリコン基板１１の表面から盛り上がった状態となる。そして、このＳｉＣ層２２には、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有してＡｓからなる不純物が含有されている。
このＳｉＣ層２２が、本実施形態の製造方法により形成されるＮＭＯＳＦＥＴのソース・ドレイン領域となり、ＳｉＣ層２２により挟まれたゲート電極１３直下のシリコン基板１１の領域がチャネル領域１８となる。
この後の工程は、通常のＮＭＯＳＦＥＴの製造方法と同様に行う。例えばＳｉＣ層２２の表面側をシリサイド化して、シリサイド層を形成してもよい。この際、上述したように、チャネル領域１８近くに配置される第１のＳｉＣ層２２ａには、低濃度の不純物が含有されていることから、ＳｉＣ層２２を形成した後に熱処理を行う場合でも不純物の拡散Ａが抑制され、ショートチャネル効果が防止される。
以上のようにして、ＳｉＣ層２２によるチャネル領域１８へのストレス印加（引っ張り応力）により、チャネル領域１８を歪ませたＮＭＯＳＦＥＴが製造される。
このような半導体装置の製造方法およびこれにより得られる半導体装置によっても、シリコン基板１１側ら表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、ＳｉＣ層２２をエピタキシャル成長させることから、熱処理によるＳｉＣ層２２からの不純物の拡散が抑制され、ショートチャネル効果が防止される。特に、本実施形態によれば、ＳｉＣ層２２を３層で構成し、チャネル領域１８に近い第１のＳｉＣ層２２ａを他の層と比較して低濃度の不純物が含有されるように形成することで、ショートチャネル効果を確実に防止することができる。また、上記ＳｉＣ層２２とゲート電極１３の直下領域からの距離を広げなくてもよいため、十分なキャリア移動度が得られる。したがって、トランジスタの特性を向上させることができる。
（変形例１）
なお、上記第２実施形態においては、ＮＭＯＳＦＥＴのソース・ドレイン領域となるＳｉＣ層に、不純物としてＡｓを含有させる例について説明したが、不純物としては、上記Ａｓ以外に、リン（Ｐ）を用いてもよい。
この場合にも、１×１０18ｃｍ3〜１×１０19ｃｍ3の濃度範囲でＰからなる不純物が含有されるように、１ｎｍ〜３０ｎｍの膜厚で第１のＳｉＣ層２２ａを形成する。
この第１のＳｉＣ層２２ａの成膜条件としては、成膜ガスとして、ＤＣＳ、Ｈ2により１vol％に希釈されたＳｉＨ3ＣＨ3、ＨＣｌ、Ｈ2により５０ｐｐｍに希釈された水素化リン（ＰＨ3）を用い、ガス流量をＤＣＳ／ＳｉＨ3ＣＨ3／ＨＣｌ／ＰＨ3＝１０〜１００／１〜５０／１０〜１００／１〜１５０（ｍｌ／ｍｉｎ）とし、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
次に、第１のＳｉＣ層２２ａ上に、第１のＳｉＣ層２２ａ側から表面に向かって、１×１０18ｃｍ3〜１×１０19ｃｍ3の濃度範囲から１×１０19ｃｍ3〜５×１０20ｃｍ3の濃度範囲まで高濃度となるような濃度勾配を有してＰからなる不純物が含有されるように、第２のＳｉＣ層２２ｂを１ｎｍ〜２０ｎｍの膜厚で形成する。
この第２のＳｉＣ層２２ｂの成膜条件としては、上記第１のＳｉＣ層２２ａと同一の成膜ガスを用い、ＤＣＳ、ＳｉＨ3ＣＨ3、ＨＣｌについては、ガス流量をＤＣＳ／ＳｉＨ3ＣＨ3／ＨＣｌ＝１０〜１００／１〜５０／１０〜１００に設定する。そして、Ｈ2により５０ｐｐｍに希釈されたＰＨ3のガス流量を１〜１５０（ｍｌ／ｍｉｎ）から１５０〜３００（ｍｌ／ｍｉｎ）となるように、連続的にまたは段階的に変化させる。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
次いで、第２のＳｉＣ層２２ｂ上に、１×１０19ｃｍ3〜５×１０20ｃｍ3の濃度範囲でＰからなる不純物が含有されるように、５０ｎｍ〜１００ｎｍの膜厚で第３のＳｉＣ層２２ｃを形成する。
この第３のＳｉＣ層２２ｃの成膜条件としては、上記第１のＳｉＣ層２２ａ、第２のＳｉＣ層２２ｃと同一の成膜ガスを用い、ガス流量をＤＣＳ／ＳｉＨ3ＣＨ3／ＨＣｌ／ＰＨ3＝１０〜１００／１〜５０／１０〜１００／１５０〜３００（ｍｌ／ｍｉｎ）に設定する。また、処理温度を６５０℃〜７５０℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
このようなＮＭＯＳＦＥＴの製造方法およびＮＭＯＳＦＥＴによっても、上述した第２実施形態と同様の効果を奏することができる。
なお、上述した第１実施形態および第２実施形態ならびに変形例１においては、ＳｉＧｅ層またはＳｉＣ層からなる混晶層を、第１の層、第２の層および第３の層が順次積層された３層で構成し、不純物が所定の濃度範囲で維持されるように第１の層および第３の層を形成するとともに、第１の層側から第３の層側に向かって連続的に高濃度となるような濃度勾配を有して第２の層を形成する例について説明した。しかし、本発明はこれに限定されず、シリコン基板側から表面に向かって段階的に高濃度となるような濃度勾配を有して不純物が含有される複数層で混晶層を形成してもよく、連続的に高濃度となるような濃度勾配を有して不純物が含有される単一層で混晶層を形成してもよい。ただし、混晶層のうちチャネル領域に近い部分は、不純物が低濃度で維持された領域を、1０ｎｍ〜３０ｎｍの膜厚で有することが好ましい。
また、上述した実施形態においては、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとをそれぞれ形成する半導体装置の製造方法の例について説明したが、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの両方を搭載したＣＭＯＳ（Complementary Metal Oxide Semiconductor)ＦＥＴを形成する場合にも本発明は適用可能である。
本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である。 従来の半導体装置の製造方法を説明するための製造工程断面図である。 従来の半導体装置の製造方法における課題を説明するための断面図である。
符号の説明
１１…シリコン基板、１２…ゲート絶縁膜、１３…ゲート電極、２１…ＳｉＧｅ層、２１ａ…第１のＳｉＧｅ層、２１ｂ…第２のＳｉＧｅ層、２１ｃ…第３のＳｉＧｅ層、２２…ＳｉＧｅ層、２２ａ…第１のＳｉＣ層、２２ｂ…第２のＳｉＣ層、２２ｃ…第３のＳｉＣ層

Claims (7)

  1. シリコン基板上にゲート絶縁膜を介してゲート電極を形成する第１工程と、
    前記ゲート電極をマスクにしたエッチングにより、前記シリコン基板の表面層を掘り下げる第２工程と、
    掘り下げられた前記シリコン基板の表面に、当該シリコン基板側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第３工程とを有する
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記半導体装置がｐ型の電界効果トランジスタであり、
    前記第３工程では、前記シリコン基板の表面に、前記濃度勾配を有してｐ型の不純物が含有されるように、シリコンとゲルマニウムとからなる前記混晶層をエピタキシャル成長させる
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記半導体装置がｎ型の電界効果トランジスタであり、
    前記第３工程では、前記シリコン基板の表面に、前記濃度勾配を有してｎ型の不純物が含有されるように、シリコンと炭素とからなる前記混晶層をエピタキシャル成長させる
    ことを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第３工程では、当該シリコン基板側から表面に向かって段階的に高濃度となるような前記濃度勾配を有して不純物が含有されるように、前記混晶層をエピタキシャル成長させる
    ことを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記第３工程では、当該シリコン基板側から表面に向かって連続的に高濃度となるような前記濃度勾配を有して不純物が含有されるように、前記混晶層をエピタキシャル成長させる
    ことを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記混晶層が、第１の層、第２の層および第３の層からなる３層を順次積層してなり、
    前記第３工程では、掘り下げられた前記シリコン基板の表面に、前記３層のうちで最も低濃度の不純物が含有されるように、前記第１の層を形成する工程と、
    前記第１の層上に、前記第１の層側から表面に向かって、前記第１の層の不純物濃度から前記第３の層の不純物濃度となるような濃度勾配を有して不純物が含有されるように、前記第２の層を形成する工程と、
    前記第２の層上に、前記３層のうちで最も高濃度の不純物が含有されるように、前記第３の層を形成する工程とを行う
    ことを特徴とする半導体装置の製造方法。
  7. シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極の両側の前記シリコン基板が掘り下げられた領域に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層とを備えた半導体装置において、
    前記混晶層には、前記シリコン基板側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されている
    ことを特徴とする半導体装置。
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