KR101358949B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

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Abstract

반도체 장치의 제조 방법은, 실리콘 기판 위에 게이트 전극을, 게이트 절연막을 통해 형성하는 제1 단계; 및 상기 게이트 전극을 마스크로 한 에칭에 의해, 상기 실리콘 기판의 표면층을 파내려가는 제2 단계를 포함한다. 상기 반도체 장치의 제조 방법은 또한 상기 실리콘 기판의 파내려간 부분의 표면에, 혼합 결정층(mixed crystal layer)을 에피택셜 성장시키되, 상기 실리콘 기판 측으로부터 상기 혼합 결정층의 표면으로 갈수록 고농도가 농도 경사(concentration gradient)를 가지고 불순물이 함유되도록, 실리콘과 상기 실리콘과는 격자 상수가 상이한 원자를 포함하는 상기 혼합 결정층을 에피택셜 성장시키는 제3 단계를 더 포함한다.
반도체 장치, 제조 방법, 농도 경사, 혼합 결정층, 스트레스, 쇼트 채널 효과, 불순물 확산, 캐리어 이동도

Description

반도체 장치의 제조 방법 및 반도체 장치 {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 본 발명의 반도체 장치의 제조 방법에 관한 제1 실시예를 설명하기 위한 제조 단계 단면도이다.
도 2a 내지 도 2c는 본 발명의 반도체 장치의 제조 방법에 관한 제2 실시예를 설명하기 위한 제조 단계 단면도이다.
도 3a 내지 도 3c는 종래의 반도체 장치의 제조 방법을 설명하기 위한 제조 단계 단면도이다.
도 4는 종래의 반도체 장치의 제조 방법에서의 과제를 설명하기 위한 단면도이다.
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로서, 특히 MOS(Metal Oxide Semiconductor)형 전계 효과 트랜지스터에 관한 것이다.
최근, 트랜지스터의 성능 향상을 위해, 채널 영역에 스트레스를 인가하여 드레인 전류를 증대시키는 것이 검토되어 왔다. 스트레스를 인가하는 방법의 예로 는, 게이트 전극 형성 후에 높은 응력을 가진 막을 형성하고 채널 영역에 스트레스를 인가하는 방법과, P채널 MOS형 전계 효과 트랜지스터(PMOSFET)의 소스/드레인 영역을 에칭하고 에칭한 부분에 실리콘 게르마늄(SiGe)층을 에피택셜 성장시켜, 채널 영역에 스트레스를 인가하는 프로세스를 포함한다.
채널 영역에의 스트레스 인가는, SiGe층이 채널 영역에 가까울수록, 그리고 SiGe층의 체적이 클수록 효과적이다. 또한, 소스/드레인 영역은 이온 주입에 의한 형성이 일반적이지만, 상기 SiGe층을 에피택셜 성장시키면서 동시에 붕소 등의 불순물을 첨가하는 것을, PMOSFET의 소스/드레인 영역을 형성하는 방법으로 연구되어 왔다(예를 들면, 일본 특허공개공부 제2002-530864호 공보, 특히, 도 4 및 단락 번호 0030 참조)
여기서, 전술한 PMOSFET의 제조 방법에 대하여, 도 3a 내지 도 3c를 참조하여 설명한다. 먼저, 도 3a에 나타낸 바와 같이, 실리콘 기판(11)의 표면 측에 소자 분리 영역(도시하지 않음)을 형성한다. 다음에, 실리콘 기판(11) 상에 게이트 절연막(12)을 통하여 게이트 전극(13)을 형성하고, 이 게이트 전극(13) 상에 실리콘 질화막으로 이루어지는 오프셋 절연막(14)을 형성한다. 이어서, 게이트 절연막(12), 게이트 전극(13), 및 오프셋 절연막(14)을 덮는 상태로, 실리콘 기판(11)상에 실리콘 질화막을 형성하고, 드라이 에칭법에 의해, 이 실리콘 질화막을 에치백(eched back)함으로써, 게이트 절연막(12), 게이트 전극(13), 및 오프셋 절연막(14)의 양 측면에 측벽(15)을 형성한다.
다음에, 도 3b에 나타낸 바와 같이, 오프셋 절연막(14)과 측벽(15)을 마스크 로 하여 실리콘 기판(11)을 에칭에 의해 파내려가는, 이른바 리세스 에칭을 행함으로써, 리세스 영역(16)을 형성한다. 그 후, 희석 플루오르화수소산(diluted hydrofluoric acid)을 사용한 세정 처리에 의해, 실리콘 기판(11) 표면의 자연 산화막을 제거한다.
이어서, 도 3c에 나타낸 바와 같이, 리세스 영역(16), 즉 실리콘 기판(11)의 파내려간 부분의 표면에, 붕소 등의 p형 불순물을 포함하는 실리콘 게르마늄(SiGe)층(17)을 에피택셜 성장시킨다. 이 SiGe층(17)이 소스/드레인 영역을 형성하고, 실리콘 기판(11)의 소스/드레인 영역에 배치된 게이트 전극(13) 바로 아래의 영역이 채널 영역(18)이 된다. 이 SiGe층(17)에 의한 채널 영역(18)에의 스트레스 인가는 채널 영역(18)의 뒤틀림(왜곡)을 일으켜, 충분한 캐리어 이동도를 가지는 PMOSFET가 형성된다.
그러나, 전술한 바와 같은 반도체 장치의 제조 방법은 다음과 같은 과제를 가진다. 도 4에 나타낸 바와 같이, SiGe층(17)이 채널 영역(18)이 되는 게이트 전극(13)의 바로 아래 영역에 가까울수록 SiGe층(17)에 의한 스트레스 인가 효율은 상승한다. 하지만, SiGe층(17)에는 붕소와 같은 불순물이 첨가되어 있으므로, 후속 단계에서 실행되는 열처리 또는 가열 단계에 의해 SiGe층(17) 중의 불순물이 확산될 것이다. 이 확산은 쇼트 채널 효과(short channel effect)를 일으킬 것이다. 이러한 상황을 방지하기 위해, 게이트 전극(13)의 바로 아래 영역과 붕소를 첨가한 SiGe층(17)과의 거리를 늘리는 것을 생각할 수 있다. 하지만, 이 경우에는 채널 영역(18)에 인가한 스트레스가 약해져서, 충분한 캐리어 이동도를 얻을 수 없게 된다.
따라서, 쇼트 채널 효과를 방지하고, 충분한 캐리어 이동도를 얻을 수 있는 반도체 장치의 제조 방법 및 반도체 장치에 대한 필요가 존재한다.
본 발명의 실시예에 따르면, 게이트 전극을 형성하는 제1 단계; 표면층을 파내려가는 제2 단계; 및 에피택셜 성장시키는 제3 단계를 포함하는 반도체 장치의 제조 방법이 제공된다. 상기 제1 단계는 실리콘 기판 위에 게이트 전극을, 게이트 절연막을 통해 형성하도록 구성된다. 상기 제2 단계는 상기 게이트 전극을 마스크로 한 에칭에 의해, 상기 실리콘 기판의 표면층을 파내려가도록 구성된다. 상기 제3 단계는 실리콘 기판의 파내려간 부분의 표면에 혼합 결정층(mixed crystal layer)을 에피택셜 성장시키되, 상기 실리콘 기판 측으로부터 상기 혼합 결정층의 표면으로 갈수록 고농도가 되는 농도 경사(concentration gradient)를 가지고 불순물이 함유되도록, 실리콘과 상기 실리콘과는 격자 상수가 상이한 원자를 포함하는 상기 혼합 결정층을 에피택셜 성장시키도록 구성된다.
방금 언급한 반도체 장치의 제조 방법에 따르면, 상기 실리콘 기판의 파내려간 부분의 표면에 혼합 결정층이, 상기 실리콘 기판 측으로부터 표면으로 갈수록 고농도가 되는 농도 경사를 가지고 불순물이 함유되도록 에피택셜 성장된다. 따라서, 실리콘 기판의 게이트 전극 바로 아래의 채널 영역에 가까운 혼합 결정층은, 표면 측에 비해 저농도의 불순물을 함유한다. 이로써, 열처리에 의한 혼합 결정층 으로부터의 불순물 확산이 억제되고, 쇼트 채널 효과의 발생이 방지된다. 또, 게이트 전극의 바로 아래 영역과 상기 혼합 결정층과의 거리를 늘리지 않아도 되므로, 충분한 캐리어 이동도를 얻을 수 있다.
본 발명의 다른 실시예에 따르면, 실리콘 기판 위에 게이트 절연막을 통해 설치된 게이트 전극; 및 상기 게이트 전극의 양 측면의 상기 실리콘 기판을 파내려간 영역에, 실리콘과 상기 실리콘과는 격자 상수가 상이한 원자를 포함하는 혼합 결정층을 포함하는 반도체 장치가 제공된다. 상기 혼합 결정층은, 상기 실리콘 기판 측으로부터 표면으로 갈수록 고농도가 되는 농도 경사를 가지고 불순물이 함유되어 있다.
방금 언급한 반도체 장치에 따르면, 상기 혼합 결정층은, 상기 실리콘 기판 측으로부터 표면으로 갈수록 고농도가 되는 농도 경사를 가지고 불순물이 함유되어 있다. 따라서, 실리콘 기판의 게이트 전극 바로 아래의 채널 영역에 가까운 혼합 결정층은, 표면 측에 비해 저농도의 불순물을 함유한다. 이로써, 열처리에 의한 혼합 결정층으로부터의 불순물 확산이 억제되고, 쇼트 채널 효과의 발생이 방지된다. 또, 게이트 전극의 바로 아래 영역과 상기 혼합 결정층과의 거리를 늘리지 않아도 되므로, 충분한 캐리어 이동도를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명에 관한 반도체 장치의 제조 방법 및 반도체 장치에 따르면, 쇼트 채널 효과의 발생을 방지할 수 있고, 충분한 캐리어 이동도를 얻을 수 있어, 트랜지스터의 특성을 향상시킬 수가 있다.
[바람직한 실시예에 대한 상세한 설명]
이하, 본 발명의 몇몇 실시예를 도면을 참조하여 상세하게 설명한다. 각 실시예에서는, 반도체 장치의 구성을 제조 단계 순으로 설명한다.
(제1 실시예)
본 발명의 반도체 장치의 제조 방법에 관한 실시예를, PMOSFET의 제조 방법을 예로 들어, 도 1a 내지 도 1g의 제조 단계 단면도를 참조하여 설명한다. 그리고, 배경 기술에서 설명한 것과 동일한 구성에는 동일한 도면번호를 부여하여 설명한다.
먼저, 도 1a에 나타낸 바와 같이, 단결정 실리콘으로 이루어지는 실리콘 기판(11)을 준비하고, 그 표면 측에 소자 분리 영역을 형성한다. 이때, 예를 들면 실리콘 기판(11)의 표면 측에 홈(trench)을 형성하고, 이 홈 내에 예를 들면 산화 실리콘막으로 이루어지는 절연막을 매입(bury)하여 STI(shallow trench isolation) 구조의 소자 분리 영역을 형성한다.
다음에, 소자 분리 영역에 의해 분리된 각 부분의 실리콘 기판(11)상에, 예를 들면 실리콘 산질화막(silicon oxynitride film)으로 이루어지는 게이트 절연막(12)을 통하여, 예를 들면 폴리실리콘으로 이루어지는 게이트 전극(13)을 패턴 형성한다. 이때, 게이트 전극(13) 상에, 예를 들면 실리콘 질화막으로 이루어지는 오프셋 절연막(14)이 설치되도록, 게이트 절연막(12), 게이트 전극(13), 및 오프셋 절연막(14)을 구성하는 재료막들을 스택 상태로 적층하고, 이들 적층 막들을 패턴 에칭한다.
여기서, 상기 게이트 절연막(12)의 구성 재료는, 실리콘 산질화막으로 한정 되지 않고, 실리콘 산화막 또는 하프늄이나 알루미늄을 함유하는 금속 산화막일 수도 있다. 또, 게이트 전극(13)은 폴리실리콘으로 한정되지 않고, 금속 재료를 함유할 수도 있다.
이어서, 도 1b에 나타낸 바와 같이, 게이트 절연막(12), 게이트 전극(13), 및 오프셋 절연막(14)을 덮는 상태로 실리콘 기판(11)상에, 예를 들면 실리콘 질화막(15')을 형성한다. 이어서, 도 1c에 나타낸 바와 같이, 예를 들면 드라이 에칭법에 의해 실리콘 질화막(15')(도 1b 참조)을 에치백함으로써, 게이트 절연막(12), 게이트 전극(13), 및 오프셋 절연막(14)의 측벽에, 절연성의 측벽(15)을 형성한다. 여기서는, 이 측벽(15)이, 예를 들면 실리콘 질화막으로 구성되는 것으로 설명하지만, 실리콘 질화막 이외의 다른 막으로 구성될 수도 있고, 실리콘 산화막 또는 이들 막의 스택 구조로 구성될 수도 있다.
다음에, 도 1d에 나타낸 바와 같이, 실리콘 기판(11)의 표면을 파내려가는 리세스 에칭을 행한다. 이 경우에는, 게이트 전극(13) 상의 오프셋 절연막(14) 및 측벽(15)을 마스크로 사용하는 에칭에 의해, 실리콘 기판(11)의 표면층을 파내려가는 리세스 에칭을 행함으로써, 약 80nm 깊이의 리세스 영역(16)을 형성한다. 이 리세스 에칭에서는 등방성 에칭을 행함으로써, 측벽(15)의 하방까지 리세스 영역(16)을 넓힐 수 있다. 그 후, 희석 플루오르화수소산을 사용한 세정 처리를 하여, 실리콘 기판(11) 표면의 자연 산화막을 제거한다. 그리고, 여기서는, 측벽(15)이 설치된 상태에서 리세스 에칭을 행하는 예에 대하여 설명하지만, 측벽(15)을 미리 설치하지 않고 리세스 에칭을 행하는 경우라도, 본 발명은 적용가능 하다.
이어서, 리세스 영역(16)의 표면, 즉 실리콘 기판(11)의 파내려간 부분의 표면에, 실리콘과 실리콘과는 격자 상수가 상이한 원자를 함유하는 혼합 결정층을, 불순물을 함유하는 상태에서 에피택셜 성장시킨다. 여기서는, PMOSFET를 형성할 의도로, 예를 들면 붕소를 불순물로서 포함하는, 실리콘(Si)과 실리콘보다 격자 상수의 큰 원자(Ge)으로 이루어지는 SiGe층(혼합 결정층)을 에피택셜 성장시킨다.
이 경우에, 본 발명의 특징적인 구성으로서, 실리콘 기판(11)의 파내려간 부분의 표면에, 실리콘 기판(11) 측으로부터 표면으로 갈수록 고농도가 되는 농도 경사를 가지고 붕소가 함유되도록, 상기 SiGe층을 에피택셜 성장시킨다. 여기서는, SiGe층이 제1 SiGe층(제1 층), 제2 SiGe층(제2 층) 및 제3 SiGe층(제3 층)으로 이루어지는 3개의 층을 스택 상태로 차례로 적층하여 구성된다.
구체적으로는, 도 1e에 나타낸 바와 같이, 실리콘 기판(11)의 파내려간 부분의 표면, 즉 리세스 영역(16)의 표면에, 상기 3개의 층 중에서 가장 저농도의 붕소가 함유되도록 제1 SiGe층(21a)을 형성한다. 여기서는, 붕소 농도가 1×1018 ~ 1×1019cm-3로 되도록, 1 ~ 30nm의 막 두께로 제1 SiGe층(21a)을 에피택셜 성장시킨다.
이 제1 SiGe층(21a)의 막 형성 조건으로서, 막 형성 가스로서 디클로로실란(dichlorosilane, DCS), 수소(H2)에 의해 1.5vol%로 희석된 수소화 게르마늄(GeH4), 염화수소(HCl) 및 수소(H2)에 의해 100ppm으로 희석된 디보란(diboran, B2H6)을 사용하되, 가스 유량을 DCS/GeH4/HCl/B2H6 = 10 ~ 100/10 ~ 100/10 ~ 100/1 ~ 50(ml/min), 처리 온도를 650 ~ 750℃, 그리고 처리 압력을 1.3 ~ 13.3kPa로 설정한다. 단, 상기 가스 유량은 표준 상태에서의 체적 유량이고, 이 이후에도 마찬가지라는 것에 유의하여야 한다.
여기서, 이 저농도의 불순물을 함유하는 제1 SiGe층(21a)은, 제2 SiGe층 및 제3 SiGe층에 비해 채널 영역에 더 가까이 배치되어 있고; 따라서 열처리에 의한 SiGe층으로부터의 붕소의 확산이 억제되고, 쇼트 채널 효과의 발생이 억제된다. 또, 쇼트 채널 효과를 확실하게 방지하기 위해서, 형성하는 PMOSFET의 캐리어 이동도를 저하시키지 않는 범위 내에서, 제1 SiGe층(21a)의 막 두께는 위에서 언급한 막 두께의 범위 내에서도 10 ~ 30nm 범위 내가 더욱 바람직하다.
그리고, 배경 기술에서 설명한 바와 같이, 리세스 영역의 표면에, 막 형성 조건을 바꾸지 않고 SiGe층을 직접 형성하는 경우라도, 막 형성의 편의상, 리세스 영역의 표면에 저농도의 불순물을 함유하는 SiGe층이 형성되는 경우도 있을 수 있다. 하지만, 이 실시예에서의 제1 SiGe층(21a)의 형성은 그러한 부차적인 경우와 상이하다. 구체적으로, 실제적으로 막 형성 조건을 변경함으로써, 소정의 막 두께 가 되도록, 저농도의 불순물을 함유하는 제1 SiGe층(21a)을 형성한다.
다음에, 도 1f에 나타낸 바와 같이, 제1 SiGe층(21a) 상에, 제2 SiGe층(21b)을 에피택셜 성장시키되, 제1 SiGe층(21a) 측으로부터 표면으로 갈수록 제1 SiGe층(21a)의 불순물 농도에서 후술하는 제3 SiGe층의 불순물 농도 사이에서 연속적으 로 변화되는 농도 경사를 가지고 불순물이 함유되도록, 제2 SiGe층(21b)을 에피택셜 성장시킨다.
여기서는, 제1 SiGe층(21a)의 붕소의 농도 범위가 1×1018 ~ 1×1019cm-3이고, 제3 SiGe층의 붕소의 농도 범위가 1×1019 ~ 5×1020cm-3이므로, 제1 SiGe층(21a) 측으로부터 표면으로 갈수록 1×1018 ~ 1×1019cm-3의 농도 범위에서 1×1019 ~ 5×1020cm-3의 농도 범위까지 연속적으로 변화되는 농도 경사를 가지고 붕소가 함유되도록, 제2 SiGe층(21b)을 형성한다. 이 제2 SiGe층(21b)의 막 두께는 1 ~ 20nm이다.
이 제2 SiGe층(21b)의 막 형성 조건으로서, 상기 제1 SiGe층(21a)과 동일한 막 형성 가스를 사용한다. 막 형성 가스 중, DCS, GeH4, 및 HCl는 가스 유량을 DCS/GeH4/HCl = 10 ~ 100/10 ~ 100/10 ~ 100(ml/min)으로 한다. 그리고, H2에 의해 100ppm으로 희석된 B2H6의 가스 유량을 1 ~ 50(ml/min)에서 50 ~ 300(ml/min)까지의 값으로 연속적으로 변화시킨다. 또, 처리 온도를 650 ~ 750℃ 범위, 그리고 처리 압력을 1.3 ~ 13.3kPa 범위로 설정한다.
여기서, 3개의 층 중에서 가장 불순물 농도가 낮은 제1 SiGe층(21a)과 가장 불순물 농도가 높은 제3 SiGe층 사이에 상기 제2 SiGe층(21b)을 개재시키는 구성은, 제1 SiGe층(21a)과 제3 SiGe층의 불순물의 농도 차에 의한 막 형성상의 문제를 완화시킨다. 그러므로, 제1 SiGe층(21a)과 제3 SiGe층의 불순물의 농도 차가 작은 경우에는, 제2 SiGe층(21b)을 형성하지 않아도 된다. 또, 여기서는, 제1 SiGe층(21a) 측으로부터 제3 SiGe층 측으로 갈수록, 불순물의 농도가 연속적으로 변화되는 농도 경사를 가지고 불순물이 함유되도록 제2 SiGe층(21b)을 형성하지만, 농도 경사는 단계적일 수도 있다. 이 경우에는, B2H6의 가스 유량을 단계적으로 변화시킨다.
다음에, 도 1g에 나타낸 바와 같이, 제2 SiGe층(21b) 상에, 상기 3개의 층 중에서 가장 고농도의 불순물이 함유되도록 제3 SiGe층(21c)을 형성한다. 여기서는, 붕소 농도가 1×1019 ~ 5×1020cm-3로 되도록, 50 ~ 100nm의 막 두께로 제3 SiGe층(21c)을 에피택셜 성장시킨다.
이 제3 SiGe층(21c)의 막 형성 조건으로서, 상기 제1 SiGe층(21a) 및 제2 SiGe층(21b)의 경우와 동일한 막 형성 가스를 사용하되, 가스 유량을 DCS/GeH4/HCl/B2H6 = 10 ~ 100/10 ~ 100/10 ~ 100/50 ~ 300(ml/min), 처리 온도를 650 ~ 750℃, 그리고 처리 압력을 1.3 ~ 13.3kPa로 한다.
이로써, 리세스 영역(16)의 표면에, 제1 SiGe층(21a), 제2 SiGe층(21b), 및 제3 SiGe층(21c)을 스택 상태로 차례로 적층하여 이루어지는 SiGe층(21)이 형성된다. 여기서, 상기 리세스 영역(16)은 약 80nm 깊이로 형성되기 때문에, 리세스 영역(16)은 제1 SiGe층(21a), 제2 SiGe층(21b), 및 제3 SiGe층(21c)으로 차례로 채워지고, 제3 SiGe층(21c)은 실리콘 기판(11)의 표면 레벨로부터 위로 돌출되어 있는 상태이다. 그리고, 이 SiGe층(21)은 실리콘 기판(11) 측으로부터 표면으로 갈수록 고농도가 되는 농도 경사를 가지고 붕소를 불순물로서 함유하고 있다.
이 SiGe층(21)이, 본 실시예의 제조 방법에 의해 제조되는 PMOSFET의 소스/드레인 영역을 형성하고, SiGe층(21)들 사이에 배치된 게이트 전극(13) 바로 아래의 실리콘 기판(11)의 영역이 채널 영역(18)이 된다.
이 후의 단계는, 통상의 PMOSFET의 제조 방법과 마찬가지로 수행된다. 예를 들면 SiGe층(21)의 표면측을 실리사이드화하여 실리사이드층을 형성할 수 있다. 이 경우에, 전술한 바와 같이 채널 영역(18) 가까이에 배치되는 제1 SiGe층(21a)은 저농도의 불순물이 함유하기 때문에, SiGe층(21)을 형성한 후에 열처리를 행하는 경우라도 불순물의 확산(A)이 억제되고, 쇼트 채널 효과의 발생이 방지된다.
이와 같이 하여, SiGe층(21)에 의해 채널 영역(18)에 스트레스가 인가(압축 응력)됨으로써, 채널 영역(18)이 뒤틀린 PMOSFET가 제조된다.
이상에서 설명한 바와 같은 반도체 장치의 제조 방법 및 반도체 장치에 따르면, 실리콘 기판(11) 측으로부터 표면으로 갈수록 고농도가 되는 농도 경사를 가지고 불순물이 함유되도록 SiGe층(21)을 에피택셜 성장시키므로, 열처리에 의한 SiGe층(21)으로부터의 불순물의 확산(A)이 억제되고, 쇼트 채널 효과의 발생이 방지된다. 특히, 본 실시예에 따르면, SiGe층(21)을 3개의 층으로 구성하고, 채널 영역(18)에 가까운 제1 SiGe층(21a)을 다른 층에 비해 저농도의 불순물이 함유되도록 형성하므로, 쇼트 채널 효과의 발생을 확실하게 방지할 수 있다. 또, 상기 SiGe층(21)과 게이트 전극(13) 바로 아래 영역 사이의 거리를 늘리지 않아도 되므로, 충분한 캐리어 이동도를 얻을 수 있다. 따라서, 트랜지스터의 특성을 향상시킬 수 있다.
또한, 본 실시예의 반도체 장치의 제조 방법에 따르면, 막 형성 가스를 바꾸지 않고, 막 형성 조건만을 변경하는 일련의 작업으로, 불순물의 농도 경사를 가지는 SiGe층(21)을 형성할 수 있으므로, 생산성도 우수하다.
그리고, 상기 제1 실시예에서는, PMOSFET의 소스/드레인 영역을 형성하는 SiGe층의 불순물로서 붕소를 함유하는 예에 대하여 설명하였으나, 불순물로서는 상기 붕소 이외에, 예를 들면 갈륨(Ga) 또는 인듐(In)을 사용해도 된다. 불순물로서, 예를 들면 Ga을 사용하는 경우에는, 전술한 제1 실시예에서 막 형성 가스로서 사용한 B2H6 대신에, 트리에틸갈륨(Ga(C2H5)3) 또는 트리메틸갈륨(Ga(CH3)3)를 막 형성 가스로 사용한다. 유사하게, 불순물로서 In를 사용하는 경우에는, 막 형성 가스로서 B2H6를 사용하는 대신에, 트리에틸인듐(In(C2H5)3) 또는 트리메틸인듐(In(CH3)3)를 사용한다.
(제2 실시예)
상기 제1 실시예에서는 PMOSFET의 제조 방법을 예로 들어 설명하였으나, 본 실시예에 있어서는 NMOSFET의 제조 방법을 예로 들어서, 도 2a 내지 도 2c를 참조하여 설명한다. 그리고, 실리콘 기판(11)의 표면을 파내려가는 단계까지의 단계는, 도 1a 내지 도 1d를 사용하여 설명한 단계와 마찬가지로 수행된다.
NMOSFET를 제조하는 경우에는, 먼저, 도 2a에 나타낸 바와 같이, 리세스 영역(16)의 표면, 즉 실리콘 기판(11)의 파내려간 부분의 표면에, 예를 들면 비 소(As)를 불순물로서 함유하고, 실리콘(Si)과 실리콘보다 격자 상수가 작은 원자(C)로 이루어지는 실리콘 탄소(SiC)층(혼합 결정층)을 에피택셜 성장시킨다.
이 경우에, 실리콘 기판(11) 측으로부터 표면으로 갈수록 고농도가 되는 농도 경사를 가지고 As가 함유되도록, SiC층을 에피택셜 성장시킨다. 여기서는, 제1 실시예와 마찬가지로, 상기 SiC층이 제1 SiC층(제1 층), 제2 SiC층(제2 층), 및 제3 SiC층(제3 층)으로 이루어지는 3개의 층을 스택 상태로 차례로 적층하여 구성된다.
구체적으로는, 실리콘 기판(11)의 파내려간 부분의 표면에, 상기 3개의 층 중에서 가장 저농도의 불순물이 함유되도록 제1 SiC층(22a)을 형성한다. 여기서는, As 농도가 1×1018 ~ 1×1019cm-3가 되도록, 1 ~ 30nm의 막 두께로 제1 SiC층(22a)을 형성한다.
이 제1 SiC층(22a)의 막 형성 조건으로서, 막 형성 가스로서 DCS, 수소(H2)에 의해 1vol%로 희석된 모노메틸실란(SiH3CH3), HCl, 수소(H2)에 의해 1vol%로 희석된 수소화비소(AsH3)를 사용하되, 가스 유량을 DCS/SiH3CH3/HCl/AsH3 = 10 ~ 100/1 ~ 50/10 ~ 100/1 ~ 25(ml/min), 처리 온도를 650 ~ 750℃, 그리고 처리 압력을 1.3 ~ 13.3kPa로 한다.
여기서, 후술하는 바와 같이, 저농도의 불순물을 함유하는 제1 SiC층(22a)은 형성하는 3개의 SiC층 중에서 채널 영역에 가장 가까이에 배치되므로, 열처리에 의한 SiC층으로부터의 As의 확산이 억제되고, 쇼트 채널 효과의 발생이 방지된다. 그리고, 쇼트 채널 효과를 확실하게 방지하기 위해, 제조하는 NMOSFET의 캐리어 이동도를 저하시키지 않는 범위에서, 상기 제1 SiC층(22a)의 막 두께는 위에서 언급한 범위 중에서 10 ~ 30nm의 범위 내인 것이 더욱 바람직하다.
다음에, 도 2b에 나타낸 바와 같이, 제1 SiC층(22a) 상에 제2 SiC층(22b)을 형성하되, 제1 SiC층(22a) 측으로부터 표면으로 갈수록 제1 SiC층(22a)의 불순물 농도와 제3 SiC층의 불순물 농도 사이에서 연속적으로 변화되는 농도 경사를 가지고 불순물이 함유되도록, 제2 SiC층(22b)을 형성한다. 여기서는, 제1 SiC층(22a)의 As의 농도 범위가 1×1018 ~ 1×1019cm-3이고, 후술하는 바와 같이 제3 SiC층의 As의 농도 범위가 1×1019 ~ 5×1020cm-3이므로, 1×1018 ~ 1×1019cm-3의 농도 범위에서 1×1019 ~ 5×1020cm-3의 농도 범위까지 연속적으로 고농도가 되는 농도 경사를 가지고 As가 함유되도록, 제2 SiC층(22b)을 형성한다. 이 제2 SiC층(22b)의 막 두께는 1 ~ 20nm 범위 내이다.
이 제2 SiC층(22b)의 막 형성 조건으로서, 상기 제1 SiC층(22a)의 경우와 동일한 막 형성 가스를 사용한다. 제1 SiC층(22a)의 경우처럼, DCS, SiH3CH3, 및 HCl의 가스 유량을 DCS/SiH3CH3/HCl = 10 ~ 100/1 ~ 50/10 ~ 100(ml/min)으로 설정한다. 한편, H2에 의해 1vol%로 희석된 AsH3의 가스 유량을 1 ~ 25(ml/min)의 범위에서 25 ~ 50(ml/min) 범위까지의 값으로 연속적으로 변화시킨다. 또, 처리 온도를 650 ~ 750℃로, 그리고 처리 압력을 1.3 ~ 13.3kPa로 설정한다.
여기서, 3개의 층 중에서 가장 불순물 농도가 낮은 제1 SiC층(22a)과 가장 불순물 농도가 높은 제3 SiC층 사이에, 상기 제2 SiC층(22b)을 개재시키는 구성은, 제1 SiC층(22a)과 제3 SiC층과의 불순물의 농도 차에 의한 막 형성상의 문제를 완화시킨다. 그러므로, 제1 SiC층(22a)과 제3 SiC층의 불순물의 농도 차가 작은 경우에는, 제2 SiC층(22b)을 형성하지 않아도 되다. 또, 여기서는, 제1 SiC층(22a) 측으로부터 제3 SiC층(22c) 측으로 갈수록, 불순물의 농도가 연속적으로 변화되는 농도 경사를 가지고 불순물이 함유되도록, 제2 SiC층(22b)을 하지만, 농도 경사는 단계적일 수도 있다. 이 경우에는, AsH3의 가스 유량을 단계적으로 변화시킨다.
다음에, 도 2c에 나타낸 바와 같이, 제2 SiC층(22b) 상에, 상기 3개의 층 중에서 가장 고농도의 불순물이 함유되도록 제3 SiC층(22c)을 형성한다. 여기서는, As 농도가 1×1019 ~ 5×1020cm-3로 되도록, 50 ~ 100nm의 막 두께로 제3 SiC층(22c)을 형성한다.
이 제3 SiC층(22c)의 막 형성 조건으로서, 상기 제1 SiC층(22a) 및 제2 SiC층(22b)의 경우와 동일한 막 형성 가스를 사용하되, 가스 유량을 DCS/SiH3CH3/HCl/AsH3 = 10 ~ 100/1 ~ 50/10 ~ 100/25 ~ 50(ml/min), 처리 온도를 650 ~ 750℃, 그리고 처리 압력을 1.3 ~ 13.3kPa로 한다.
이로써, 리세스 영역(16)의 표면에, 제1 SiC층(22a), 제2 SiC층(22b), 및 제3 SiC층(22c)을 스택 상태로 차례로 적층하여 이루어지는 SiC층(22)이 형성된다. 여기서, 상기 리세스 영역(16)은 약 80nm 깊이로 형성되기 때문에, 리세스 영 역(16)은 제1 SiC층(22a), 제2 SiC층(22b), 및 제3 SiC층(22c)으로 차례로 채워지고, 제3 SiC층(22c)은 실리콘 기판(11)의 표면 레벨로부터 위로 돌출되어 있는 상태이다. 그리고, 이 SiC층(22)은 실리콘 기판(11) 측으로부터 표면으로 갈수록 고농도가 되는 농도 경사를 가지고 불순물인 As를 함유하고 있다.
이 SiC층(22)이, 본 실시예에 따른 제조 방법에 의해 제조되는 NMOSFET의 소스/드레인 영역을 형성하고, SiC층(22)들 사이에 배치된 게이트 전극(13) 바로 아래의 실리콘 기판(11)의 영역이 채널 영역(18)이 된다.
이 후의 단계는, 통상의 NMOSFET의 제조 방법과 마찬가지로 수행된다. 예를 들면 SiC층(22)의 표면 측을 실리사이드화하여 실리사이드층을 형성할 수 있다. 이 경우에, 전술한 바와 같이, 채널 영역(18) 가까이에 배치되는 제1 SiC층(22a)은 저농도의 불순물이 함유되기 때문에, SiC층(22)을 형성한 후에 열처리를 행하는 경우라도 불순물의 확산(A)이 억제되고, 쇼트 채널 효과의 발생이 방지된다.
이와 같이 하여, SiC층(22)에 의해 채널 영역(18)에 스트레스 인가(압축 응력)됨으로써, 채널 영역(18)이 뒤틀린 NMOSFET가 제조된다.
이상에서 설명한 바와 같은 반도체 장치의 제조 방법 및 반도체 장치에 따르면, 실리콘 기판(11) 측으로부터 표면으로 갈수록 고농도가 되는 농도 경사를 가지고 불순물이 함유되도록, SiC층(22)을 에피택셜 성장시키므로, 열처리에 의한 SiC층(22)으로부터의 불순물의 확산(A)이 억제되고, 쇼트 채널 효과의 발생이 방지된다. 특히, 본 실시예에 따르면, SiC층(22)을 3개의 층으로 구성하고, 채널 영역(18)에 가까운 제1 SiC층(22a)을 다른 층에 비해 저농도의 불순물이 함유되도록 형성함으로써, 쇼트 채널 효과의 발생을 확실하게 방지할 수 있다. 또, 상기 SiC층(22)과 게이트 전극(13) 바로 아래 영역 사이의 거리를 늘리지 않아도 되므로, 충분한 캐리어 이동도를 얻을 수 있다. 따라서, 트랜지스터의 특성을 향상시킬 수가 있다.
(변형예 1)
상기 제2 실시예에서는, NMOSFET의 소스/드레인 영역을 형성하는 SiC층에, As를 불순물로 함유시키는 예에 대하여 설명하였으나, 불순물로는 상기 As 이외에 인(P)을 사용할 수도 있다.
이 경우에도, 1×1018 ~ 1×1019cm-3의 농도 범위에서 P가 불순물로서 함유되도록, 1 ~ 30nm의 막 두께로 제1 SiC층(22a)을 형성한다.
이 제1 SiC층(22a)의 막 형성 조건으로서, 막 형성 가스로는 DCS, H2에 의해 1vol%로 희석된 SiH3CH3, HCl, 및 H2에 의해 50ppm으로 희석된 수소화인(PH3)을 사용하되, 가스 유량을 DCS/SiH3CH3/HCl/PH3 = 10 ~ 100/1 ~ 50/10 ~ 100/1 ~ 150(ml/min), 처리 온도를 650 ~ 750℃, 그리고 처리 압력을 1.3 ~ 13.3kPa로 한다.
다음에, 제1 SiC층(22a) 상에, 제1 SiC층(22a) 측으로부터 표면으로 갈수록, 1×1018 ~ 1×1019cm-3의 농도 범위에서 1×1019 ~ 5×1020cm-3의 농도 범위까지 고농도가 되는 농도 경사를 가지고 P가 불순물로서 함유되도록, 제2 SiC층(22b)을 1 ~ 20nm의 막 두께로 형성한다.
이 제2 SiC층(22b)의 막 형성 조건으로서, 상기 제1 SiC층(22a)의 경우와 동일한 막 형성 가스를 사용한다. DCS, SiH3CH3, 및 HCl의 가스 유량을 DCS/SiH3CH3/HCl = 10 ~ 100/1 ~ 50/10 ~ 100(ml/min)으로 설정한다. 한편, H2에 의해 50ppm으로 희석된 PH3의 가스 유량을 1 ~ 150(ml/min) 범위에서 150 ~ 300(ml/min) 범위까지의 값으로 연속적으로 또는 단계적으로 변화시킨다. 또, 처리 온도를 650 ~ 750℃, 그리고 처리 압력을 1.3 ~ 13.3kPa로 설정한다.
이어서, 제2 SiC층(22b) 상에, 1×1019 ~ 5×1020cm-3의 농도 범위에서 P가 불순물로서 함유되도록, 50 ~ 100nm의 막 두께로 제3 SiC층(22c)을 형성한다.
이 제3 SiC층(22c)의 막 형성 조건으로서, 상기 제1 SiC층(22a) 및 제2 SiC층(22c)의 경우와 동일한 막 형성 가스를 사용하되, 가스 유량을 DCS/SiH3CH3/HCl/PH3 = 10 ~ 100/1 ~ 50/10 ~ 100/150 ~ 300(ml/min), 처리온도를 650 ~ 750℃, 그리고 처리 압력을 1.3 ~ 13.3kPa로 한다.
방금 언급한 NMOSFET의 제조 방법 및 NMOSFET에 의해서도, 전술한 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
그리고, 전술한 제1 실시예 및 제2 실시예 및 변형예 1에서는, SiGe층 또는 SiC 층으로 이루어지는 혼합 결정층을, 제1 층, 제2 층, 및 제3 층이 스택 상태로 차례로 적층하여 구성되는 것을 예로서 설명하였다. 또 상기 제1 층 및 제3 층을 불순물이 소정의 농도 범위에서 유지되도록 각각 형성하고, 상기 제2층을 제1 층 측으로부터 제3 층 측으로 갈수록 연속적으로 고농도가 되는 농도 경사를 가지도록 형성한다. 그러나, 본 발명은 이러한 구성으로 한정되지 않는다. 예를 들면, 실리콘 기판 측으로부터 표면으로 갈수록 단계적으로 고농도가 되는 농도 경사를 가지고 불순물이 함유되는 복수의 층으로 혼합 결정층을 구성할 수도 있다. 다르게는, 실리콘 기판 측으로부터 표면으로 갈수록 연속적으로 고농도가 되는 농도 경사를 가지고 불순물이 함유되는 단일층으로 혼합 결정층을 구성할 수도 있다. 단, 혼합 결정층 중 채널 영역에 가까운 부분은 불순물이 저농도로 유지된 영역을, 10 ~ 30nm의 막 두께로 가지는 것이 바람직하다는 것을 유의하여야 한다.
또, 전술한 실시예에서는, PMOSFET와 NMOSFET를 각각 제조하는 반도체 장치의 제조 방법의 예에 대하여 설명하였으나, PMOSFET와 NMOSFET 모두를 탑재한 CMOS(Complementary Metal Oxide Semiconductor) FET를 제조하는 경우에도 본 발명은 적용가능하다.
이 기술분야의 당업자는 설계 요건 및 다른 요인에 따라, 첨부된 청구범위 또는 그 등가물의 범위 내에서 다양한 변경, 결합, 부결합, 및 개조를 할 수 있음을 것이다.
이상 설명한 바와 같이, 본 발명에 관한 반도체 장치의 제조 방법 및 반도체 장치에 따르면, 쇼트 채널 효과의 발생을 방지할 수 있고, 충분한 캐리어 이동도를 얻을 수 있어, 트랜지스터의 특성을 향상시킬 수가 있다.

Claims (7)

  1. 실리콘 기판 위에 게이트 전극을, 게이트 절연막을 통해 형성하는 제1 단계;
    상기 게이트 전극을 마스크로 한 에칭에 의해, 상기 실리콘 기판의 표면층을 파내려가는 제2 단계; 및
    상기 실리콘 기판의 파내려간 부분의 표면에 혼합 결정층(mixed crystal layer)을 에피택셜 성장시키되, 상기 실리콘 기판 측으로부터 상기 혼합 결정층의 표면으로 갈수록 고농도가 되는 농도 경사(concentration gradient)를 가지고 불순물이 함유되도록, 실리콘과 상기 실리콘과는 격자 상수가 상이한 원자를 포함하는 상기 혼합 결정층을 에피택셜 성장시키는 제3 단계
    를 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 혼합 결정층은 스택 상태로 차례로 적층된 제1 층, 제2 층 및 제3 층을 포함하고,
    상기 제3 단계는,
    상기 실리콘 기판의 파내려간 부분의 표면에, 상기 3개의 층 중에서 가장 저농도의 불순물이 함유되도록 상기 제1 층을 형성하는 단계;
    상기 제1 층 상에 상기 제2 층을 형성하되, 상기 제1 층의 불순물 농도와 상기 제3 층의 불순물 농도 사이의 농도 경사를 가지고 불순물이 함유되도록, 상기 제2 층을 형성하는 단계; 및
    상기 제2 층 상에, 상기 3개의 층 중에서 가장 고농도의 불순물이 함유되도록 상기 제3 층을 형성하는 단계
    를 포함하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 장치는 p형의 전계 효과 트랜지스터이고,
    상기 제3 단계는, 상기 실리콘 기판의 표면에, 상기 농도 경사를 가지는 p형의 불순물이 함유되도록, 실리콘과 게르마늄을 포함하는 상기 혼합 결정층을 에피택셜 성장시키는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 장치는 n형의 전계 효과 트랜지스터이며,
    상기 제3 단계는, 상기 실리콘 기판의 표면에 상기 농도 경사를 가지는 n형의 불순물이 함유되도록, 실리콘과 탄소를 포함하는 상기 혼합 결정층을 에피택셜 성장시키는 단계를 더 포함하는, 반도체 장치의 제조 방법.
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