KR20120047032A - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 샐리사이드 공정이 용이하고 미스-얼라인(mis-align)으로 인한 게이트의 손상을 방지할 수 있는 반도체 소자 및 이의 제조 방법을 제공한다. 본 발명의 반도체 소자의 제조 방법은, 게이트 절연막과 게이트 전극을 포함하는 게이트 패턴과 상기 게이트 패턴의 양측에 소스 및 드레인 영역이 형성된 기판 상에 소스 및 드레인 영역의 일부가 노출되는 제1 절연막 패턴을 형성하는 단계, 상기 노출된 소스 및 드레인 영역 상에 실리사이드층을 형성하는 단계, 상기 기판의 전면에 상기 제1 절연막 패턴 및 실리사이드층을 덮도록 제2 절연막을 형성하는 단계 및 상기 실리사이드층이 노출되도록 상기 제2 절연막 내에 컨택홀을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 샐리사이드 공정이 용이하고 미스-얼라인(mis-align)으로 인한 게이트의 손상을 방지할 수 있는 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근에 반도체 소자가 고집적화됨에 따라 게이트 전극의 폭 및 컨택(contact)의 크기가 감소되고 있다. 이에 따라 컨택 저항 및 게이트 전극의 면저항(sheet resistance)이 증가하여 동작 속도가 저하되는 문제점이 발생하였다. 따라서, 저항을 감소시키기 위해 금속 게이트(metal gate)를 적용하거나 게이트 또는 소스-드레인 영역의 실리콘 상에 금속 물질을 증착한 후 어닐링(annealing)공정을 진행하여 실리콘과 반응시키고 반응하지 않은 금속은 식각 등으로 제거하는 샐리사이드(salicide, self aligned silicide)공정이 개발되었다.
그러나, 고집적화에 따라 게이트 전극의 높이에 비해 게이트 전극 사이의 간격이 감소되어 샐리사이드 공정시 금속 증착의 용이하지 않다. 또한, 금속 게이트와 샐리사이드 공정을 함께 적용할 경우 금속 게이트가 샐리사이드 공정시 사용하는 습식 세정액 또는 금속 스트립 물질 등에 용해되어 손상될 수 있다. 또한, 반도체 소자가 고집화될수록 제조 공정의 여유도(margin)또한 점점 작아져, 샐리사이드 공정시 미스-얼라인이 발생할 경우 금속 게이트가 손상될 가능성은 점차 커지고 있다.
본 발명이 해결하려는 과제는, 샐리사이드 공정이 용이하고 미스-얼라인으로 인한 게이트의 손상을 방지할 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 샐리사이드 공정이 용이하고 미스-얼라인으로 인한 게이트의 손상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 형성된 게이트 절연막과 게이트 전극을 포함하는 게이트 패턴, 상기 게이트 패턴의 양측에 형성된 소스 및 드레인 영역, 상기 소스 및 드레인 영역의 상부에 형성된 실리사이드층, 상기 실리사이드층의 상부에 형성된 컨택홀 및 상기 게이트 패턴 및 상기 소스 및 드레인 영역 상에 형성되고 내부에 상기 컨택홀이 형성된 절연막을 포함하고, 상기 게이트 패턴 및 소스 및 드레인 영역의 종횡비가 3:1 이하이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 게이트 절연막과 게이트 전극을 포함하는 게이트 패턴과 상기 게이트 패턴의 양측에 소스 및 드레인 영역이 형성된 기판 상에 소스 및 드레인 영역의 일부가 노출되는 제1 절연막 패턴을 형성하는 단계, 상기 노출된 소스 및 드레인 영역 상에 실리사이드층을 형성하는 단계, 상기 제1 절연막 패턴 및 실리사이드층 상에 제2 절연막을 형성하는 단계 및 상기 실리사이드층이 노출되도록 상기 제2 절연막 내에 컨택홀을 형성하는 단계를 포함한다.
상기 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 더미 게이트 패턴과 상기 더미 게이트 패턴의 양측에 소스 및 드레인 영역을 형성하는 단계, 상기 더미 게이트 패턴과 상기 소스 및 드레인 영역 상에 보호층을 형성하는 단계, 상기 더미 게이트 패턴이 노출되도록 상기 보호층을 제거하고 노출된 더미 게이트 패턴을 제거하는 단계, 상기 기판의 전면에 상기 더미 게이트 패턴이 제거된 영역 및 보호층을 덮도록 게이트 절연막 및 금속층을 형성하고 상기 보호층이 노출될 때까지 평탄화하여 금속 게이트 패턴을 형성하는 단계, 상기 보호층을 제거하는 단계, 상기 기판의 전면에 상기 소스 및 드레인 영역의 일부가 노출되는 제1 절연막 패턴을 형성하는 단계, 상기 노출된 소스 및 드레인 영역 상에 실리사이드층을 형성하는 단계, 상기 기판의 전면에 상기 제1 절연막 패턴 및 상기 실리사이드층을 덮도록 제2 절연막을 형성하는 단계 및 상기 실리사이드층이 노출되도록 상기 제2 절연막 내에 컨택홀을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 발명을 실시하기 위한 구체적인 내용 및 도면 들에 포함되어 있다.
본 발명의 반도체 소자의 제조 방법은 컨택홀 형성전에 소스 및 드레인 영역 상에 실리사이드층을 형성하므로 컨택홀 형성 후 샐리사이드 공정시 금속의 증착이 어려운점을 개선할 수 있다.
본 발명의 반도체 소자의 제조 방법은 샐리사이드 공정시 미스-얼라인으로 인한 금속 게이트의 손상을 방지할 수 있다.
본 발명의 반도체 소자는 소스 및 드레인 영역과 게이트의 단차가 작아 컨택홀의 종횡비(aspect ratio)를 감소시켜 후속 공정의 효율을 향상시킨다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 공정 순서도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 공정 단계별 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법의 공정순서도이다.
도 6a 내지 도 6n은 본 발명의 다른 실시예에 다른 반도체 소자의 제조 방법의 공정 단계별 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 공정 순서도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 공정 단계별 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법의 공정순서도이다.
도 6a 내지 도 6n은 본 발명의 다른 실시예에 다른 반도체 소자의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 게이트 패턴(120), 소스 및 드레인 영역(132), 실리사이드층(147), 컨택홀(151), 제1 절연막(143) 및 제2 절연막(148)을 포함한다. 또한, 게이트 스페이서(124)를 더 포함할 수 있다.
게이트 패턴(120)은 기판(110) 상에 형성되며, 게이트 절연막(120a)과 게이트 전극(120b)을 포함한다.
기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylenenaphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
게이트 절연막(120a)은 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다. 도 1은 게이트 절연막(120a)이 게이트 전극(120b)의 측벽과 하부를 둘러싸고 있는 형태를 예시하나 게이트 절연막(120a) 상에 게이트 전극(120b)이 적층된 구조도 가능하다.
게이트 전극(120b)은 poly-Si, poly-SiGe, 불순물이 도핑된 poly-Si, Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 같은 금속, 금속 실리사이드 등의 단일막 또는 이들을 조합한 적층막일 수 있으나, 이에 한정되는 것은 아니다. 바람직하게는, 게이트 전극(26)은 미세선폭 상에서 저저항을 구현하고 불순물의 도핑이 필요없는 금속 또는 금속 실리사이드로 형성될 수 있다.
도 1에는 미도시되어 있으나 게이트 전극(120b)의 상부에는 게이트 전극(120b)을 보호하는 하드마스크막이 형성될 수 있다. 이 때, 하드마스크막은 SiN 또는 SiON 등으로 형성될 수 있다.
게이트 스페이서(124)는 게이트 절연막(120a) 및 게이트 전극(120b)의 측벽에 형성되어 게이트 전극(120b)을 보호하는 역할을 한다.
게이트 스페이서(124)는 제1 스페이서(124a) 및 제2 스페이서(124b)를 포함할 수 있으며, 제1 스페이서(124a)는 실리콘 산화막으로 형성될 수 있으며, 제2 스페이서(124b)는 실리콘 질화막으로 형성될 수 있다.
소스 및 드레인 영역(132)은 게이트 패턴(120)의 양쪽에 형성되어 있으며, 기판(110)으로부터 상승된 즉, 엘리베이티드(elevated) 구조를 갖고 일정 깊이의 junction을 형성한다. 상승된 소스 및 드레인 구조는 불순물 주입에 따른 Rp가 기판(110)의 상면에 형성되어 shallow junction 구조을 취할 수 있다. 이에 인해 단채널 효과(short channel effect)로 인한 소자 특성의 열화 현상을 개선할 수 있다.
소스 및 드레인 영역(132)은 에피택셜 성장된 실리콘층으로 형성될 수 있다. 구체적으로, 불순물의 확산을 억제하고 채널 영역에서 캐리어의 이동도를 향상시키기위해 NMOS의 경우 Si 또는 SiC 에피택셜층에 n형 도펀트로 인(P) 등의 불순물을 주입하여 형성하고, PMOS의 경우 SiGe 에피택셜층에 n형 도펀트로 붕소(boron, B)등의 불순물을 주입하여 형성할 수 있다. 또한, 소스 및 드레인 영역(132)은 상부 측면에 파셋(facet)이 형성되어 상기 파셋이 형성된 부분에서는 게이트 패턴(120)과의 틈이 생길 수 있다.
게이트 패턴(120)과 소스 및 드레인 영역(132)의 종횡비(aspect ratio)는 3:1 이하일 수 있다. 상기 종횡비는 게이트 패턴(120)과 소스 및 드레인 영역(132)의 상부의 단차와 소스 및 드레인 영역(132)의 폭의 비를 의미한다. 종횡비가 3:1 이하인 경우 후속 증착 공정에서 균일한 증착이 이루어질 수 있다. 또한, 기판(110)으로부터 게이트 패턴(120)과 소스 및 드레인 영역(132)의 단차는 250 Å이내일 수 있다. 게이트 패턴(120)과 소스 및 드레인 영역(132)의 단차가 250 Å이내인 경우, 종횡비가 감소되어 게이트 패턴(120)과 소스 및 드레인 영역(132) 상에 후속 증착 공정 등을 진행시 증착 공정이 용이하고 균일한 증착막을 형성할 수 있다.
소스 및 드레인 영역(132)은 게이트 패턴(120)과 동일한 높이까지 형성되어도 무방하다. 도 1은 소스 및 드레인 영역(132)이 게이트 패턴(120)과 동일한 높이까지 상승된 경우를 예시한다.
실리사이드층(147)은 소스 및 드레인 영역(132)의 상부에 형성되며, 컨택저항을 감소시키는 역할을 한다. 실리사이드층(147)은 소스 및 드레인 영역(132)상에 금속층을 증착하고 상기 금속층을 소스 및 드레인 영역(132)의 반응시킨 후, 반응하지 않은 금속층은 제거하여 형성될 수 있다.
실리사이드층(147)은 Ni, Co, Pt 또는 Ti 등을 포함할 수 있으며, 소스 및 드레인 영역(132)의 상부에 소정의 깊이로 침투되어 형성되거나 소스 및 드레인 영역(132) 상에 소정의 높이로 형성될 수 있다.
제1 절연막(143)은 게이트 패턴(120) 및 소스 및 드레인 영역(132) 상에 형성된다. 제1 절연막(143)은 게이트 패턴(120) 및 소스 및 드레인 영역(132)을 완전히 덮으면서 평탄화하는 역할을 할 뿐만 아니라, 소스 및 드레인 영역(132)의 파셋에 의한 틈을 채워 후속 공정시 게이트 전극이 손상되지 않도록 보호하는 역할을 한다. 또한, 컨택홀(151)등을 형성하는 식각 공정에서 식각 정지막(etch stopper)으로 작용한다. 따라서, 제1 절연막(143)은 제2 절연막(148)과 식각비가 상이한 물질로 형성될 수 있으며, 구체적으로 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성될 수 있다. 바람직하게는 실리콘 질화막으로 형성될 수 있다.
제2 절연막(148)은 제1 절연막(143) 상에 형성되며, 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
컨택홀(151)은 제1 절연막(143) 및 제2 절연막(148) 내에 실리사이드층(147) 상에 형성된다. 구체적으로 컨택홀(151)은 실리사이드층(147) 상에 형성되므로 컨택홀(151) 내의 하부에는 실리사이드층(147)이 노출되게 되므로 컨택 저항을 감소시킬 수 있으며, 컨택홀의 내부에 별도로 실리사이드층을 형성할 필요가 없다. 컨택홀(151)은 텅스텐(W) 등과 같은 금속으로 매립될 수 있다.
본 실시예는 소스 및 드레인 영역(132)과 게이트 패턴(120)의 단차가 작을 뿐만 아니라 실리사이드층(147) 상에 컨택홀(151)이 형성되므로 컨택홀 형성시 미스-얼라인이 발생하여도 게이트 전극의 손상을 막을 수 있다.
이어서, 도 2를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자(200)에 대해 설명한다. 도 2는 본 발명의 다른 실시예에 따른 반도체 소자(200)의 단면도이다.
본 발명의 다른 실시예에 따른 반도체 소자(200)는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자(100)와 소스 및 드레인 영역(232)이 다르게 형성되며, 저농도 불순물 영역(211) 및 고농도 불순물 영역(212)이 형성되어 있다. 따라서, 이하에서 본 발명의 다른 실시예에 따른 반도체 소자는 이를 중심으로 설명한다. 또한, 상기 본 발명의 다른 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 동일 또는 유사한 부분은 동일한 도면 부호를 사용하며, 여기서 상세한 설명을 생략한다.
소스 및 드레인 영역(232)은 기판(110)의 소정 영역을 식각하여 형성된 트렌치내에 형성된 에피택셜층으로 이루어질 수 있다. 구체적으로, 기판(110) 내에 예비 트렌치를 형성하고 상기 예비 트렌치의 측벽을 측면으로 더욱 식각하여 에피택셜 형성용 트렌치를 형성한 뒤, 상기 에피텍셜 형성용 트렌치 내에 에피택셜 성장시켜 형성할 수 있다.
상기 에피택셜 형성용 트렌치는 육각형의 프로파일을 가질 수 있으며, 상기 에피택셜층은 상기 에피택셜 형성용 트렌치내에 에피택셜 성장시켜 형성한 실리콘층 또는 실리콘 게르마늄(SiGe)층일 수 있다. 상기 실리콘 게르마늄층은 채널에 압축 스트레스(compressive stress)를 인가하여 정공(hole)의 이동도를 증가시켜 전류를 증가시킬 수 있다. 상기 트렌치가 최대 폭을 가지는 지점인 팁(213)은 게이트 패턴(120)의 측벽과 일직선 상에 위치할 수 있다. 상기 트렌치의 팁(213)이 게이트 패턴(120)의 측벽과 일직선이 되는 지점에 형성되는 경우 상기 트렌치 내에 형성되는 실리콘 게르마늄층이 채널 영역에 더 가까이 형성되어 채널 영역에 가해지는 압축 응력이 증가하게 되므로 정공의 이동도를 보다 증가시킬 수 있다.
상기 에피택셜층의 상부는 기판의 상부보다 높게 형성될 수 있으며, 상기 에피택셜층으로 이루어진 상기 소스 및 드레인 영역(232)과 게이트 패턴(120)의 종횡비는 3:1 이하일 수 있다. 또한, 상기 소스 및 드레인 영역(232)과 게이트 패턴(120)의 단차는 250 Å이내일 수 있다. 또한, 상기 에피택셜층의 상부와 게이트 패턴(120)의 상부는 동일 높이에 위치할 수 있다.
저농도 불순물 영역(211) 및 고농도 불순물 영역(212)은 상기 트렌치의 외곽부를 감싸고 있으며, 상기 트렌치는 저농도 불순물 영역(211) 및 고농도 불순물 영역(212) 내에 형성될 수 있다. 저농도 불순물 영역(211) 및 고농도 불순물 영역(212)은 PMOS 트랜지스터의 경우 붕소 또는 갈륨과 같은 p형 불순물을 이용하며, NMOS 트랜지스터의 경우 인 또는 비소와 같은 n타입 불순물을 이용할 수 있다.
저농도 불순물 영역(211)은 게이트 패턴(120)의 양쪽으로 기판에 불순물이 주입되어 형성된 영역이며, 고농도 불순물 영역(212)은 게이트 스페이서(124)의 양쪽으로부터 저농도 불순물 영역(211)의 하부에 불순물이 주입되어 형성된 영역이다.
이하, 도 3 및 도 4a 내지 도 4g를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 공정순서도이며, 도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 소자의 공정 단계별 단면도들이다.
도 3을 참조하면, 본 발명의 일 실시예에 다른 반도체 소자의 제조 방법은 제1 절연막 패턴 형성 단계(S10), 실리사이드(silicide)층 형성 단계(S20), 제2 절연막 형성 단계(S30), 컨택홀 형성 단계(S40) 및 매립 단계(S50)를 포함한다.
도 4a 및 도 4b를 참조하면, 제1 절연막 패턴 형성 단계(S10)는 게이트 패턴(120)과 게이트 패턴(120)의 양측에 소스 및 드레인 영역(132)이 형성된 기판(110) 상에 제1 절연막 패턴(143)을 형성하는 단계이다.
구체적으로, 게이트 패턴(120)과 소스 및 드레인 영역(132)의 전면을 덮도록 제1 절연막(143')을 증착하고 제1 절연막(143') 상에 포토레지스트 패턴(142)을 형성한 뒤, 포토레지스트 패턴(142)을 식각마스크로 포토리소그래피 공정을 진행하여 소정의 소스 및 드레인 영역(132)이 노출되는 제1 절연막 패턴(143)을 형성하는 단계이다. 제1 절연막(143')은 실리콘 산화막 또는 실리콘 질화막 등으로 형성될 수 있다.
여기서, 게이트 패턴(120)은 게이트 절연막(121), 게이트 전극(122) 및 하드마스크막(123)이 순서대로 적층된 구조를 취할 수 있으며, 당업자의 필요에 따라 하드마스크막(123)을 생략될 수 있다. 게이트 패턴(120)의 측벽에는 단일막 또는 이중막 구조의 게이트 스페이서(124)가 형성되어 있을 수 있다. 도 4는 게이트 스페이서(124)가 산화막(124a) 및 질화막(124b)의 이중막 구조인 경우를 예시한다.
소스 및 드레인 영역(132)은 게이트 패턴(120)의 양쪽으로 소정의 높이로 기판(110)의 상면보다 높게 상승된 구조를 취할 수 있으며, 에피택셜 성장으로 형성될 수 있다. 또한, 소스 및 드레인 영역(132)은 기판(110)의 하부에 소정 깊이로 리세스된(recessed) 트렌치 내에 형성된 에피택셜 실리콘층일 수 있다. 보다 구체적으로, PMOS의 소스 및 드레인 영역 형성 방법을 설명하면 다음과 같다. 우선, 게이트 패턴을 식각 마스크로 저농도로 불순물 이온을 주입하여 저농도 불순물 영역을 형성하고, 게이트 스페이서를 형성한 뒤, 게이트 패턴 및 게이트 스페이서를 식각 마스크로 고농도의 불순물 이온을 주입하여 고농도 불순물 영역을 형성한다. 이어서, 게이트 패턴 및 게이트 스페이서에 의해 노출되는 기판의 소정 영역을 식각하여 트렌치를 형성하고 상기 트렌치 내에 SiGe 에피택셜 층을 형성한다. 여기서 상기 트렌치는 육각형의 프로파일을 가질 수 있으며, 상기 트렌치가 최대 폭을 갖는 팁이 게이트 패턴의 측벽과 일직선 상에 오도록 상기 트렌치를 식각할 수 있다.
여기서, 상기 에피택셜층으로 이루어진 소스 및 드레인 영역(232)과 게이트 패턴(120)의 종횡비는 3:1 이하일 수 있다. 또한, 상기 소스 및 드레인 영역(232)과 게이트 패턴(120)의 단차는 250 Å이내일 수 있으며, 게이트 패턴(120)의 상부과 소스 및 드레인 영역(132)의 상부가 동일 높이에 위치할 수 있다. 게이트 패턴(120)과 소스 및 드레인 영역(132)의 단차가 250 Å이내이므로 종횡비가 감소하여 제1 절연막(143')의 증착시 증착이 균일하게 이루어질 수 있다.
도 4c 및 도 4d를 참조하면, 실리사이드층 형성 단계(S20)는 제1 절연막 패턴 형성 단계(S10)에서 노출된 소정의 소스 및 드레인 영역과 제1 절연막 패턴(143) 상에 금속층(144, 145, 146)을 적층하고 소스 및 드레인 영역(132)의 실리콘과 반응시켜 실리사이드층(147)을 형성하는 단계이다.
구체적으로, 노출된 소스 및 드레인 영역과 제1 절연막 패턴(143) 상에 Ni, Co, Pt, Ti 또는 이들의 합금을 포함하는 단일 또는 다층의 금속층(144, 145, 146)을 증착한 후, 약 500 내지 800 ℃에서 어닐링(annealing)공정을 진행하여 상기 증착된 금속과 소스 및 드레인 영역(132)의 실리콘과 반응시키고 반응하지 않은 금속을 식각 공정으로 제거하여 실리사이드층(147)을 형성하는 단계이다. 즉, 본 실시예의 실리사이드층(147)은 샐리사이드(salicide, self aligned silicide)공정으로 형성될 수 있다. 증착된 금속층이 실리콘과 반응하므로 생성된 실리사이드층(147)은 소스 및 드레인 영역(132)상에 침투되어 형성될 수 있다. 도 4d는 실리사이드층(147)이 소스 및 드레인 영역(132) 상에 완전히 스며들어 있는 형태이나 소정의 두께로 소스 및 드레인 영역(132)의 상부로 돌출되어 있을 수 있다.
본 실시예에서는 컨택홀이 형성되기 전에 소스 및 드레인 영역(132) 상에 실리사이드층(147)이 형성된다. 컨택홀을 형성한 후에 후속 공정으로 실리사이드층을 형성하는 경우에는 컨택홀의 종횡비가 커서 컨택홀의 내부에 금속층이 균일하게 증착되지 않아 충분한 두께의 실리사이드층이 형성되지 않을 수 있다. 그러나, 본 실시예는 컨택홀 형성 전에 실리사이드층을 형성할 뿐만 아니라 게이트 패턴과 소스 및 드레인 영역의 종횡비가 작아 균일한 두께의 실리사이드층이 형성될 수 있다. 또한, 제1 절연막 패턴(143)이 게이트 전극을 보호하므로 샐리사이드 공정에서 반응하지 않은 금속 식각시 게이트 전극이 손상되는 것을 방지할 수 있다.
도 4e를 참조하면, 제2 절연막 형성 단계(S30)는 실리사이드층(147) 및 제1 절연막 패턴(143) 상에 제2 절연막(148)을 형성하는 단계이다.
구체적으로, 실리사이드층(147) 및 제1 절연막 패턴(143)의 상면을 완전히 덮는 실리콘 산화막 또는 실리콘 질화막 등을 증착하여 제2 절연막(148)을 형성하는 단계이다. 제1 절연막(143')과 제2 절연막(148)은 서로 상이한 물질로 형성될 수 있으며, 구체적으로 제1 절연막(143')은 실리콘 질화막, 제2 절연막(148)은 실리콘 산화막으로 형성될 수 있다.
도 4f를 참조하면, 컨택홀 형성 단계(S40)는 실리사이드층(147) 상에 컨택홀(151)을 형성하는 단계이다.
구체적으로, 실리사이드층(147)이 노출되도록 제2 절연막(148)을 식각하여 컨택홀(151)을 형성하는 단계이다. 제2 절연막(148)의 식각은 당업계에 공지된 통상의 방법으로 수행될 수 있다. 이와 같은 과정에 의하여 컨택홀(151) 내의 하부에는 실리사이드층(147)이 노출되게 되고, 컨택홀(151)의 내부에 별도로 실리사이드층을 형성하여야 할 필요가 없게 된다. 컨택홀(151)을 형성하기 위해 제2 절연막(148)을 식각하는 공정에서 제1 절연막(143')은 식각 정지막으로 사용될 수 있으며, 게이트 전극(122)의 손상을 방지할 수 있다.
도 4g를 참조하면, 매립단계(S50)는 컨택홀(151)의 내부를 도전성 물질 등으로 채우는 단계이다.
구체적으로, 컨택홀(151)의 내부를 금속 등의 도전성 물질로 매립하여 금속 배선 컨택 등을 형성하는 단계이다. 상기 금속은 구체적으로 텅스텐 등이 사용될 수 있다.
이어서, 도 5 및 도 6a 내지 도 6n을 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법의 공정 순서도이며, 도 6a 내지 도 6n은 본 실시예에 따른 반도체 소자의 제조 방법의 공정단계별 단면도들이다. 본 실시예의 반도체 소자의 제조 방법은 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서 설명한 것과 동일 또는 유사한 것은 동일한 부호로 나타내며, 실질적으로 동일하게 적용할 수 있는 부분에 대한 설명은 생략하거나 간략하게 하고, 차이점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 더미 게이트 패턴 및 게이트 스페이서 형성 단계(S1), 소스 및 드레인 영역 형성 단계(S2), 보호층 형성 단계(S3), 더미 게이트 패턴 제거 단계(S4), 금속 게이트 형성 단계(S5) 및 보호층 제거 단계(S6)를 포함한다. 또한, 제1 절연막 패턴 형성 단계(S10), 실리사이드층 형성 단계(S20), 제2 절연막 형성 단계(S30), 컨택홀 형성 단계(S40) 및 매립 단계(S50)를 포함한다.
도 6a를 참조하면, 더미 게이트 패턴 및 게이트 스페이서 형성 단계(S1)는 기판(110) 상에 더미 게이트 패턴(120) 및 게이트 스페이서(124)를 형성하는 단계이다.
구체적으로, 기판(110) 상에 제1 절연막, 다결정 실리콘막 및 제2 절연막을 순차대로 적층하고 이를 패터닝하여 게이트 절연막(121), 더미 게이트(122) 및 하드마스크막(123)이 순차대로 적층된 구조인 더미 게이트 패턴(120)을 형성한다. 이어서 게이트 패턴(120)의 측벽에 제1 스페이서용 절연막 및 제2 스페이서용 절연막을 순차적으로 형성하고 식각하여 게이트 스페이서(124)를 형성한다. 제1 스페이서(124a)는 실리콘 산화막으로 형성될 수 있으며, 제2 스페이서(124b)는 실리콘 질화막으로 형성될 수 있다. 하드마스크막(123)은 당업자에 필요에 따라 생략되어도 무방하다.
도 6b를 참조하면, 소스 및 드레인 영역 형성 단계(S2)는 더미 게이트 패턴(120)의 양쪽에 소스 및 드레인 영역(132)을 형성하는 단계이다.
구체적으로, 게이트 패턴(120)의 양쪽에 에피택설 성장으로 불순물 이온이 주입된 소스 및 드레인 영역(132)을 형성하는 단계이다. 소스 및 드레인 영역(132) 형성을 위한 에피택시 공정은 약 500 내지 900 ℃, 약 1 내지 500 torr에서 수행될 수 있으며, 저압 화학 기상 증착법(LPCVD), 고진공 화학 기상 증착법(UHV-CVD) 등의 선택적 에피택셜 공정을 사용할 수 있으나, 본 발명의 목적 범위 내에서 적절하게 조절될 수 있다. 소스 및 드레인 영역(132)은 Si, SiC 또는 SiGe의 에피택셜층으로 이루어질 수 있으며, 에피택셜 공정시 실리콘 원료 가스로는 SiH4, SiH2Cl2, SiHCl3, SiCl4, SiHxCly(x+y=4), Si(OC4H9)4, Si(OCH3)4, Si(OC2H5)4 등을 사용할 수 있고, 게르마늄 원료 가스로는 GeH4, GeCl4, GeHxCly(x+y=4) 등을 사용할 수 있다. C의 원료로는 CxHy, CH3SiH3 등을 사용할 수 있는데, 이에 한정되는 것은 아니다. 또한, 선택적 특성을 향상시키기 위하여 HCl 또는 Cl2같은 가스를 첨가할 수 있다. 이 때 특별히 도핑(Doping)을 목적으로 하는 경우 B2H6 또는 PH3, AsH3와 같은 가스들을 첨가할 수 있다.
또한, 도 6c에 도시된 바와 같이, PMOS의 경우 소스 및 드레인 영역(232)은 에피택셜 성장된 실리콘 게르마늄층으로 이루어질 수 있다. 상기 실리콘 게르마늄층은 기판(110)의 소정 영역을 식각하여 형성된 트렌치 내에 에피택셜 성장시켜 형성될 수 있으며, 상기 트렌치의 주변을 저농도 불순물 영역(211) 및 고농도 불순물 영역(212)이 둘러싸고 있을 수 있다. 상기 트렌치는 육각형의 프로파일을 가질 수 있으며, 상기 트렌치의 팁(213)은 더미 게이트 패턴(120)의 측벽과 일직선 상에 위치할 수 있다.
여기서, 소스 및 드레인 영역(132)은 더미 게이트 패턴(120)과의 종횡비가 3:1 이하일 수 있으며, 더미 게이트 패턴(120)의 상면과의 단차가 250 A이내가 되도록 형성될 수 있다. 소스 및 드레인 영역(132)과 게이트 패턴(120)과의 단차가 작을수록 종횡비가 감소되어 후속 증착 공정 진행시 균일한 증착이 이루어질 수 있다.
도 6d를 참조하면, 보호층 형성 단계(S3)는 게이트 패턴(120) 및 소스 및 드레인 영역(132)을 덮는 보호층(141)을 형성하는 단계이다.
구체적으로, 게이트 패턴(120) 및 소스 및 드레인 영역(132)을 덮도록 기판(110)의 전면에 층간 절연막인 보호층(141)을 형성하는 단계이다. 보호층(141)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층 등으로 형성될 수 있다.
도 6e 및 도 6f를 참조하면, 더미 게이트 패턴 제거 단계(S4)는 더미 게이트 패턴(120)이 노출되도록 보호층(141)을 제거하고 노출된 더미 게이트 패턴(120)을 제거하여 기판(110)을 노출시키는 단계이다.
구체적으로, 보호층(141)을 CMP(chemical mechanical polishing)공정으로 연마하여 더미 게이트 패턴(120)을 노출시키고, 노출된 더미 게이트 패턴(120)을 선택적 식각으로 제거하여 기판(110)이 노출되도록 하는 단계이다. 이와 같은 방법에 의해 더미 게이트 패턴(120)이 제거된 영역에 트렌치가 형성된다.
도 6g 및 도 6h를 참조하면, 금속 게이트 형성 단계(S5)는 상기 트렌치를 매립하면서 보호층(141) 상에 절연막(125') 및 금속층(126')을 순차적으로 적층하고 평탄화하여 게이트 절연막(125) 및 금속 게이트(126)를 형성하는 단계이다.
구체적으로, 보호층(141) 및 더미 게이트 패턴(120)이 제거되어 형성된 상기 트렌치 내에 절연막(125') 및 금속층(126')을 순차적으로 적층하고, 보호층(141)이 노출되도록 절연막(125') 및 금속층(126')을 식각하여 평탄화하는 단계이다. 여기서, 소스 및 드레인 영역(142)과 게이트 패턴(120)과의 단차가 작으므로 보호층(141)을 식각하는 공정에서 소스 및 드레인 영역(132) 상의 보호층(141)이 완전히 제거되어 기판(110)으로부터 소스 및 드레인 영역(142)과 금속 게이트(126)의 높이가 동일하도록 평탄화될 수 있다. 절연막(125')은 통상의 실리콘 산화막, Ta2O5, Al2O3 등의 절연물질로 형성될 수 있으며, 금속층(126')은 텅스텐, WN, Ti, TiN, Mo, Ta 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
이와 같은 방법으로 다결정 실리콘으로 이루어진 폴리 게이트를 제거하고 금속 게이트를 형성할 수 있으며, 금속 게이트는 폴리 게이트보다 미세선폭 상에서 저저항을 구현할 수 있다.
도 6i를 참조하면, 보호층 제거 단계(S6)는 소스 및 드레인 영역(132) 상에 잔류해 있는 보호층(141)을 제거하는 단계이다.
구체적으로, 금속 게이트 형성 단계(S5)에서 노출된 보호층(141)을 식각하여 소스 및 드레인 영역(132)의 상부가 노출되도록 하는 단계이다. 이 때, 소스 및 드레인 영역(132)의 파셋으로 인한 틈을 채우고 있던 보호층도 모두 제거한다.
도 6j는 제1 절연막 패턴 형성 단계(S10)의 단면도이다. 도 6k는 실리사이드층 형성 단계(S20), 도 6l은 제2 절연막 형성 단계(S30), 도 6m은 컨택홀 형성 단계(S40), 도 6n은 매립 단계(S50)의 공정 단계별 단면도를 나타낸다. 제1 절연막 패턴 형성 단계(S10), 실리사이드층 형성 단계(S20), 제2 절연막 형성 단계(S30), 컨택홀 형성 단계(S40) 및 매립 단계(S50)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서 설명한 것과 실질적으로 동일하게 적용될 수 있으므로 여기서는 자세한 설명을 생략한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 게이트 패턴과 소스 및 드레인 영역의 단차를 작게 함으로써 종횡비가 감소되어 후속 공정에서 균일한 증착막을 얻을 수 있다. 또한, 컨택홀 형성 전에 소스 및 드레인 영역 상에 실리사이드층을 형성함으로써 컨택홀 내부에 별도의 실리사이드층을 형성할 필요가 없으며, 샐리사이드 공정에서 금속 게이트가 손상되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (22)
- 게이트 절연막과 게이트 전극을 포함하는 게이트 패턴과 상기 게이트 패턴의 양측에 소스 및 드레인 영역이 형성된 기판 상에 상기 소스 및 드레인 영역의 일부가 노출되는 제1 절연막 패턴을 형성하는 단계;
상기 노출된 소스 및 드레인 영역 상에 실리사이드층을 형성하는 단계;
상기 기판의 전면에 상기 제1 절연막 패턴 및 실리사이드층을 덮도록 제2 절연막을 형성하는 단계; 및
상기 실리사이드층이 노출되도록 상기 제2 절연막 내에 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 소스 및 드레인 영역이 게이트 패턴과의 종횡비가 3:1 이하가 되도록 형성되는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 소스 및 드레인 영역이 상기 기판으로부터 상기 게이트 패턴과의 단차가 250 Å이내가 되도록 형성되는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 소스 및 드레인 영역의 상면이 상기 기판으로부터 상기 게이트 패턴의 상면과 동일한 높이까지 형성되는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 게이트 전극이 금속을 포함하는 물질로 형성되는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 절연막 패턴을 SiN으로 형성하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 소스 및 드레인 영역이 에피택셜 성장으로 n형 또는 p형 불순물 이온이 주입되어 형성된 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 실리사이드층이 상기 기판의 전면에 상기 노출된 소스 및 드레인 영역과 상기 제1 절연막 패턴을 덮도록 금속층을 적층하고 상기 금속층을 상기 소스 및 드레인 영역의 실리콘과 반응시켜 형성되는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 소스 및 드레인 영역이 상기 기판의 소정 영역을 식각하여 형성한 트렌치 내에 실리콘 게르마늄층을 에피택셜 성장시켜 형성되는 반도체 소자의 제조 방법. - 제9 항에 있어서,
상기 트렌치가 육각형의 프로파일을 갖는 반도체 소자의 제조 방법. - 기판 상에 더미 게이트 패턴과 상기 더미 게이트 패턴의 양측에 소스 및 드레인 영역을 형성하는 단계;
상기 더미 게이트 패턴과 상기 소스 및 드레인 영역 상에 보호층을 형성하는 단계;
상기 더미 게이트 패턴이 노출되도록 상기 보호층을 제거하고 노출된 더미 게이트 패턴을 제거하는 단계;
상기 기판의 전면에 상기 더미 게이트 패턴이 제거된 영역 및 보호층을 덮도록 게이트 절연막 및 금속층을 형성하고 상기 보호층이 노출될 때까지 평탄화하여 금속 게이트 패턴을 형성하는 단계;
상기 보호층을 제거하는 단계;
상기 기판의 전면에 상기 소스 및 드레인 영역의 일부가 노출되는 제1 절연막 패턴을 형성하는 단계;
상기 노출된 소스 및 드레인 영역 상에 실리사이드층을 형성하는 단계;
상기 기판의 전면에 상기 제1 절연막 패턴 및 상기 실리사이드층을 덮도록 제2 절연막을 형성하는 단계; 및
상기 실리사이드층이 노출되도록 상기 제2 절연막 내에 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제11 항에 있어서,
상기 더미 게이트 패턴이 다결정 실리콘으로 형성된 폴리 게이트 전극을 포함하는 반도체 소자의 제조 방법. - 제11 항에 있어서,
상기 소스 및 드레인 영역이 상기 더미 게이트 패턴과의 종횡비가 3:1 이하가 되도록 형성되는 반도체 소자의 제조 방법. - 제11 항에 있어서,
상기 소스 및 드레인 영역이 상기 기판으로부터 상기 더미 게이트 패턴과의 단차가 250 Å이내가 되도록 형성되는 반도체 소자의 제조 방법. - 제11 항에 있어서,
상기 컨택홀을 금속으로 채우는 단계를 더 포함하는 반도체 소자의 제조 방법. - 제11 항에 있어서,
상기 평탄화를 진행하여 상기 기판으로부터 상기 소스 및 드레인 영역의 상부와 상기 금속 게이트 패턴과의 상부가 동일 높이가 되도록 하는 반도체 소자의 제조 방법. - 기판 상에 형성된 게이트 절연막과 게이트 전극을 포함하는 게이트 패턴;
상기 게이트 패턴의 양측에 형성된 소스 및 드레인 영역;
상기 소스 및 드레인 영역의 상부에 형성된 실리사이드층;
상기 실리사이드층의 상부에 형성된 컨택홀; 및
상기 게이트 패턴 및 상기 소스 및 드레인 영역 상에 형성되고 내부에 상기 컨택홀이 형성된 절연막을 포함하고,
상기 게이트 패턴 및 소스 및 드레인 영역의 종횡비가 3:1 이하인 반도체 소자. - 제17 항에 있어서,
상기 게이트 패턴 및 상기 소스 및 드레인 영역의 단차가 250 Å이내인 반도체 소자. - 제17 항에 있어서,
상기 게이트 전극이 금속을 포함하는 물질로 형성된 반도체 소자. - 제17 항에 있어서,
상기 소스 및 드레인 영역이 상기 기판의 일정 영역을 식각하여 형성된 트렌치 내에 형성된 실리콘 게르마늄 에피택셜층으로 이루어진 반도체 소자. - 제20 항에 있어서,
상기 트렌치가 육각형의 프로파일을 갖는 반도체 소자. - 제17 항에 있어서,
상기 절연막이 상기 게이트 패턴 및 상기 소스 및 드레인 영역 상에 형성된 제1 절연막 및 상기 제1 절연막 상에 형성된 제2 절연막을 포함하고, 상기 제1 절연막과 상기 제2 절연막이 서로 다른 식각비를 갖는 반도체 소자.
Priority Applications (4)
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130131755A (ko) * | 2012-05-24 | 2013-12-04 | 삼성전자주식회사 | 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법 |
US9536771B2 (en) | 2013-04-11 | 2017-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gap fill self planarization on post EPI |
KR20200050327A (ko) * | 2018-10-31 | 2020-05-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 소자 제조 방법 및 반도체 소자 |
Families Citing this family (281)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9394608B2 (en) | 2009-04-06 | 2016-07-19 | Asm America, Inc. | Semiconductor processing reactor and components thereof |
US8802201B2 (en) | 2009-08-14 | 2014-08-12 | Asm America, Inc. | Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species |
US8816409B2 (en) * | 2010-07-15 | 2014-08-26 | United Microelectronics Corp. | Metal-oxide semiconductor transistor |
US20130023129A1 (en) | 2011-07-20 | 2013-01-24 | Asm America, Inc. | Pressure transmitter for a semiconductor processing environment |
US9017481B1 (en) | 2011-10-28 | 2015-04-28 | Asm America, Inc. | Process feed management for semiconductor substrate processing |
JP5968708B2 (ja) | 2012-01-23 | 2016-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR101923120B1 (ko) * | 2012-03-21 | 2018-11-28 | 삼성전자 주식회사 | 반도체 소자 및 이의 제조 방법 |
KR101967614B1 (ko) * | 2012-07-20 | 2019-04-10 | 삼성전자 주식회사 | 반도체 소자 제조 방법 |
US10714315B2 (en) | 2012-10-12 | 2020-07-14 | Asm Ip Holdings B.V. | Semiconductor reaction chamber showerhead |
US20140209984A1 (en) * | 2013-01-31 | 2014-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd | Semiconductor Device With Multi Level Interconnects And Method Of Forming The Same |
US20160376700A1 (en) | 2013-02-01 | 2016-12-29 | Asm Ip Holding B.V. | System for treatment of deposition reactor |
US8933528B2 (en) * | 2013-03-11 | 2015-01-13 | International Business Machines Corporation | Semiconductor fin isolation by a well trapping fin portion |
US20140353728A1 (en) * | 2013-05-28 | 2014-12-04 | Globalfoundries Inc. | Method and apparatus for a reduced capacitance middle-of-the-line (mol) nitride stack |
US9583483B2 (en) | 2013-09-03 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source and drain stressors with recessed top surfaces |
US11015245B2 (en) | 2014-03-19 | 2021-05-25 | Asm Ip Holding B.V. | Gas-phase reactor and system having exhaust plenum and components thereof |
JP2015228418A (ja) * | 2014-05-30 | 2015-12-17 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびその製造方法 |
US10858737B2 (en) | 2014-07-28 | 2020-12-08 | Asm Ip Holding B.V. | Showerhead assembly and components thereof |
US9890456B2 (en) | 2014-08-21 | 2018-02-13 | Asm Ip Holding B.V. | Method and system for in situ formation of gas-phase compounds |
US10941490B2 (en) | 2014-10-07 | 2021-03-09 | Asm Ip Holding B.V. | Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same |
US9870943B2 (en) * | 2015-01-16 | 2018-01-16 | Macronix International Co., Ltd. | Contact process and contact structure for semiconductor device |
US10276355B2 (en) | 2015-03-12 | 2019-04-30 | Asm Ip Holding B.V. | Multi-zone reactor, system including the reactor, and method of using the same |
US10458018B2 (en) | 2015-06-26 | 2019-10-29 | Asm Ip Holding B.V. | Structures including metal carbide material, devices including the structures, and methods of forming same |
US9466723B1 (en) * | 2015-06-26 | 2016-10-11 | Globalfoundries Inc. | Liner and cap layer for placeholder source/drain contact structure planarization and replacement |
US20170018427A1 (en) * | 2015-07-15 | 2017-01-19 | Applied Materials, Inc. | Method of selective epitaxy |
US10211308B2 (en) | 2015-10-21 | 2019-02-19 | Asm Ip Holding B.V. | NbMC layers |
US10256296B2 (en) * | 2015-11-24 | 2019-04-09 | International Business Machines Corporation | Middle-of-line (MOL) capacitance reduction for self-aligned contact in gate stack |
CN106920839B (zh) * | 2015-12-25 | 2021-06-22 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US11139308B2 (en) | 2015-12-29 | 2021-10-05 | Asm Ip Holding B.V. | Atomic layer deposition of III-V compounds to form V-NAND devices |
US10529554B2 (en) | 2016-02-19 | 2020-01-07 | Asm Ip Holding B.V. | Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches |
US10190213B2 (en) | 2016-04-21 | 2019-01-29 | Asm Ip Holding B.V. | Deposition of metal borides |
US10865475B2 (en) | 2016-04-21 | 2020-12-15 | Asm Ip Holding B.V. | Deposition of metal borides and silicides |
US10367080B2 (en) | 2016-05-02 | 2019-07-30 | Asm Ip Holding B.V. | Method of forming a germanium oxynitride film |
US11453943B2 (en) | 2016-05-25 | 2022-09-27 | Asm Ip Holding B.V. | Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor |
US10612137B2 (en) | 2016-07-08 | 2020-04-07 | Asm Ip Holdings B.V. | Organic reactants for atomic layer deposition |
US9859151B1 (en) | 2016-07-08 | 2018-01-02 | Asm Ip Holding B.V. | Selective film deposition method to form air gaps |
US10714385B2 (en) | 2016-07-19 | 2020-07-14 | Asm Ip Holding B.V. | Selective deposition of tungsten |
US9887082B1 (en) | 2016-07-28 | 2018-02-06 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
US9812320B1 (en) | 2016-07-28 | 2017-11-07 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
KR102532607B1 (ko) | 2016-07-28 | 2023-05-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 가공 장치 및 그 동작 방법 |
US10643826B2 (en) | 2016-10-26 | 2020-05-05 | Asm Ip Holdings B.V. | Methods for thermally calibrating reaction chambers |
US11532757B2 (en) | 2016-10-27 | 2022-12-20 | Asm Ip Holding B.V. | Deposition of charge trapping layers |
US10229833B2 (en) | 2016-11-01 | 2019-03-12 | Asm Ip Holding B.V. | Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures |
US10714350B2 (en) | 2016-11-01 | 2020-07-14 | ASM IP Holdings, B.V. | Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures |
KR102546317B1 (ko) | 2016-11-15 | 2023-06-21 | 에이에스엠 아이피 홀딩 비.브이. | 기체 공급 유닛 및 이를 포함하는 기판 처리 장치 |
KR20180068582A (ko) | 2016-12-14 | 2018-06-22 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US11447861B2 (en) | 2016-12-15 | 2022-09-20 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus and a method of forming a patterned structure |
US11581186B2 (en) | 2016-12-15 | 2023-02-14 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus |
KR102700194B1 (ko) | 2016-12-19 | 2024-08-28 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US10269558B2 (en) | 2016-12-22 | 2019-04-23 | Asm Ip Holding B.V. | Method of forming a structure on a substrate |
US10867788B2 (en) | 2016-12-28 | 2020-12-15 | Asm Ip Holding B.V. | Method of forming a structure on a substrate |
US11390950B2 (en) | 2017-01-10 | 2022-07-19 | Asm Ip Holding B.V. | Reactor system and method to reduce residue buildup during a film deposition process |
US10468261B2 (en) | 2017-02-15 | 2019-11-05 | Asm Ip Holding B.V. | Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures |
US10529563B2 (en) | 2017-03-29 | 2020-01-07 | Asm Ip Holdings B.V. | Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures |
KR102457289B1 (ko) | 2017-04-25 | 2022-10-21 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 및 반도체 장치의 제조 방법 |
US10770286B2 (en) | 2017-05-08 | 2020-09-08 | Asm Ip Holdings B.V. | Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures |
US10892156B2 (en) | 2017-05-08 | 2021-01-12 | Asm Ip Holding B.V. | Methods for forming a silicon nitride film on a substrate and related semiconductor device structures |
US10886123B2 (en) | 2017-06-02 | 2021-01-05 | Asm Ip Holding B.V. | Methods for forming low temperature semiconductor layers and related semiconductor device structures |
US12040200B2 (en) | 2017-06-20 | 2024-07-16 | Asm Ip Holding B.V. | Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus |
US11306395B2 (en) | 2017-06-28 | 2022-04-19 | Asm Ip Holding B.V. | Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus |
US10685834B2 (en) | 2017-07-05 | 2020-06-16 | Asm Ip Holdings B.V. | Methods for forming a silicon germanium tin layer and related semiconductor device structures |
KR20190009245A (ko) | 2017-07-18 | 2019-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물 |
US11018002B2 (en) | 2017-07-19 | 2021-05-25 | Asm Ip Holding B.V. | Method for selectively depositing a Group IV semiconductor and related semiconductor device structures |
US10541333B2 (en) | 2017-07-19 | 2020-01-21 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
US11374112B2 (en) * | 2017-07-19 | 2022-06-28 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
US10590535B2 (en) | 2017-07-26 | 2020-03-17 | Asm Ip Holdings B.V. | Chemical treatment, deposition and/or infiltration apparatus and method for using the same |
US10770336B2 (en) | 2017-08-08 | 2020-09-08 | Asm Ip Holding B.V. | Substrate lift mechanism and reactor including same |
US10692741B2 (en) | 2017-08-08 | 2020-06-23 | Asm Ip Holdings B.V. | Radiation shield |
US11139191B2 (en) | 2017-08-09 | 2021-10-05 | Asm Ip Holding B.V. | Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith |
US11769682B2 (en) | 2017-08-09 | 2023-09-26 | Asm Ip Holding B.V. | Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith |
US11830730B2 (en) | 2017-08-29 | 2023-11-28 | Asm Ip Holding B.V. | Layer forming method and apparatus |
US11295980B2 (en) | 2017-08-30 | 2022-04-05 | Asm Ip Holding B.V. | Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures |
US11056344B2 (en) | 2017-08-30 | 2021-07-06 | Asm Ip Holding B.V. | Layer forming method |
KR102491945B1 (ko) | 2017-08-30 | 2023-01-26 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
KR102401446B1 (ko) | 2017-08-31 | 2022-05-24 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
US10535525B2 (en) * | 2017-08-31 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming semiconductor device structure |
KR102630301B1 (ko) | 2017-09-21 | 2024-01-29 | 에이에스엠 아이피 홀딩 비.브이. | 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치 |
US10844484B2 (en) | 2017-09-22 | 2020-11-24 | Asm Ip Holding B.V. | Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods |
US10658205B2 (en) | 2017-09-28 | 2020-05-19 | Asm Ip Holdings B.V. | Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber |
US10403504B2 (en) | 2017-10-05 | 2019-09-03 | Asm Ip Holding B.V. | Method for selectively depositing a metallic film on a substrate |
US10319588B2 (en) | 2017-10-10 | 2019-06-11 | Asm Ip Holding B.V. | Method for depositing a metal chalcogenide on a substrate by cyclical deposition |
US10923344B2 (en) | 2017-10-30 | 2021-02-16 | Asm Ip Holding B.V. | Methods for forming a semiconductor structure and related semiconductor structures |
US10910262B2 (en) | 2017-11-16 | 2021-02-02 | Asm Ip Holding B.V. | Method of selectively depositing a capping layer structure on a semiconductor device structure |
US11022879B2 (en) | 2017-11-24 | 2021-06-01 | Asm Ip Holding B.V. | Method of forming an enhanced unexposed photoresist layer |
WO2019103613A1 (en) | 2017-11-27 | 2019-05-31 | Asm Ip Holding B.V. | A storage device for storing wafer cassettes for use with a batch furnace |
JP7206265B2 (ja) | 2017-11-27 | 2023-01-17 | エーエスエム アイピー ホールディング ビー.ブイ. | クリーン・ミニエンバイロメントを備える装置 |
US10872771B2 (en) | 2018-01-16 | 2020-12-22 | Asm Ip Holding B. V. | Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures |
KR102695659B1 (ko) | 2018-01-19 | 2024-08-14 | 에이에스엠 아이피 홀딩 비.브이. | 플라즈마 보조 증착에 의해 갭 충진 층을 증착하는 방법 |
TWI799494B (zh) | 2018-01-19 | 2023-04-21 | 荷蘭商Asm 智慧財產控股公司 | 沈積方法 |
US11018047B2 (en) | 2018-01-25 | 2021-05-25 | Asm Ip Holding B.V. | Hybrid lift pin |
USD880437S1 (en) | 2018-02-01 | 2020-04-07 | Asm Ip Holding B.V. | Gas supply plate for semiconductor manufacturing apparatus |
US11081345B2 (en) | 2018-02-06 | 2021-08-03 | Asm Ip Holding B.V. | Method of post-deposition treatment for silicon oxide film |
WO2019158960A1 (en) | 2018-02-14 | 2019-08-22 | Asm Ip Holding B.V. | A method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process |
US10896820B2 (en) | 2018-02-14 | 2021-01-19 | Asm Ip Holding B.V. | Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process |
US10731249B2 (en) | 2018-02-15 | 2020-08-04 | Asm Ip Holding B.V. | Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus |
KR102636427B1 (ko) | 2018-02-20 | 2024-02-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 장치 |
US10975470B2 (en) | 2018-02-23 | 2021-04-13 | Asm Ip Holding B.V. | Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment |
US11473195B2 (en) | 2018-03-01 | 2022-10-18 | Asm Ip Holding B.V. | Semiconductor processing apparatus and a method for processing a substrate |
US11629406B2 (en) | 2018-03-09 | 2023-04-18 | Asm Ip Holding B.V. | Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate |
US11114283B2 (en) | 2018-03-16 | 2021-09-07 | Asm Ip Holding B.V. | Reactor, system including the reactor, and methods of manufacturing and using same |
KR102646467B1 (ko) | 2018-03-27 | 2024-03-11 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조 |
US11230766B2 (en) | 2018-03-29 | 2022-01-25 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
US11088002B2 (en) | 2018-03-29 | 2021-08-10 | Asm Ip Holding B.V. | Substrate rack and a substrate processing system and method |
KR102501472B1 (ko) | 2018-03-30 | 2023-02-20 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 |
US12025484B2 (en) | 2018-05-08 | 2024-07-02 | Asm Ip Holding B.V. | Thin film forming method |
TWI843623B (zh) | 2018-05-08 | 2024-05-21 | 荷蘭商Asm Ip私人控股有限公司 | 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構 |
TW202349473A (zh) | 2018-05-11 | 2023-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構 |
KR102596988B1 (ko) | 2018-05-28 | 2023-10-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 그에 의해 제조된 장치 |
TWI840362B (zh) | 2018-06-04 | 2024-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 水氣降低的晶圓處置腔室 |
US11718913B2 (en) | 2018-06-04 | 2023-08-08 | Asm Ip Holding B.V. | Gas distribution system and reactor system including same |
US11286562B2 (en) | 2018-06-08 | 2022-03-29 | Asm Ip Holding B.V. | Gas-phase chemical reactor and method of using same |
KR102568797B1 (ko) | 2018-06-21 | 2023-08-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 시스템 |
US10797133B2 (en) | 2018-06-21 | 2020-10-06 | Asm Ip Holding B.V. | Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures |
TW202409324A (zh) | 2018-06-27 | 2024-03-01 | 荷蘭商Asm Ip私人控股有限公司 | 用於形成含金屬材料之循環沉積製程 |
US11499222B2 (en) | 2018-06-27 | 2022-11-15 | Asm Ip Holding B.V. | Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material |
US10612136B2 (en) | 2018-06-29 | 2020-04-07 | ASM IP Holding, B.V. | Temperature-controlled flange and reactor system including same |
KR102686758B1 (ko) | 2018-06-29 | 2024-07-18 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 및 반도체 장치의 제조 방법 |
US10755922B2 (en) | 2018-07-03 | 2020-08-25 | Asm Ip Holding B.V. | Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition |
US10388513B1 (en) | 2018-07-03 | 2019-08-20 | Asm Ip Holding B.V. | Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition |
US10767789B2 (en) | 2018-07-16 | 2020-09-08 | Asm Ip Holding B.V. | Diaphragm valves, valve components, and methods for forming valve components |
US10438850B1 (en) | 2018-07-23 | 2019-10-08 | International Business Machines Corporation | Semiconductor device with local connection |
US10431495B1 (en) * | 2018-07-23 | 2019-10-01 | International Business Machines Corporation | Semiconductor device with local connection |
US11053591B2 (en) | 2018-08-06 | 2021-07-06 | Asm Ip Holding B.V. | Multi-port gas injection system and reactor system including same |
US10883175B2 (en) | 2018-08-09 | 2021-01-05 | Asm Ip Holding B.V. | Vertical furnace for processing substrates and a liner for use therein |
US10829852B2 (en) | 2018-08-16 | 2020-11-10 | Asm Ip Holding B.V. | Gas distribution device for a wafer processing apparatus |
US11430674B2 (en) | 2018-08-22 | 2022-08-30 | Asm Ip Holding B.V. | Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods |
TWI728456B (zh) | 2018-09-11 | 2021-05-21 | 荷蘭商Asm Ip私人控股有限公司 | 相對於基板的薄膜沉積方法 |
US11024523B2 (en) | 2018-09-11 | 2021-06-01 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
US11049751B2 (en) | 2018-09-14 | 2021-06-29 | Asm Ip Holding B.V. | Cassette supply system to store and handle cassettes and processing apparatus equipped therewith |
CN110970344A (zh) | 2018-10-01 | 2020-04-07 | Asm Ip控股有限公司 | 衬底保持设备、包含所述设备的系统及其使用方法 |
US11232963B2 (en) | 2018-10-03 | 2022-01-25 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
KR102592699B1 (ko) | 2018-10-08 | 2023-10-23 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치 |
US10847365B2 (en) | 2018-10-11 | 2020-11-24 | Asm Ip Holding B.V. | Method of forming conformal silicon carbide film by cyclic CVD |
US10811256B2 (en) | 2018-10-16 | 2020-10-20 | Asm Ip Holding B.V. | Method for etching a carbon-containing feature |
KR102546322B1 (ko) | 2018-10-19 | 2023-06-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 및 기판 처리 방법 |
KR102605121B1 (ko) | 2018-10-19 | 2023-11-23 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 및 기판 처리 방법 |
USD948463S1 (en) | 2018-10-24 | 2022-04-12 | Asm Ip Holding B.V. | Susceptor for semiconductor substrate supporting apparatus |
US11087997B2 (en) | 2018-10-31 | 2021-08-10 | Asm Ip Holding B.V. | Substrate processing apparatus for processing substrates |
KR20200051105A (ko) | 2018-11-02 | 2020-05-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 유닛 및 이를 포함하는 기판 처리 장치 |
US11572620B2 (en) | 2018-11-06 | 2023-02-07 | Asm Ip Holding B.V. | Methods for selectively depositing an amorphous silicon film on a substrate |
US11031242B2 (en) | 2018-11-07 | 2021-06-08 | Asm Ip Holding B.V. | Methods for depositing a boron doped silicon germanium film |
US10818758B2 (en) | 2018-11-16 | 2020-10-27 | Asm Ip Holding B.V. | Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures |
US10847366B2 (en) | 2018-11-16 | 2020-11-24 | Asm Ip Holding B.V. | Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process |
US11869972B2 (en) | 2018-11-26 | 2024-01-09 | Etron Technology, Inc. | Reduced-form-factor transistor with self-aligned terminals and adjustable on/off-currents and manufacture method thereof |
US12040199B2 (en) | 2018-11-28 | 2024-07-16 | Asm Ip Holding B.V. | Substrate processing apparatus for processing substrates |
US11217444B2 (en) | 2018-11-30 | 2022-01-04 | Asm Ip Holding B.V. | Method for forming an ultraviolet radiation responsive metal oxide-containing film |
KR102636428B1 (ko) | 2018-12-04 | 2024-02-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치를 세정하는 방법 |
CN111554680B (zh) | 2018-12-10 | 2023-09-05 | 钰创科技股份有限公司 | 统一集成电路系统 |
US11158513B2 (en) | 2018-12-13 | 2021-10-26 | Asm Ip Holding B.V. | Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures |
JP7504584B2 (ja) | 2018-12-14 | 2024-06-24 | エーエスエム・アイピー・ホールディング・ベー・フェー | 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム |
TWI819180B (zh) | 2019-01-17 | 2023-10-21 | 荷蘭商Asm 智慧財產控股公司 | 藉由循環沈積製程於基板上形成含過渡金屬膜之方法 |
KR20200091543A (ko) | 2019-01-22 | 2020-07-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
CN111524788B (zh) | 2019-02-01 | 2023-11-24 | Asm Ip私人控股有限公司 | 氧化硅的拓扑选择性膜形成的方法 |
TWI845607B (zh) | 2019-02-20 | 2024-06-21 | 荷蘭商Asm Ip私人控股有限公司 | 用來填充形成於基材表面內之凹部的循環沉積方法及設備 |
TWI838458B (zh) | 2019-02-20 | 2024-04-11 | 荷蘭商Asm Ip私人控股有限公司 | 用於3d nand應用中之插塞填充沉積之設備及方法 |
TW202044325A (zh) | 2019-02-20 | 2020-12-01 | 荷蘭商Asm Ip私人控股有限公司 | 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備 |
KR102626263B1 (ko) | 2019-02-20 | 2024-01-16 | 에이에스엠 아이피 홀딩 비.브이. | 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치 |
TWI842826B (zh) | 2019-02-22 | 2024-05-21 | 荷蘭商Asm Ip私人控股有限公司 | 基材處理設備及處理基材之方法 |
US11742198B2 (en) | 2019-03-08 | 2023-08-29 | Asm Ip Holding B.V. | Structure including SiOCN layer and method of forming same |
KR20200108243A (ko) | 2019-03-08 | 2020-09-17 | 에이에스엠 아이피 홀딩 비.브이. | SiOC 층을 포함한 구조체 및 이의 형성 방법 |
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JP2020188254A (ja) | 2019-05-16 | 2020-11-19 | エーエスエム アイピー ホールディング ビー.ブイ. | ウェハボートハンドリング装置、縦型バッチ炉および方法 |
JP2020188255A (ja) | 2019-05-16 | 2020-11-19 | エーエスエム アイピー ホールディング ビー.ブイ. | ウェハボートハンドリング装置、縦型バッチ炉および方法 |
USD947913S1 (en) | 2019-05-17 | 2022-04-05 | Asm Ip Holding B.V. | Susceptor shaft |
USD975665S1 (en) | 2019-05-17 | 2023-01-17 | Asm Ip Holding B.V. | Susceptor shaft |
USD935572S1 (en) | 2019-05-24 | 2021-11-09 | Asm Ip Holding B.V. | Gas channel plate |
USD922229S1 (en) | 2019-06-05 | 2021-06-15 | Asm Ip Holding B.V. | Device for controlling a temperature of a gas supply unit |
KR20200141002A (ko) | 2019-06-06 | 2020-12-17 | 에이에스엠 아이피 홀딩 비.브이. | 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법 |
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USD944946S1 (en) | 2019-06-14 | 2022-03-01 | Asm Ip Holding B.V. | Shower plate |
USD931978S1 (en) | 2019-06-27 | 2021-09-28 | Asm Ip Holding B.V. | Showerhead vacuum transport |
KR20210005515A (ko) | 2019-07-03 | 2021-01-14 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법 |
JP7499079B2 (ja) | 2019-07-09 | 2024-06-13 | エーエスエム・アイピー・ホールディング・ベー・フェー | 同軸導波管を用いたプラズマ装置、基板処理方法 |
CN112216646A (zh) | 2019-07-10 | 2021-01-12 | Asm Ip私人控股有限公司 | 基板支撑组件及包括其的基板处理装置 |
KR20210010307A (ko) | 2019-07-16 | 2021-01-27 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
KR20210010816A (ko) | 2019-07-17 | 2021-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 라디칼 보조 점화 플라즈마 시스템 및 방법 |
KR20210010820A (ko) | 2019-07-17 | 2021-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 실리콘 게르마늄 구조를 형성하는 방법 |
US11643724B2 (en) | 2019-07-18 | 2023-05-09 | Asm Ip Holding B.V. | Method of forming structures using a neutral beam |
TWI839544B (zh) | 2019-07-19 | 2024-04-21 | 荷蘭商Asm Ip私人控股有限公司 | 形成形貌受控的非晶碳聚合物膜之方法 |
CN112309843A (zh) | 2019-07-29 | 2021-02-02 | Asm Ip私人控股有限公司 | 实现高掺杂剂掺入的选择性沉积方法 |
CN112309899A (zh) | 2019-07-30 | 2021-02-02 | Asm Ip私人控股有限公司 | 基板处理设备 |
CN112309900A (zh) | 2019-07-30 | 2021-02-02 | Asm Ip私人控股有限公司 | 基板处理设备 |
US11227782B2 (en) | 2019-07-31 | 2022-01-18 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
US11587815B2 (en) | 2019-07-31 | 2023-02-21 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
US11587814B2 (en) | 2019-07-31 | 2023-02-21 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
CN118422165A (zh) | 2019-08-05 | 2024-08-02 | Asm Ip私人控股有限公司 | 用于化学源容器的液位传感器 |
USD965524S1 (en) | 2019-08-19 | 2022-10-04 | Asm Ip Holding B.V. | Susceptor support |
USD965044S1 (en) | 2019-08-19 | 2022-09-27 | Asm Ip Holding B.V. | Susceptor shaft |
JP2021031769A (ja) | 2019-08-21 | 2021-03-01 | エーエスエム アイピー ホールディング ビー.ブイ. | 成膜原料混合ガス生成装置及び成膜装置 |
USD930782S1 (en) | 2019-08-22 | 2021-09-14 | Asm Ip Holding B.V. | Gas distributor |
USD979506S1 (en) | 2019-08-22 | 2023-02-28 | Asm Ip Holding B.V. | Insulator |
KR20210024423A (ko) | 2019-08-22 | 2021-03-05 | 에이에스엠 아이피 홀딩 비.브이. | 홀을 구비한 구조체를 형성하기 위한 방법 |
USD940837S1 (en) | 2019-08-22 | 2022-01-11 | Asm Ip Holding B.V. | Electrode |
USD949319S1 (en) | 2019-08-22 | 2022-04-19 | Asm Ip Holding B.V. | Exhaust duct |
US11286558B2 (en) | 2019-08-23 | 2022-03-29 | Asm Ip Holding B.V. | Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film |
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US11562901B2 (en) | 2019-09-25 | 2023-01-24 | Asm Ip Holding B.V. | Substrate processing method |
CN112593212B (zh) | 2019-10-02 | 2023-12-22 | Asm Ip私人控股有限公司 | 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法 |
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CN112635282A (zh) | 2019-10-08 | 2021-04-09 | Asm Ip私人控股有限公司 | 具有连接板的基板处理装置、基板处理方法 |
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US12009241B2 (en) | 2019-10-14 | 2024-06-11 | Asm Ip Holding B.V. | Vertical batch furnace assembly with detector to detect cassette |
TWI834919B (zh) | 2019-10-16 | 2024-03-11 | 荷蘭商Asm Ip私人控股有限公司 | 氧化矽之拓撲選擇性膜形成之方法 |
US11637014B2 (en) | 2019-10-17 | 2023-04-25 | Asm Ip Holding B.V. | Methods for selective deposition of doped semiconductor material |
KR20210047808A (ko) | 2019-10-21 | 2021-04-30 | 에이에스엠 아이피 홀딩 비.브이. | 막을 선택적으로 에칭하기 위한 장치 및 방법 |
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US11646205B2 (en) | 2019-10-29 | 2023-05-09 | Asm Ip Holding B.V. | Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same |
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US11501968B2 (en) | 2019-11-15 | 2022-11-15 | Asm Ip Holding B.V. | Method for providing a semiconductor device with silicon filled gaps |
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CN112951697A (zh) | 2019-11-26 | 2021-06-11 | Asm Ip私人控股有限公司 | 基板处理设备 |
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CN112885693A (zh) | 2019-11-29 | 2021-06-01 | Asm Ip私人控股有限公司 | 基板处理设备 |
CN112885692A (zh) | 2019-11-29 | 2021-06-01 | Asm Ip私人控股有限公司 | 基板处理设备 |
JP7527928B2 (ja) | 2019-12-02 | 2024-08-05 | エーエスエム・アイピー・ホールディング・ベー・フェー | 基板処理装置、基板処理方法 |
KR20210070898A (ko) | 2019-12-04 | 2021-06-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
TW202125596A (zh) | 2019-12-17 | 2021-07-01 | 荷蘭商Asm Ip私人控股有限公司 | 形成氮化釩層之方法以及包括該氮化釩層之結構 |
KR20210080214A (ko) | 2019-12-19 | 2021-06-30 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조 |
TW202140135A (zh) | 2020-01-06 | 2021-11-01 | 荷蘭商Asm Ip私人控股有限公司 | 氣體供應總成以及閥板總成 |
JP2021111783A (ja) | 2020-01-06 | 2021-08-02 | エーエスエム・アイピー・ホールディング・ベー・フェー | チャネル付きリフトピン |
US11993847B2 (en) | 2020-01-08 | 2024-05-28 | Asm Ip Holding B.V. | Injector |
CN113130516A (zh) * | 2020-01-15 | 2021-07-16 | 联华电子股份有限公司 | 半导体影像感测元件及其制作方法 |
KR102675856B1 (ko) | 2020-01-20 | 2024-06-17 | 에이에스엠 아이피 홀딩 비.브이. | 박막 형성 방법 및 박막 표면 개질 방법 |
TW202130846A (zh) | 2020-02-03 | 2021-08-16 | 荷蘭商Asm Ip私人控股有限公司 | 形成包括釩或銦層的結構之方法 |
TW202146882A (zh) | 2020-02-04 | 2021-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統 |
US11776846B2 (en) | 2020-02-07 | 2023-10-03 | Asm Ip Holding B.V. | Methods for depositing gap filling fluids and related systems and devices |
US11781243B2 (en) | 2020-02-17 | 2023-10-10 | Asm Ip Holding B.V. | Method for depositing low temperature phosphorous-doped silicon |
TW202203344A (zh) | 2020-02-28 | 2022-01-16 | 荷蘭商Asm Ip控股公司 | 專用於零件清潔的系統 |
KR20210116240A (ko) | 2020-03-11 | 2021-09-27 | 에이에스엠 아이피 홀딩 비.브이. | 조절성 접합부를 갖는 기판 핸들링 장치 |
KR20210116249A (ko) | 2020-03-11 | 2021-09-27 | 에이에스엠 아이피 홀딩 비.브이. | 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법 |
CN113394086A (zh) | 2020-03-12 | 2021-09-14 | Asm Ip私人控股有限公司 | 用于制造具有目标拓扑轮廓的层结构的方法 |
KR20210124042A (ko) | 2020-04-02 | 2021-10-14 | 에이에스엠 아이피 홀딩 비.브이. | 박막 형성 방법 |
TW202146689A (zh) | 2020-04-03 | 2021-12-16 | 荷蘭商Asm Ip控股公司 | 阻障層形成方法及半導體裝置的製造方法 |
TW202145344A (zh) | 2020-04-08 | 2021-12-01 | 荷蘭商Asm Ip私人控股有限公司 | 用於選擇性蝕刻氧化矽膜之設備及方法 |
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US11821078B2 (en) | 2020-04-15 | 2023-11-21 | Asm Ip Holding B.V. | Method for forming precoat film and method for forming silicon-containing film |
US11996289B2 (en) | 2020-04-16 | 2024-05-28 | Asm Ip Holding B.V. | Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods |
TW202146831A (zh) | 2020-04-24 | 2021-12-16 | 荷蘭商Asm Ip私人控股有限公司 | 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法 |
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TW202201602A (zh) | 2020-05-29 | 2022-01-01 | 荷蘭商Asm Ip私人控股有限公司 | 基板處理方法 |
TW202218133A (zh) | 2020-06-24 | 2022-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 形成含矽層之方法 |
TW202217953A (zh) | 2020-06-30 | 2022-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 基板處理方法 |
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US12040177B2 (en) | 2020-08-18 | 2024-07-16 | Asm Ip Holding B.V. | Methods for forming a laminate film by cyclical plasma-enhanced deposition processes |
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USD990534S1 (en) | 2020-09-11 | 2023-06-27 | Asm Ip Holding B.V. | Weighted lift pin |
USD1012873S1 (en) | 2020-09-24 | 2024-01-30 | Asm Ip Holding B.V. | Electrode for semiconductor processing apparatus |
US12009224B2 (en) | 2020-09-29 | 2024-06-11 | Asm Ip Holding B.V. | Apparatus and method for etching metal nitrides |
CN114293174A (zh) | 2020-10-07 | 2022-04-08 | Asm Ip私人控股有限公司 | 气体供应单元和包括气体供应单元的衬底处理设备 |
TW202229613A (zh) | 2020-10-14 | 2022-08-01 | 荷蘭商Asm Ip私人控股有限公司 | 於階梯式結構上沉積材料的方法 |
TW202217037A (zh) | 2020-10-22 | 2022-05-01 | 荷蘭商Asm Ip私人控股有限公司 | 沉積釩金屬的方法、結構、裝置及沉積總成 |
TW202223136A (zh) | 2020-10-28 | 2022-06-16 | 荷蘭商Asm Ip私人控股有限公司 | 用於在基板上形成層之方法、及半導體處理系統 |
TW202235649A (zh) | 2020-11-24 | 2022-09-16 | 荷蘭商Asm Ip私人控股有限公司 | 填充間隙之方法與相關之系統及裝置 |
KR20220076343A (ko) | 2020-11-30 | 2022-06-08 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터 |
US11946137B2 (en) | 2020-12-16 | 2024-04-02 | Asm Ip Holding B.V. | Runout and wobble measurement fixtures |
TW202231903A (zh) | 2020-12-22 | 2022-08-16 | 荷蘭商Asm Ip私人控股有限公司 | 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成 |
USD1023959S1 (en) | 2021-05-11 | 2024-04-23 | Asm Ip Holding B.V. | Electrode for substrate processing apparatus |
USD981973S1 (en) | 2021-05-11 | 2023-03-28 | Asm Ip Holding B.V. | Reactor wall for substrate processing apparatus |
USD980813S1 (en) | 2021-05-11 | 2023-03-14 | Asm Ip Holding B.V. | Gas flow control plate for substrate processing apparatus |
USD980814S1 (en) | 2021-05-11 | 2023-03-14 | Asm Ip Holding B.V. | Gas distributor for substrate processing apparatus |
USD990441S1 (en) | 2021-09-07 | 2023-06-27 | Asm Ip Holding B.V. | Gas flow control plate |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100400308B1 (ko) * | 2001-03-28 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 보더리스 콘택 형성방법 |
KR100671563B1 (ko) * | 2004-12-23 | 2007-01-19 | 동부일렉트로닉스 주식회사 | 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법 |
KR100752194B1 (ko) * | 2006-09-08 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
KR20100005123A (ko) * | 2007-05-14 | 2010-01-13 | 인텔 코포레이션 | 반도체 장치 및 그의 형성방법 |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6051473A (en) * | 1996-11-22 | 2000-04-18 | Advanced Micro Devices, Inc. | Fabrication of raised source-drain transistor devices |
JP2000223703A (ja) | 1999-01-29 | 2000-08-11 | Toshiba Corp | 半導体装置及びその製造方法 |
US6617226B1 (en) * | 1999-06-30 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
US6190979B1 (en) * | 1999-07-12 | 2001-02-20 | International Business Machines Corporation | Method for fabricating dual workfunction devices on a semiconductor substrate using counter-doping and gapfill |
KR100319633B1 (ko) | 1999-11-03 | 2002-01-05 | 박종섭 | 모스 트랜지스터 제조방법 |
KR100333372B1 (ko) | 2000-06-21 | 2002-04-19 | 박종섭 | 금속 게이트 모스팻 소자의 제조방법 |
US6465313B1 (en) * | 2001-07-05 | 2002-10-15 | Advanced Micro Devices, Inc. | SOI MOSFET with graded source/drain silicide |
US6902980B2 (en) * | 2003-06-05 | 2005-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating a high performance MOSFET device featuring formation of an elevated source/drain region |
US20050026342A1 (en) * | 2003-07-28 | 2005-02-03 | Ka-Hing Fung | Semiconductor device having improved short channel effects, and method of forming thereof |
KR100587674B1 (ko) * | 2004-03-18 | 2006-06-08 | 삼성전자주식회사 | 반도체 소자에서의 트랜지스터 구조 및 그에 따른 형성방법 |
US7151018B1 (en) * | 2004-11-15 | 2006-12-19 | Kla-Tencor Technologies Corporation | Method and apparatus for transistor sidewall salicidation |
US7518196B2 (en) * | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
US20070120199A1 (en) * | 2005-11-30 | 2007-05-31 | Advanced Micro Devices, Inc. | Low resistivity compound refractory metal silicides with high temperature stability |
US7435671B2 (en) * | 2006-08-18 | 2008-10-14 | International Business Machines Corporation | Trilayer resist scheme for gate etching applications |
US7667263B2 (en) * | 2007-02-07 | 2010-02-23 | International Business Machines Corporation | Semiconductor structure including doped silicon carbon liner layer and method for fabrication thereof |
US20080217686A1 (en) * | 2007-03-09 | 2008-09-11 | International Business Machines Corporation | Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension |
CN101364545B (zh) * | 2007-08-10 | 2010-12-22 | 中芯国际集成电路制造(上海)有限公司 | 应变硅晶体管的锗硅和多晶硅栅极结构 |
JP5410666B2 (ja) * | 2007-10-22 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7906802B2 (en) * | 2009-01-28 | 2011-03-15 | Infineon Technologies Ag | Semiconductor element and a method for producing the same |
US7994015B2 (en) * | 2009-04-21 | 2011-08-09 | Applied Materials, Inc. | NMOS transistor devices and methods for fabricating same |
KR101043865B1 (ko) * | 2009-06-30 | 2011-06-22 | 주식회사 하이닉스반도체 | 고집적 반도체 장치를 위한 퓨즈 구조 |
JP5202473B2 (ja) * | 2009-08-18 | 2013-06-05 | シャープ株式会社 | 半導体装置の製造方法 |
US8633070B2 (en) * | 2010-02-10 | 2014-01-21 | Taiwan Semiconductor Manufacturing Company, Ltd | Lightly doped source/drain last method for dual-epi integration |
US8502316B2 (en) * | 2010-02-11 | 2013-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned two-step STI formation through dummy poly removal |
US8216906B2 (en) * | 2010-06-30 | 2012-07-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing integrated circuit device with well controlled surface proximity |
KR101776926B1 (ko) * | 2010-09-07 | 2017-09-08 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
US20120086054A1 (en) * | 2010-10-12 | 2012-04-12 | Tzyy-Ming Cheng | Semiconductor structure and method for making the same |
KR101738894B1 (ko) * | 2010-11-04 | 2017-05-24 | 삼성전자 주식회사 | 게이트 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
US20120168711A1 (en) * | 2011-01-05 | 2012-07-05 | Mark Albert Crowder | Narrow-Waist Nanowire Transistor with Wide Aspect Ratio Ends |
US9076817B2 (en) * | 2011-08-04 | 2015-07-07 | International Business Machines Corporation | Epitaxial extension CMOS transistor |
US8803247B2 (en) * | 2011-12-15 | 2014-08-12 | United Microelectronics Corporation | Fin-type field effect transistor |
-
2010
- 2010-11-03 KR KR1020100108669A patent/KR101716113B1/ko active IP Right Grant
-
2011
- 2011-09-23 US US13/241,324 patent/US8803248B2/en active Active
-
2014
- 2014-07-09 US US14/326,760 patent/US20140322881A1/en not_active Abandoned
-
2015
- 2015-05-26 US US14/721,004 patent/US9466697B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100400308B1 (ko) * | 2001-03-28 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 보더리스 콘택 형성방법 |
KR100671563B1 (ko) * | 2004-12-23 | 2007-01-19 | 동부일렉트로닉스 주식회사 | 에피택셜 공정을 이용한 반도체 소자의 콘택 형성 방법 |
KR100752194B1 (ko) * | 2006-09-08 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
KR20100005123A (ko) * | 2007-05-14 | 2010-01-13 | 인텔 코포레이션 | 반도체 장치 및 그의 형성방법 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130131755A (ko) * | 2012-05-24 | 2013-12-04 | 삼성전자주식회사 | 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법 |
US10840374B2 (en) | 2012-05-24 | 2020-11-17 | Samsung Electronics Co., Ltd. | Semiconductor devices with shaped portions of elevated source/drain regions |
US9536771B2 (en) | 2013-04-11 | 2017-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gap fill self planarization on post EPI |
US9831307B2 (en) | 2013-04-11 | 2017-11-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gap fill self planarization on post EPI |
KR20200050327A (ko) * | 2018-10-31 | 2020-05-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 소자 제조 방법 및 반도체 소자 |
US11004958B2 (en) | 2018-10-31 | 2021-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a semiconductor device and a semiconductor device |
US11764289B2 (en) | 2018-10-31 | 2023-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing a semiconductor device and a semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20120104514A1 (en) | 2012-05-03 |
US9466697B2 (en) | 2016-10-11 |
US20140322881A1 (en) | 2014-10-30 |
US8803248B2 (en) | 2014-08-12 |
US20150279991A1 (en) | 2015-10-01 |
KR101716113B1 (ko) | 2017-03-15 |
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