KR20080070252A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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김혜림
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Abstract

반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 반도체 기판, 반도체 기판 상에 형성된 제1 트랜지스터, 제1 트랜지스터 및 반도체 기판 상에 형성된 하부 층간 절연막, 하부 층간 절연막 상에 형성된 제1 단결정 실리콘층, 제1 단결정 실리콘층 상에 형성된 제2 트랜지스터, 제2 트랜지스터 및 제1 단결정 실리콘층 상에 형성된 상부 층간 절연막, 상부 층간 절연막, 제1 단결정 실리콘층 및 하부 층간 절연막을 관통하여 형성된 콘택홀, 콘택홀의 하부에 반도체 기판과 연결되어 형성된 제2 단결정 실리콘층 및 제2 단결정 실리콘층 상부에 콘택홀을 매립하도록 형성된 도전층을 포함한다.
반도체 집적 회로 장치, 선택적 에피택셜 성장

Description

반도체 집적 회로 장치 및 그 제조 방법{Semiconductor integrated circuit device and fabrication method for the same}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 102: 소자 분리 영역
200: 제1 트랜지스터 210: 제1 게이트 절연막
220: 제1 게이트 전극 230: 제1 스페이서
240: 제1 소스/드레인 영역 310: 하부 층간 절연막
320: 제1 콘택홀 330: 제1 단결정 실리콘층
400: 제2 트랜지스터 410: 제2 게이트 절연막
420: 제2 게이트 전극 430: 제2 스페이서
440: 제2 소스/드레인 영역 510: 상부 층간 절연막
520: 제2 콘택홀 530: 제2 단결정 실리콘층
540: 도전층
본 발명은 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성이 향상된 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 모스(MOS) 소자의 크기가 점점 줄어들고 있다. 그러나, 저항의 증가, 채널 길이의 감소 등으로 모스 소자의 크기를 줄이는 것에도 한계가 있다. 이에 따라, 반도체 소자를 고집적화하는 방안으로 스택형 반도체 장치가 제안되었다.
스택형 반도체 장치는 반도체 소자를 다층으로 적층시키는 방법으로써, 주로 에스램(SRAM), SOC(System On Chip) 등에 사용될 수 있다.
스택형 반도체 장치에서는 제1 트랜지스터를 형성하고, 층간 절연막으로 매립한 후, 층간 절연막 상에 제2 트랜지스터를 형성한다. 이 때, 제2 트랜지스터를 형성하기 위해서는 실리콘층이 필요하다. 따라서, 층간 절연막을 식각하여 반도체 기판을 일부 노출하도록 콘택홀을 형성하고, 선택적 에피택셜 성장 공정을 진행하여 노출된 반도체 기판에서부터 층간 절연막 상에까지 단결정 실리콘층을 성장시킨다. 이어서, 층간 절연막 상에 형성된 단결정 실리콘층 상에 제2 트랜지스터를 형성한다. 이 때, 콘택홀을 채우는 단결정 실리콘층은 식각을 통해 제거하고, 반도체 기판과 제2 트랜지스터가 형성된 상부를 연결하기 위해 도전성 물질로 매립된 콘택을 다시 형성할 수 있다.
이 때, 단결정 실리콘층을 제거하는 식각 공정에서, 단결정 실리콘층을 완전 히 제거하기 위하여, 반도체 기판 상면을 오버식각할 수 있다. 이에 따라 오버식각된 영역을 통해 전류가 누설되는 등의 문제가 발생할 수 있다. 또는, 반도체 기판의 손상을 막기 위하여 식각을 적게 하면, 반도체 기판과 콘택이 단락되는 문제가 발생할 수도 있다. 즉, 반도체 장치의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 반도체 집적 회로 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판 상에 형성된 제1 트랜지스터, 상기 제1 트랜지스터 및 상기 반도체 기판 상에 형성된 하부 층간 절연막, 상기 하부 층간 절연막 상에 형성된 제1 단결정 실리콘층, 상기 제1 단결정 실리콘층 상에 형성된 제2 트랜지스터, 상기 제2 트랜지스터 및 상기 제1 단결정 실리콘층 상에 형성된 상부 층간 절연막, 상기 상부 층간 절연막, 상기 제1 단결정 실리콘층 및 상기 하부 층간 절연막을 관통하여 형성된 콘택홀, 상기 콘택홀의 하부에 상기 반도체 기 판과 연결되어 형성된 제2 단결정 실리콘층 및 상기 제2 단결정 실리콘층 상부에 상기 콘택홀을 매립하도록 형성된 도전층을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 제1 트랜지스터를 형성하고, 상기 반도체 기판 및 상기 제1 트랜지스터를 덮도록 하부 층간 절연막을 형성하고, 상기 하부 층간 절연막을 관통하여 상기 반도체 기판의 일부가 노출되도록 제1 콘택홀을 형성하고, 상기 반도체 기판에 선택적 에피택셜 성장 공정을 진행하여 상기 제1 콘택홀에 의해 노출된 상기 반도체 기판에서부터 단결정 실리콘을 성장시켜, 상기 하부 층간 절연막 상부에 제1 단결정 실리콘층을 형성하도록 하고, 상기 제1 단결정 실리콘층 상에 제2 트랜지스터를 형성하고, 상기 제1 단결정 실리콘층 및 상기 제2 트랜지스터를 덮도록 상부 층간 절연막을 형성하고, 상기 제1 콘택홀을 채우는 상기 제1 단결정 실리콘층이 모두 제거되도록 상기 제1 및 상부 층간 절연막을 식각하여 제2 콘택홀을 형성하고, 선택적 에피택셜 성장 공정을 진행하여 상기 제2 콘택홀 하부의 일부를 채우도록 제2 단결정 실리콘층을 형성하고, 상기 제2 콘택홀의 나머지 영역을 매립하도록 도전층을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 제1 트랜지스터(200)가 형성되어 있다.
반도체 기판(100)은 실리콘 반도체 기판, SOI(Silicon On Insulator) 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 또는 디스플레이용 유리 반도체 기판 등이 될 수 있다. 또한, 반도체 기판(100)은 주로 P형 반도체 기판을 사용하고, 도면에는 표시하지 않았으 나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수 있다.
또한, 반도체 기판(100) 상에 형성된 소자 분리 영역(102)은 활성(active) 영역을 정의한다. 소자 분리 영역은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
반도체 기판(100) 상에 형성된 제1 트랜지스터(200)는 제1 게이트 절연막(210), 제1 게이트 전극(220), 제1 스페이서(230) 및 제1 소스/드레인 영역(240)을 포함한다.
제1 게이트 절연막(210)은 반도체 기판(100)을 열산화시켜 형성한 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(220)은 제1 게이트 절연막(210) 상에 형성되며, 불순물이 도우프된 폴리 실리콘을 포함할 수 있다. 예를 들어, N형 폴리 실리콘인 경우 N형 불순물이 단독으로 도핑된 폴리 실리콘일 수도 있고, N형 불순물과 함께 N형 불순물의 농도보다 낮은 농도의 P형 불순물이 도핑되어 있는 폴리 실리콘일 수도 있다. 또한, W, TiN 등의 금속막을 포함할 수도 있으며, 필요에 따라 다른 물질막들이 포함되어 있을 수도 있다.
제1 스페이서(230)는 제1 게이트 전극(220)의 양측면에 형성되며, 예를 들어, 질화막(SiN) 또는 산화막(SiO2) 등으로 형성될 수 있다.
제1 소스/드레인 영역(240)은 제1 게이트 전극(220)에 정렬되어 형성된다. 제1 소스/드레인 영역(240)은 예를 들어, 제1 트랜지스터(200)가 N형인 경우, N형 불순물이 이온 주입되어 형성될 수 있다.
제1 트랜지스터(200) 및 반도체 기판(100) 상에는 하부 층간 절연막(310)이 덮여 있다. 하부 층간 절연막(310)은 예를 들어, 실리콘 산화막(SiO2)으로 형성될 수 있다.
하부 층간 절연막(310) 상에는 제1 단결정 실리콘층(330)이 형성되며, 제1 단결정 실리콘층(330) 상에는 제2 트랜지스터(400)가 형성된다. 제2 트랜지스터(400)는 제2 게이트 절연막(410), 제2 게이트 전극(420), 제2 스페이서(430) 및 제2 소스/드레인 영역(440)을 포함하며, 각 구성 요소의 특성은 제1 트랜지스터(200)와 유사하므로 그 설명을 생략한다.
제2 트랜지스터(400) 및 제1 단결정 실리콘층(330) 상에는 상부 층간 절연막(510)이 덮여 있으며, 상부 층간 절연막(510)은 예를 들어, 실리콘 산화막(SiO2)으로 형성될 수 있다.
한편, 상부 층간 절연막(510), 제1 단결정 실리콘층(330) 및 하부 층간 절연막(310)을 관통하여 제2 콘택홀(520)이 형성된다. 제2 콘택홀(520)은 제2 트랜지스터(400) 일측의 제2 소스/드레인 영역(440)을 관통하여, 제1 트랜지스터(200) 일측 의 제1 소스/드레인 영역(240)과 연결되도록 형성된다. 또한, 제2 콘택홀(520)은 반도체 기판(100) 내에 형성된 제1 소스/드레인 영역(240)의 일부가 리세스되도록 형성된다.
제2 콘택홀(520)의 하부에는 제2 단결정 실리콘층(530)이 형성된다. 제2 단결정 실리콘층(530)은 제2 콘택홀(520)의 하부에 형성되되, 반도체 기판(100)의 리세스된 영역을 채우도록 형성된다. 즉, 제2 단결정 실리콘층(530)의 상면이 반도체 기판(100)의 상면과 같거나 약간 높게 형성되도록 한다. 한편, 제2 단결정 실리콘층(530)은 제1 소스/드레인 영역(240)에 포함된 불순물과 같은 불순물로 도핑된 단결정 실리콘층일 수 있다. 즉, 제1 소스/드레인 영역(240)의 리세스된 영역에 제1 소스/드레인 영역(240)이 포함하는 불순물과 같은 불순물로 도핑된 제2 단결정 실리콘층(530)을 형성함으로써, 제1 소스/드레인 영역(240)의 성질과 같은 물질로 리세스된 영역을 채울 수 있다.
제2 콘택홀(520)에서 제2 단결정 실리콘층(530)으로 매립되지 않은 상부 영역은 도전층(540)으로 매립된다. 도전층(540)은 금속층으로 형성될 수 있으며, 예를 들어, W으로 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 반도체 기판(100) 상에 형성된 제1 트랜지스터(200)의 제1 소스/드레인 영역(240)과 연결되는 제2 콘택홀(520) 하부에 제2 단결정 실리콘층(530)을 형성하고, 제2 단결정 실리콘층(530) 상에 도전층(540)을 형성한다. 따라서, 반도체 기판(100)의 리세스된 영역이 도전층(540)이 직접 맞닿아, 제1 소스/드레인 영역(240) 하부로 전류가 누설되는 것을 막을 수 있다. 따라서, 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
이하, 도 1 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 나타낸 단면도들이다.
먼저, 도 2를 참조하면, 반도체 기판(100)을 제공하고, 반도체 기판(100) 내에 소자 분리 영역(102)을 형성한다. 즉, 반도체 기판(100)을 STI 등의 소자 분리막에 의해 활성 영역과 소자 분리 영역(102)으로 분리한다.
이어서, 도 3을 참조하면, 반도체 기판(100)의 활성 영역 상에 제1 트랜지스터(200)를 형성한다.
제1 트랜지스터(200)를 형성하기 위해서는 우선, 반도체 기판(100) 상에 절연막 및 도전막을 적층하고 패터닝하여 제1 게이트 절연막(210) 및 제1 게이트 전극(220)을 형성한다.
이어서, 제1 게이트 전극(220) 측면에 제1 스페이서(230)를 형성한다. 제1 스페이서(230)는 우선 질화막(SiN) 또는 산화막(SiO2)을 화학 기상 증착(CVD) 방법으로 증착한 후, 이방성 식각하여 형성할 수 있다.
이어서, 제1 게이트 전극(220)의 양 옆의 활성 영역에 불순물을 주입하여 제1 소스/드레인 영역(240)을 형성한다. 제1 소스/드레인 영역(240)은 제1 스페이서(230)가 형성된 반도체 기판(100) 전면에 제1 게이트 전극(220) 및 제1 스페이서(230)를 이온 주입 마스크로 이온 주입을 진행하여 형성할 수 있다. 이 때, N형 모스 트랜지스터인 경우, 비소(As) 또는 인(P) 등을 고농도의 수십 keV의 에너지로 이온 주입을 하고, P형 모스 트랜지스터의 경우, 붕소(B) 등을 고농도의 수십 keV의 에너지로 이온 주입하여 제1 소스/드레인 영역(240)을 형성할 수 있다.
이어서, 도 4를 참조하면, 반도체 기판(100) 및 제1 트랜지스터(200)를 덮도록 하부 층간 절연막(310)을 형성한다. 하부 층간 절연막(310)은 예를 들어, 화학적 기상 증착(Chemical Vapor Deposition; CVD) 공정 등에 의해서 형성한 후, 상부를 평탄화하는 화학적 기계적 평탄화(Chemical Mechanical Polishing; CMP) 공정을 진행하여 형성할 수 있다.
이어서, 도 5를 참조하면, 하부 층간 절연막(310)을 관통하여 반도체 기판(100)의 일부가 노출되도록 제1 콘택홀(320)을 형성한다. 제1 콘택홀(320)은 예를 들어, 하부 층간 절연막(310) 상에 제1 콘택홀(320)이 형성될 영역만을 오픈하는 포토레지스트(photo resist)를 형성한 후, 사진 식각 공정을 진행하여 형성할 수 있다.
이어서, 도 6을 참조하면, 반도체 기판(100)에 선택적 에피택셜 성장 공정을 진행하여 제1 콘택홀(320)에 의해 노출된 반도체 기판(100)에서부터 단결정 실리콘을 성장시켜, 하부 층간 절연막(310) 상부에 제1 단결정 실리콘층(330)을 형성한다.
즉, 제1 콘택홀(320)에 의해 노출된 반도체 기판(100)에서부터 단결정 실리콘을 성장시켜, 제1 단결정 실리콘층(330)이 제1 콘택홀(320)을 매립하고 하부 층간 절연막(310) 상부에까지 형성되도록 한다. 이 때, 제1 단결정 실리콘층(330)은 후속 공정에서 형성된 제2 트랜지스터(400)가 형성되기에 충분한 두께로 형성한다.
선택적 에피택셜 성장은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 감압 화학 기상 증착(Reduced Pressure Chemical Vapor Deposition; RPCVD) 공정, 고진공 화학 기상 증착(Ultra High Vacuum Chemical Vapor Deposition; UHVCVD) 공정 등에 의해 진행할 수 있으나, 이에 한정되는 것은 아니다.
선택적 에피택셜 성장은 소스 가스를 공급하여 진행하는데 소스 가스로는 예를 들어, SiH4, 디클로로실란(SiH2Cl2; DCS), 트리클로로실란(SiHCl3; TCS) 등이 사용될 수 있다. 또한, 선택적 에피택셜 성장을 진행할 때에는 소스 가스 이외에 HCl, Cl2 등의 Cl가 포함된 가스를 같이 공급한다. 선택적 에피택셜 성장을 진행할 때에 Cl이 포함된 가스를 같이 공급해주면, 실리콘에서 진행되는 에피택셜 성장의 선택비를 높여줄 수 있다.
이어서, 도 7을 참조하면, 제1 단결정 실리콘층(330) 상에 제2 트랜지스터(400)를 형성한다. 제2 트랜지스터(400)를 형성하는 공정은 제1 트랜지스터(200)를 형성하는 공정과 유사하게 진행되며, 제2 소스/드레인 영역(440)은 제1 단결정 실리콘층(330) 내에 형성된다.
이어서, 도 8을 참조하면, 제1 단결정 실리콘층(330) 및 제2 트랜지스터(400)를 덮도록 상부 층간 절연막(510)을 형성한다. 상부 층간 절연막(510)은 예를 들어, 화학적 기상 증착(Chemical Vapor Deposition; CVD) 공정 등에 의해서 형성한 후, 상부를 평탄화하는 화학적 기계적 평탄화(Chemical Mechanical Polishing; CMP) 공정을 진행하여 형성할 수 있다.
이어서, 도 9를 참조하면, 제1 콘택홀(320)을 채우는 제1 단결정 실리콘층(330)이 모두 제거되도록 제1 및 상부 층간 절연막(310, 350)을 식각하여 제2 콘택홀(520)을 형성한다.
즉, 상부 층간 절연막(510) 상부에 포토 레지스트 패턴을 형성하고, 사진 식각 공정을 진행하여 제2 콘택홀(520)을 형성하는데, 이 때, 제1 콘택홀(320)을 채우는 제1 단결정 실리콘층(330)이 모두 제거되도록 한다. 따라서, 제2 콘택홀(520)의 폭은 제1 콘택홀(320)보다 조금 넓게 형성할 수 있으며, 제1 콘택홀(320)을 채우는 제1 단결정 실리콘층(330)을 하부까지 완전히 제거하기 위해서, 반도체 기판(100)의 상면이 일부 리세스되는 깊이까지 제2 콘택홀(520)을 형성할 수 있다.
이어서, 도 10을 참조하면, 선택적 에피택셜 성장 공정을 진행하여 제2 콘택홀(520) 하부의 일부를 채우도록 제2 단결정 실리콘층(530)을 형성한다. 이 때, 제2 단결정 실리콘층(530)은 제2 콘택홀(520)에서 반도체 기판(100)의 리세스된 영역을 매립하도록 형성한다. 즉, 제2 단결정 실리콘층(530)의 상면이 반도체 기판(100)의 상면과 같거나 약간 높게 형성되도록 한다.
한편, 제2 단결정 실리콘층(530)을 형성하기 위한 선택적 에피택셜 성장 공정을 진행할 때에는 제1 소스/드레인 영역(240)에 포함된 불순물을 공급하면서 진행하여, 불순물이 도핑된 제2 단결정 실리콘층(530)으로 형성할 수 있다. 즉, 제1 소스/드레인 영역(240)의 리세스된 영역에 제1 소스/드레인 영역(240)이 포함하는 불순물과 같은 불순물로 도핑된 제2 단결정 실리콘층(530)을 형성함으로써, 제1 소 스/드레인 영역(240)의 성질과 같은 물질로 리세스된 영역을 채울 수 있다. 또한, 제2 단결정 실리콘층(530)을 형성하는 선택적 에피택셜 성장 공정을 진행한 후에, 불순물을 이온 주입하는 공정을 추가로 진행하여 제1 소스/드레인 영역(240)이 포함하는 불순물과 같은 불순물로 도핑된 제2 단결정 실리콘층(530)을 형성할 수도 있다.
다시, 도 1을 참조하면, 제2 콘택홀(520)의 나머지 영역을 매립하도록 도전층(540)을 형성한다. 도전층(540)은 금속층으로 형성될 수 있으며, 예를 들어, W으로 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 반도체 기판(100) 상에 형성된 제1 트랜지스터(200)의 제1 소스/드레인 영역(240)과 연결되는 제2 콘택홀(520) 하부에 제2 단결정 실리콘층(530)을 형성하고, 제2 단결정 실리콘층(530) 상에 도전층(540)을 형성함으로써, 반도체 기판(100)의 리세스된 영역이 도전층(540)이 직접 맞닿지 않도록 한다. 또한, 제2 단결정 실리콘층(530)을 제1 소스/드레인 영역(240)에 포함된 불순물과 같은 불순물로 도핑함으로써, 제2 단결정 실리콘층(530)의 성질을 제1 소스/드레인 영역(240)과 유사하게 만들어 준다. 따라서, 식각에 의한 제1 소스/드레인 영역(240)의 손상을 보상해주고, 제1 소스/드레인 영역(240) 하부로 전류가 누설되는 것을 막을 수 있다. 즉, 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치 및 그 제조 방법에 따르면 다음과 같은 효과가 있다.
반도체 기판 상에 형성된 제1 트랜지스터의 제1 소스/드레인 영역과 연결되는 제2 콘택홀 하부에 제2 단결정 실리콘층을 형성하고, 제2 단결정 실리콘층 상에 도전층을 형성하되, 제2 단결정 실리콘층을 제1 소스/드레인 영역에 포함된 불순물과 같은 불순물로 도핑한다. 따라서, 식각에 의한 제1 소스/드레인 영역의 손상을 보상해주고, 제1 소스/드레인 영역 하부로 전류가 누설되는 것을 막을 수 있다. 즉, 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 제1 트랜지스터;
    상기 제1 트랜지스터 및 상기 반도체 기판 상에 형성된 하부 층간 절연막;
    상기 하부 층간 절연막 상에 형성된 제1 단결정 실리콘층;
    상기 제1 단결정 실리콘층 상에 형성된 제2 트랜지스터;
    상기 제2 트랜지스터 및 상기 제1 단결정 실리콘층 상에 형성된 상부 층간 절연막;
    상기 상부 층간 절연막, 상기 제1 단결정 실리콘층 및 상기 하부 층간 절연막을 관통하여 형성된 콘택홀;
    상기 콘택홀의 하부에 상기 반도체 기판과 연결되어 형성된 제2 단결정 실리콘층; 및
    상기 제2 단결정 실리콘층 상부에 상기 콘택홀을 매립하도록 형성된 도전층을 포함하는 반도체 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 제2 단결정 실리콘층은 상기 제1 트랜지스터의 소스/드레인 영역과 연결되는 반도체 집적 회로 장치.
  3. 제 2항에 있어서,
    상기 제2 단결정 실리콘층은 상기 소스/드레인 영역에 포함된 불순물로 도핑된 반도체 집적 회로 장치.
  4. 제 1항에 있어서,
    상기 도전층은 W인 반도체 집적 회로 장치.
  5. 제 1항에 있어서,
    상기 콘택홀은 상기 층간 절연막을 관통하여 상기 반도체 기판의 일부를 리세스하여 형성된 반도체 집적 회로 장치.
  6. 제 5항에 있어서,
    상기 제2 단결정 실리콘층은 상기 반도체 기판의 리세스된 영역을 매립하도록 형성된 반도체 집적 회로 장치.
  7. 반도체 기판 상에 제1 트랜지스터를 형성하고,
    상기 반도체 기판 및 상기 제1 트랜지스터를 덮도록 하부 층간 절연막을 형성하고,
    상기 하부 층간 절연막을 관통하여 상기 반도체 기판의 일부가 노출되도록 제1 콘택홀을 형성하고,
    상기 반도체 기판에 선택적 에피택셜 성장 공정을 진행하여 상기 제1 콘택홀에 의해 노출된 상기 반도체 기판에서부터 단결정 실리콘을 성장시켜, 상기 하부 층간 절연막 상부에 제1 단결정 실리콘층을 형성하도록 하고,
    상기 제1 단결정 실리콘층 상에 제2 트랜지스터를 형성하고,
    상기 제1 단결정 실리콘층 및 상기 제2 트랜지스터를 덮도록 상부 층간 절연막을 형성하고,
    상기 제1 콘택홀을 채우는 상기 제1 단결정 실리콘층이 모두 제거되도록 상기 제1 및 상부 층간 절연막을 식각하여 제2 콘택홀을 형성하고,
    선택적 에피택셜 성장 공정을 진행하여 상기 제2 콘택홀 하부의 일부를 채우도록 제2 단결정 실리콘층을 형성하고,
    상기 제2 콘택홀의 나머지 영역을 매립하도록 도전층을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 제2 콘택홀은 상기 반도체 기판의 상면이 일부 리세스되도록 형성하는 반도체 집적 회로 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제2 단결정 실리콘층은 상기 반도체 기판의 리세스된 영역을 매립하도록 형성되는 반도체 집적 회로 장치의 제조 방법.
  10. 제 7항에 있어서,
    상기 제2 단결정 실리콘층은 상기 제1 트랜지스터의 소스/드레인 영역에 포함된 불순물로 도핑하여 형성하는 반도체 집적 회로 장치의 제조 방법.
  11. 제 7항에 있어서,
    상기 도전층은 W으로 형성하는 반도체 집적 회로 장치의 제조 방법.
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