KR20100074475A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법을 제공하며, 이 반도체 소자는 실리콘 기판 상에 트랜지스터가 형성될 영역을 사이에 두고 형성된 소자 분리막과, 상기 소자 분리막 사이에 형성된 에피층과, 상기 소자 분리막과 에피층을 절연시키기 위해 상기 소자 분리막의 측면 및 상면에 형성된 라이너층과, 상기 소자 분리막 사이의 상기 에피층에 형성된 트랜지스터를 포함하는 것을 특징으로 한다.
소자 분리막, 험프 현상, 접합 누설
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 반도체 장치의 제조 공정이 더욱 복잡해지고 있다. 또한, 단위 소자 분리 방법에 있어서, 작은 면적에서 우수한 전기적 특성을 갖는 소자 격리 기술의 개발이 절실히 요구되고 있다.
도 1a 내지 도 1e는 일반적인 모스 트랜지스터의 STI 제조 방법을 나타낸 것이다.
도 1a 내지 도 1e를 참조하면, 실리콘 기판(10)에 패드 산화막(pad oxide)(20)을 성장시키고 그 위에 질화물(nitride)(25)을 증착한다(도 1a). 다음으로 포토 레지스트 물질을 증착하고 패터닝을 통해 STI(40)를 만들 영역의 포토 레지스트 물질을 제거한 후 에칭을 통해 포토 레지스트 물질이 제거된 영역의 질화물(25)과 패드 산화막(20) 및 실리콘 기판(10)을 차례로 에칭해 낸다(도 1b). 다음으로 에칭된 표면에 열 산화막(thermal oxide)(30)을 성장시키고 그 위에 APCVD(Atmospheric Pressure Chemical Vapor Deposition)방식으로 산화막(oxide, 50)을 증착하고 고밀도화(Densification) 공정을 진행한다(도 1c). 다음으로 CMP(Chemical Mechanical Polishing) 공정을 진행하고(도 1d) 마지막으로 질화물(25)을 인산으로 제거함으로써 STI(40) 형성 공정을 모두 마치게 된다(도 1e). 이 후 계속되는 소정의 공정들로 모스 트랜지스터를 제조하게 된다.
그러나, 도 1a 내지 도 1e에서 설명된 모스 트랜지스터는 구조상 형성되는 기생 소스/드레인 접합 캐패시터가 존재할 가능성이 매우 크며, 그로 인해 게이트 RC Delay가 높게 되어 트랜지스터의 동작속도가 느려지게 된다. 또한, 소스/드레인의 밑면과 P웰 또는 N웰과의 접합이 형성되어 Junction Leakage가 늘어나 IC 칩의 전력 소모량이 늘어나게 된다.
또한, STI의 가장 자리 부분에서 발생되는 기생 트랜지스터로 인한 험프(hump)현상이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 기생 트랜지스터의 험프 현상 및 접합 누설을 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 실리콘 기판 상에 트랜지스터가 형성될 영역을 사이에 두고 형성된 소자 분리막과, 상기 소자 분리막 사이에 형성된 에피층과, 상기 소자 분리막과 에피층을 절연시키기 위해 상기 소자 분리막의 측면 및 상면에 형성된 라이너층과, 상기 소자 분리막 사이의 상기 에피층에 형성된 트랜지스터를 포함하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 실리콘 기판 상에 산화막을 형성하는 단계와, 상기 실리콘 기판이 노출되도록 상기 산화막의 트랜지스터가 형성될 영역을 식각하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막의 측면 및 상면에 라이너층을 형성하는 단계와, 상기 라이너층을 포함하는 소자 분리막 사이의 상기 실리콘 기판 상에 에피층을 성장시키는 단계와, 상기 에피층 상에 트랜지스터를 형성하는 단계를 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
실리콘 기판 상에 형성된 산화막에 트랜지스터가 형성될 영역을 제거한 후, 에피층을 성장시키고 에피층 상에 트랜지스터를 형성함으로써 기존 소자분리막의 가장 자리 부분에서 발생되는 기생 트랜지스터로 인한 험프(hump)현상과 기생 소스/드레인 접합 캐패시터(Junction Cap), 접합 누설(Junction Leakage)을 감소시킬 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 2를 참조하면, 실리콘 기판(100) 상에 트랜지스터가 형성될 영역을 사이에 두고 형성된 소자 분리막(112)과, 소자 분리막(112) 사이에 형성된 에피층(140)과, 소자 분리막(112)과 에피층(140)을 절연시키기 위해 소자 분리막(112)의 측면 및 상면에 형성된 라이너층(120)과, 소자 분리막(112) 사이의 에피층(140)에 형성된 트랜지스터(150)를 구비한다.
라이너층(120)은 산화물(Oxide) 또는 질화물(Nitride)로 형성된다.
여기서, 트랜지스터(150)가 형성되는 에피층(140)은 소자 분리막(112)보다 낮은 높이로 형성된다. 구체적으로 소자 분리막(112)과 에피층(140)의 높이의 차는 300Å∼500Å이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 3a를 참조하면, 실리콘 기판(100) 상에 화학 기상 증착법(CVD:Chemical Vapor Deposition) 등의 증착 방법을 통해 산화막(Oxide)(110)이 형성된다.
이어서, 도 3b와 같이, 산화막(110) 상에 포토 레지스트 물질(도시하지 않음)을 도포한 후, 마스크를 이용한 사진 및 식각 공정을 통해 트랜지스터가 형성될 영역을 노출하는 포토 레지스트 패턴(도시하지 않음)을 형성한다. 이 포토 레지스트 패턴(도시하지 않음)을 마스크로 한 사진 및 식각 공정을 통해 산화막(110)의 소정 부분 즉, 트랜지스터가 형성될 영역을 식각하여 실리콘 기판(100)을 노출시키는 소자 분리막(112)을 형성한다.
이어서, 실리콘 기판(100)을 노출시키는 소자 분리막(112)을 포함하는 실리콘 기판(100) 전면에 라이너층(120)을 형성한 후, 소자 분리막(112)의 측면 및 상면에만 남아있도록 노출된 실리콘 기판(100) 상의 라이너층(120)을 제거하여 트랜지스터가 형성될 영역을 노출시킨다.
라이너층(120)은 산화막(110)으로 형성되는 소자 분리막(112)과 트랜지스터가 형성될 영역을 절연시키기 위해 형성하며, 반도체 소자의 누설 전류를 원천 차단할 수 있다.
라이너층(120)은 산화물(Oxide) 또는 질화물(Nitride)로 형성된다.
도 3c는 실리콘 기판(100) 상의 트랜지스터가 형성될 영역 즉, 실리콘 기판(100) 상의 라이너층(120)이 형성된 소자 분리막(112) 사이에 실리콘 에피층(140)을 성장시킨다.
구체적으로, 소자 분리막(112)으로 노출된 실리콘 기판(100) 상에 선택적인 에피 성장(SEG : Selective Epitaxy Growth) 공정을 통해 실리콘층을 성장시켜 실리콘 에피층(140)을 형성한다.
선택적인 에피 성장(SEG : Selective Epitaxy Growth) 공정은 실리콘 소스로 SiH4, DCS(Dichlorosilane), TCS(Trichlorosilane) 중 어느 하나를 이용한다.
실리콘 에피층(140)은 소자 분리막(112)의 높이보다 낮게 형성된다. 구체적으로 소자 분리막(112)과 에피층(140)의 높이의 차는 300Å∼500Å이다.
이어서, 도 3d와 같이 소자 분리막(112) 사이의 실리콘 에피층(140) 상에 모스 트랜지스터(150)를 형성한다.
구체적으로, 실리콘 에피층(140) 상에 게이트 산화막용 절연막(도시하지 않음)을 형성하고, 그 상부에 도전 물질로서 폴리 실리콘막(도시하지 않음)을 증착한다. 이어서, 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 폴리 실리콘막 및 세이트 산화막용 절연막을 패터닝하여 게이트 전극(127) 및 게이트 산화막(125)을 형성한다.
이어서, 게이트 전극(127) 및 게이트 산화막(125)이 형성된 실리콘 에피층(140) 상에 게이트 전극(127)을 마스크로 하여 저농도의 불순물 이온 주입을 통해 게이트 전극(127)을 사이에 두고 저농도 소스/드레인 영역인 LDD(Lightly Doped Drain) 영역(144)을 형성한다.
에피층(140) 상에 저압 화학 기상 증착법(low pressure chemical vapor deposition, LPCVD)으로 산화막(도시하지 않음)을 증착시킨 후 이방성 식각하여 게이트 전극(127)의 측벽에 절연 스페이서(spacer, 129)를 형성한다.
이어서, 게이트 전극(127)과 측벽의 절연 스페이서(129)를 마스크로 하여 저농도 소스/드레인 영역(144)을 형성하기 위한 이온주입 공정시 주입된 불순물과 동일 도전형의 불순물을 에피층(140)에 이온 주입함으로써 고농도 소스/드레인 영역(145)을 형성한다.
이어서, 소자 영역의 접촉단(contact)을 형성하기 위한 금속 실리사이드(silicide) 막(148)을 도포한 후, 소자 영역 상의 금속 실리사이드(148) 막만 남겨두고 실리사이드 막(148)을 제거한다.
이때, 금속은 일반적으로 티타늄(Ti) 또는 코발트(Co)를 사용한다.
이와 같이, 일반적인 소자 분리막 형성방법과 같이 실리콘 기판의 소정 영역을 식각하여 트렌치를 형성하고, 트렌치 내부를 산화막으로 채운 후 CMP(Chemical Mechanical Polishing) 공정을 진행하게 되는데 이때, CMP 공정에 따른 실리콘 기판의 결함(defect)이 발생하게 된다. 그러나, 본 발명의 실시예와 같이 실리콘 기판 상에 형성된 산화막에 트랜지스터가 형성될 영역을 제거한 후, 에피층을 성장시키고 에피층 상에 트랜지스터를 형성함으로써 기존 소자분리막의 가장 자리 부분에서 발생되는 기생 트랜지스터로 인한 험프(hump)현상과 기생 소스/드레인 접합 캐패시터(Junction Cap), 접합 누설(Junction Leakage)을 감소시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설 명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1e는 일반적인 모스 트랜지스터의 STI 제조 방법을 나타낸 것이다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 실리콘 기판 112 : 소자 분리막
120 : 라이너층 140 : 에피층
150 : 트랜지스터
Claims (4)
- 실리콘 기판 상에 트랜지스터가 형성될 영역을 사이에 두고 형성된 소자 분리막과,상기 소자 분리막 사이에 형성된 에피층과,상기 소자 분리막과 에피층을 절연시키기 위해 상기 소자 분리막의 측면 및 상면에 형성된 라이너층과,상기 소자 분리막 사이의 상기 에피층에 형성된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 에피층은 상기 소자 분리막의 높이보다 300Å∼500Å로 낮게 형성되는 것을 특징으로 하는 반도체 소자.
- 실리콘 기판 상에 산화막을 형성하는 단계와,상기 실리콘 기판이 노출되도록 상기 산화막의 트랜지스터가 형성될 영역을 식각하여 소자 분리막을 형성하는 단계와,상기 소자 분리막의 측면 및 상면에 라이너층을 형성하는 단계와,상기 라이너층을 포함하는 소자 분리막 사이의 상기 실리콘 기판 상에 에피층을 성장시키는 단계와,상기 에피층 상에 트랜지스터를 형성하는 단계를 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 에피층은 상기 소자 분리막의 높이보다 300Å∼500Å로 낮게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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