KR20080060368A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 SEG(Selective Epitaxial Growth) 공정을 이용한 엘리베이티드(elevated) 접합영역 형성공정을 포함하는 반도체 소자의 제조방법에 있어서, 게이트 스페이서로 사용되는 질화막이 최종 'L'자 형태로 잔류되어 페싯(facet)이 유발되고, 이로 인해 SEG 공정시 페싯 발생 부위에서 성장이 이루어지지 않아 유발되는 누설전류를 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 게이트 전극을 포함하는 상기 기판 상부의 단차를 따라 게이트 스페이서용으로 제1 질화막, 산화막 및 제2 질화막을 순차적으로 형성하는 단계와, 상기 제2 질화막, 상기 산화막 및 상기 제1 질화막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서로 노출되는 상기 기판을 성장시켜 성장층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 게이트 스페이서, SEG, 페싯,
Description
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 2 및 도 3은 종래기술에 따른 반도체 소자의 제조방법에서 발생된 페싯(facet)을 도시한 사진.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판 111 : 소자 분리막
112 : 게이트 절연막 113 : 게이트 도전막
114 : 게이트 금속막 115 : 게이트 하드 마스크
116 : 게이트 전극 117 : 제1 질화막
118 : 산화막 119 : 제2 질화막
120 : 스페이서
본 발명은 반도체 제조 기술에 관한 것으로, 특히 얕은 접합영역(shallow junction)을 형성하기 위해 SEG(Selective Epitaxial Growth) 공정을 이용한 엘리베이티드(elevated) 접합영역 형성공정을 포함하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화되어 감에 따라 트랜지스터는 얕은 깊이를 갖는 접합영역, 예컨대 소오스 및 드레인 접합영역을 형성하기 위하여 낮은 에너지의 이온주입에 의한 방법과, 선비정질화에 의한 채널링(channeling) 효과 억제방법 등이 제안되었다.
그러나, 이러한 방법들은 0.1㎛ 이하 급의 반도체 소자의 얕은 접합영역을 형성하기 위해 주입된 이온에 의한 결함 형성에 따른 물리적, 화학적 특성 규명이 아직 미흡한 실정이다. 이에 따라, 최근에는 실리콘 등의 기판 표면의 하부에 이온주입에 의해 형성하는 종래방법을 탈피하여 소오스 및 드레인 접합영역을 기판의 상부에도 형성하는 SEG 방법에 의한 엘리베이티드 소오스 및 드레인 접합영역이 제안되고 있다.
도 1a 내지 도 1d는 종래기술에 따른 SEG 공정을 이용한 엘리베이티드 접합영역 형성공정을 포함하는 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 소자 분리막(11)을 형성한 후 기판(10)의 활성영역(active) 상에 게이트 산화막(12), 게이트 도전막(13), 게이트 금속막(14) 및 게이트 하드 마스크(15)로 이루어진 게이트 전극(16)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 게이트 전극(16)을 포함하는 기판(10) 상부의 단차를 따라 게이트 스페이서용 질화막(17)과 산화막(18)을 순차적으로 형성한다.
이어서, 도 1c에 도시된 바와 같이, 에치백(etch back) 공정을 통해 산화막(18)과 질화막(17)을 식각하여 게이트 전극(16)이 양측벽에 스페이서(19)를 형성한다.
이어서, 도 1d에 도시된 바와 같이, 스페이서(19, 도 1c참조) 형성공정 또는 후속 공정진행 후 기판(10)에 걸쳐 존재하는 파티클(particle) 또는 불필요한 자연 산화막 등을 제거하기 위해 복수 회로 세정공정이 진행된다. 이 과정에서 산화막(18)이 제거된다.
상기에서 설명한 바와 같이, 종래기술에 따른 반도체 소자의 제조방법에서는 게이트 스페이서(19)로 사용되는 질화막(17)이 최종 'L'자 형태(도 1d 및 도 2의 'A' 부위 참조)로 잔류되기 때문에 후속 엘리베이티드 소오스 및 드레인 영역을 형성하기 위한 SEG 공정시 도 3에 도시된 'B' 부위에서와 같이 페싯(facet)이 유발되고, 이 부위에서 성장이 이루어지지 않아 오히려 누설전류를 유발하는 문제가 블생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SEG 공정을 이용한 엘리베이티드 접합영역 형성공정을 포함하는 반도체 소자의 제조방법에 있어서, 게이트 스페이서로 사용되는 질화막이 최종 'L'자 형태로 잔류되어 페싯이 유발되고, 이로 인해 SEG 공정시 페싯 발생 부위에서 성장이 이루어지지 않아 유발되는 누설전류를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 게이트 전극을 포함하는 상기 기판 상부의 단차를 따라 게이트 스페이서용으로 제1 질화막, 산화막 및 제2 질화막을 순차적으로 형성하는 단계와, 상기 제2 질화막, 상기 산화막 및 상기 제1 질화막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서로 노출되는 상기 기판을 성장시켜 성장층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다 른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 공정 단면도로서, 게이트 구조를 포함하는 트랜지스터의 공정 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(110) 내에 소자 분리막(111)을 형성한다. 이때, 소자 분리막(111)은 STI(Shallow Trench Isolation) 공정을 이용하여 HDP(High Density Plasma) 또는 SOD(Spin On Dielectric)와의 적층 구조로 형성한다.
이어서, 반도체 기판(110) 상에 소자 분리막(111)을 형성한 후 기판(110)의 활성영역 상에 게이트 절연막(112), 게이트 도전막(113), 게이트 금속막(114) 및 게이트 하드 마스크(115)로 이루어진 게이트 전극(116)을 증착 및 식각공정을 통해 형성한다. 예컨대, 게이트 전극(116)의 FICD(Final Inspection CD)는 30nm 이상이 되도록 형성한다.
이때, 게이트 절연막(112)은 습식산화, 건식산화 또는 라디컬(radical) 산화공정을 실시하여 실리콘산화막(SiO2)으로 10Å 이상으로 형성하거나, 실리콘산화막 내에 질화층이 개재된 적층 구조로 형성할 수도 있다. 또한, 게이트 도전막(113)은 LPCVD(Low Pressure Chemical Vapor Depostion) 공정을 이용하여 불순물이 도핑된 도프트(doped) 폴리실리콘막 또는 불순물이 도핑되지 않은 언도프트(un-doped) 폴리실리콘막으로 형성할 수 있다. 또한, 게이트 금속막(114)은 전이 금속, 희토류 금속으로 형성하거나, 이들의 합금막 또는 이들의 질화막, 또는 이들의 실리사이드층이 적층된 구조로 형성할 수 있다. 예컨대, 텅스텐/텅스텐질화막/텅스텐실리사이드층 구조로 형성할 수 있다. 또한, 게이트 하드 마스크(115)는 질화막 또는 카본막으로 형성한다.
이어서, 도 4b에 도시된 바와 같이, 게이트 전극(116)을 포함하는 기판(110) 상부의 단차를 따라 게이트 스페이서용 질화막(117)(이하, 제1 질화막이라 함)을 형성한다. 이때, 제1 질화막(117)은 10Å 이상, 바람직하게는 10~20Å의 정도의 두께로 형성한다.
이어서, 제1 질화막(117) 상에 스페이서용 산화막(118)을 형성한다. 이때, 산화막(118)은 TEOS(Tetra Ethyle Ortho Silicate)막으로 10Å 이상, 바람직하게는 10~20Å의 정도의 두께로 형성한다. 그러나, 산화막(118)은 TEOS막에 한정되는 것은 아니며, 산화막 계열의 물질은 모두 사용할 수 있다.
이어서, 산화막(118) 상에 스페이서용 질화막(119)(이하, 제2 질화막이라 함)을 형성한다. 이때, 제2 질화막(119)은 제1 질화막(117)과 동일한 물질로 10Å 이상, 바람직하게는 10~20Å의 정도의 두께로 형성한다.
이어서, 도 4c에 도시된 바와 같이, 에치백 공정을 통해 제2 질화막(119), 산화막(118) 및 제1 질화막(117)을 식각하여 게이트 전극(116)의 양측벽에 스페이서(120)가 형성된다. 이때, 기판(110)의 10Å 이상, 바람직하게는 10~20Å 정도 리세스되도록 공정을 실시한다.
이어서, 도시되진 않았지만, SEG 공정을 실시하여 스페이서(120)로 노출되는 기판(110) 상에 성장층(epitaxial layer, 미도시)을 형성한다. 이때, 성장층은 Si, SiGe, SiN으로 10Å 이상, 바람직하게는 10~20Å의 정도의 두께로 성장시켜 형성한다.
이어서, 성장층 내에 불순물 이온(p형 또는 n형)을 주입시켜 소오스 및 드레인 접합영역(미도시)을 형성한다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 질화막/산화막/질화막이 적층된 적층 구조를 증착한 후 에치백 공정을 실시하여 게이트 스페이서를 형성함으로써 질화막/산화막 스페이서 구조에서 질화막이 'L'자 형태로 잔류되어 페싯이 유발되는 것을 차단하여 후속 SEG 공정을 통해 성장층을 형성할 수 있다. 즉, 도 4c 의 'A' 부위와 같이, 스페이서(120)가 종래기술에서와 같이 'L'자 형태로 잔류하는 것이 아니라, 제2 질화막(119)에 의해 'L'자 형태가 제거되기 때문에 페싯이 유발되지 않는다. 이를 통해, 종래기술에서 페싯이 발생된 부위에서의 누설전류를 방지할 수 있다.
Claims (11)
- 게이트 전극이 형성된 기판을 제공하는 단계;상기 게이트 전극을 포함하는 상기 기판 상부의 단차를 따라 게이트 스페이서용으로 제1 질화막, 산화막 및 제2 질화막을 순차적으로 형성하는 단계;상기 제2 질화막, 상기 산화막 및 상기 제1 질화막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서로 노출되는 상기 기판을 성장시켜 성장층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서를 형성하는 단계는 상기 기판이 일정 두께로 리세스되도록 실시하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,리세스되는 상기 기판의 두께는 10~20Å가 되도록 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 질화막은 서로 동일한 두께로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 질화막은 10~20Å 두께로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 산화막은 10~20Å 두께로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 산화막은 TEOS(Tetra Ethyle Ortho Silicate)막으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 성장층을 형성하는 단계는 SEG(Selective Epitaxial Growth) 공정으로 실시하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 성장층은 Si, SeGe 및 SiN 중 어느 하나로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 성장층은 10~20Å의 두께로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 성장층을 형성하는 단계 후, 상기 성장층 내에 불순물 이온을 주입시켜 접합영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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| KR (1) | KR20080060368A (ko) |
-
2006
- 2006-12-27 KR KR1020060134339A patent/KR20080060368A/ko not_active Application Discontinuation
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