KR20030029024A - 반도체 장치 및 그 제조 방법 - Google Patents

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후지따도루
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Abstract

소스/드레인인 불순물 확산층의 단부에 형성되는 포켓 영역을 갖는 반도체 장치에 관한 것으로, 포켓 형성 시에 경사 이온 주입의 마스크가 되는 게이트 전극의 변동을 방지하는 것을 목적으로 한다.
일도전형 반도체층(1) 상에 게이트 절연막(4)을 통해 형성된 게이트 전극(5)과, 게이트 전극(5)의 양측면에 형성되어 또한 반도체층(1)의 상면 사이에 스페이스(8a)를 가지고 또한 재료가 다른 제1 및 제2 절연막(6,7)으로 이루어지는 이온 주입 제어막(8)과, 반도체층(1) 내의 게이트 전극(5)의 양측방에 형성된 소스/드레인인 제1 및 제2 역도전형 불순물 확산층(10)과, 제1 및 제2 역도전형 불순물 확산층(10)의 사이이고 게이트 전극의 아래쪽에 형성되는 일도전형 채널 영역과, 게이트 전극(5)의 아래쪽의 반도체층(1) 내에서 역도전형 불순물 확산층(10)의 단부에 접합되고 또한 채널 영역보다도 일도전형 불순물 농도가 높은 일도전형 포켓 영역(9)을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는,일도전형 반도체 기판 내에서 소스, 드레인을 구성하는 두개의 역도전형 불순물 확산 영역의 각각에 인접하여 포켓 주입 기술에 의해 형성되는 일도전형 불순물 영역을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터는 스케일링 이론에 기초하여 설계되지만, 이 이론으로 게이트 길이가 50nm 이하의 MOS 트랜지스터를 제작하면 단채널 효과가 생기게 된다. 그와 같은 단채널 효과를 억제하기 위해서, 예를 들면, p형 실리콘 기판 내에서 소스/드레인인 n형 불순물 확산 영역의 선단 근방의 p형 불순물 농도를 채널 영역의 p형 불순물 농도보다도 높게 하는 기술, 즉 포켓 주입 기술이 주목받고 있다.
다음에, MOS 트랜지스터 형성 공정에 포켓 주입 기술을 적용하는 것에 대하여 설명한다.
우선, 도 1의 (a)에 도시한 바와 같이, p형 실리콘 기판(101) 상에 게이트 절연막(102)을 통해 게이트 전극(103)을 형성한다. 이 게이트 전극(103)은 그 하부에 노치(새김 자국)(103a)를 넣은 구조를 가져 노치형 게이트 전극이라 불린다. 또한, 도면에서 부호 106은 실리콘 기판(101)에 형성된 소자 분리용 STI(shallow trench isolation)를 나타내고 있다.
계속해서, 도 1의 (b)에 도시한 바와 같이, p형 불순물을 기판면에 대하여 경사 방향으로부터 실리콘 기판(101) 내에 이온 주입한다. 이렇게 하여, p형 실리콘 기판(101) 내에서 게이트 전극(103)의 양측에는 p형 불순물 농도가 채널 영역보다도 높은 p형 포켓 영역(101a)이 형성된다. 게이트 전극(103)의 아래쪽에서, 두개의 p형 포켓 영역(101a)의 단부 사이의 거리는 게이트 전극(103)의 폭(게이트 길이)보다 짧고, 더구나, p형 포켓 영역(101a)는 실리콘 기판(101) 표면에서 떨어져 형성된다. 다음에, 도 1의 (c)에 도시한 바와 같이, 게이트 전극(103)을 마스크로 사용하여 p형 실리콘 기판(101)에 대략 수직 방향에서 n형 불순물을 이온 주입하고 게이트 전극(103)의 양측에 n형 불순물 영역(익스텐션 영역)(104a)을 형성한다.
계속해서, 도 1의 (d)에 도시한 바와 같이, 실리콘 기판(101) 및 게이트 전극(103) 상에 CVD법에 의해 절연막을 형성하고, 또 그 절연막을 수직 방향으로 등방 에칭하여 게이트 전극(103)의 측면에 측벽 스페이서(105)로서 남겨둔다. 그 후, 게이트 전극(103)과 측벽 스페이서(105)를 마스크로 사용하여 실리콘 기판(101)에 n형 불순물을 이온 주입함으로써 게이트 전극(103)의 양측에 고농도의 n형 불순물 영역(104b)을 형성한다.
이상과 같은 두번의 이온 주입에 의해 형성되는 n형 불순물 영역(104a, 104b)에 의해 소스/드레인이 되는 LDD 구조의 n형 불순물 확산 영역(104)이 구성된다. 그 n형 불순물 확산 영역(104)의 단부의 하부에는 p형 포켓 영역(101a)이 접합된다.
이로써 두개의 n형 불순물 확산 영역(104)의 사이에서는 게이트 전극(103) 근방의 채널 영역과 채널 영역보다도 p형 불순물 농도가 높은 포켓 영역(101a)이 존재한다.
이상에 의해 실리콘층(101)에는 n형 MOS 트랜지스터가 형성되지만, p형 MOS 트랜지스터를 형성할 경우에는 실리콘 기판을 n형으로 함과 동시에 포켓 영역의 형성을 위해 이온 주입되는 불순물을 n형으로 하고, 소스/드레인을 형성하기 위해 이온 주입되는 불순물을 p형으로 한다.
그와 같은 MOS 트랜지스터를 형성한 후에, 특히 도면에서는 나타내지 않지만, 실리콘 기판(101) 상과 게이트 전극(103) 상에 실리사이드층을 형성하고, MOS 트랜지스터를 덮는 층간 절연막을 실리콘 기판(101) 상에 형성하며, 또한 층간 절연막 상에 다층 배선 구조 등을 형성하게 되지만 그 상세는 생략한다.
이상과 같은 노치형 게이트 전극을 이용한 포켓 주입 기술은, 예를 들면, S. Piddin et. al, Symp.VLSI Tec.2001 p.35에 기재되어 있다.
한편, 노치부(103a)를 갖지 않은 일반적인 게이트 전극을 이용하여 포켓을 형성하면 어떤 포켓이 형성될 지에 대하여 설명한다.
우선, 도 2의 (a)에 도시한 바와 같이, 단면을 구형으로 한 게이트 전극(111)을 게이트 절연막(102)을 통해 실리콘 기판(101) 상에 형성한 상태에서 실리콘 기판(101)과 동일한 도전형 p형 불순물을 기판면에 대하여 경사 방향으로 이온 주입(I.I)한다. 이 경우, p형 불순물의 이온 주입 방향에서는 게이트 전극(111)의 두께에는 분포가 생기게 되어 게이트 전극(111) 하부에서 각이 가장 얇게 되어 있다.
이 때문에, 도 2의 (b)에 도시한 바와 같이, 실리콘 기판(101)의 표면에 대하여 경사 이온 주입된 p형 불순물은 실리콘 기판(101) 내에서 게이트 전극(111)이 없는 부분에서는 거의 균일한 깊이로 존재한다. 그러나, 게이트 전극(111) 하부의 각을 관통한 p형 불순물은 에너지가 감쇠되어, 실리콘 기판(101) 내에서 얕게 피크가 존재하게 된다. 또한, 게이트 전극(111)이 두꺼운 부분에서 이온 주입된 불순물은 게이트 전극(111) 내에 흡수되어 실리콘 기판(101) 내에 도달하지 않게 된다. 따라서, p형 불순물 고농도 영역(101a)은 도 2의 (b)의 게이트 전극(111)의 아래쪽에서 얕고 또 게이트 전극(111)의 양측에서 깊은 농도 피크의 분포를 갖게 된다.
노치가 없는 게이트 전극(111)이 형성된 n형 실리콘 기판(101)에서 그 법선으로부터 경사 방향으로 이온 주입을 행한 경우의 p형 불순물의 고농도 프로파일이 도 3에 도시되어 있다. 도 3에서는 파선으로 둘러싼 영역에 보이는 것처럼 실리콘 기판(101) 표면 근방의 채널 영역에서는 본래의 농도보다도 p형 불순물 농도가 높은 영역이 존재한다. 또, 도 3에서 검은 부분은 채널 영역보다도 p형 불순물 농도가 높은 부분을 나타내고 있다.
이와 같이, 게이트 전극(111) 아래쪽에서 포켓 영역(101a)이 채널 영역에 근접하는 것과 같은 분포를 가지면 온(ON) 전류의 증가에 지장을 초래하여 회로 스피드의 상승이 어려워진다.
이것에 대하여, 도 1의 (a)에 나타낸 노치형 게이트 전극(103)을 이용하면, 도 4의 (a)에 도시한 바와 같이, 게이트 전극(103)의 노치부(103a)를 통해 경사 이온 주입(I.I)된 불순물은 게이트 전극(103)이 존재하지 않는 영역과 동일하게 깊게 주입된다. 또한, 노치부(103a) 상의 차양 부분의 게이트 전극(103)에 비스듬히 주입된 이온의 일부는 게이트 전극(103) 을 관통할 때 에너지를 잃어버려 노치부(103a)에 이르고 실리콘 기판(101)에는 도달하지 않는다. 따라서, 도 4의 (b)에 도시한 바와 같이, 노치형 게이트 전극(103)의 아래쪽에서는 실리콘 기판(101) 내의 p형 포켓 영역(101a)은 얕은 부분에서는 보이지 않는다.
노치형 게이트 전극(103)이 형성된 실리콘 기판(101)에 그 법선으로부터 경사 방향으로 p형 불순물을 이온 주입한 경우의 포켓 영역의 프로파일을 도 5에 나타낸다. 도 5에서는, 파선으로 둘러싼 영역에 보이는 것과 같이, 실리콘 기판(101)의 채널 영역에는 p형 불순물의 비교적 농도가 높은 부분이 존재하지 않다. 또, 도 5에서 검은 부분은 채널 영역보다도 p형 불순물 농도가 높은 부분을 나타내고 있다.
이에 따라, 노치형 게이트 전극을 이용하여 포켓 영역을 형성하면, 노치를 가지지 않은 게이트 전극을 이용하여 포켓을 형성하는 경우에 비교하여, 트랜지스터의 온(ON) 전류가 증가하여, 회로 스피드를 높이는 것이 용이해진다. 즉, 노치가 없는 일반적인 게이트 구조에서는 원하는 트랜지스터 특성을 취득할 수 없다.
노치형 게이트 전극은, 종래, 에칭 조건을 전환하는 방법을 이용하여 다음과 같은 공정을 거쳐 형성된다.
우선, 도 6의 (a)에 도시한 바와 같이, 실리콘 기판(101) 상에 폴리실리콘막(103p)을 형성하고, 그 위에 게이트 형상의 포토레지스트(112)를 형성한다.
계속해서, 도 6의 (b)에 도시한 바와 같이, 포토레지스트(112)를 마스크로 사용하는 제1 에칭 스텝에서, HBr/O2를 포함하는 가스를 이용하여, 폴리실리콘막(103p)의 상부를 에칭함으로써 포토레지스트(112) 밑에 남은 폴리실리콘막(103p)의 상부를 게이트 전극(113)의 상부로 한다. 제1 에칭 스텝에서는 게이트 전극(113) 상부의 측면에는 피착물(113a)이 많이 부착되는 에칭 조건으로 설정한다.
또한, 도 6의 (c)에 도시한 바와 같이, 포토레지스트(112)를 마스크로 사용하는 제2 에칭 스텝에서, 폴리실리콘막(113p)의 잔류물을 에칭하여 게이트 전극(113)의 하부를 형성한다. 제2 에칭 스텝에서는 게이트 전극(103) 하부의 측면에 부착하는 피착물(113b)의 양이 적어지도록 하는 조건으로 한다.
그 후에, 도 6의 (d)에 도시한 바와 같이, 제3 에칭 스텝에서, 포토레지스트(112) 아래의 게이트 전극(103)을 등방성 에칭한다. 이 제3 에칭 스텝에서, 게이트 전극(103)의 상부는 그 측면이 두꺼운 피착물(113a)에 의해 지켜지고 있기 때문에 가늘게 되지 않지만, 게이트 전극(103)의 하부는 피착물(113b)이 적기 때문에 등방 에칭에 의해 가늘어져, 이 결과, 게이트 전극(103)의 하부 측면에는 노치(103a)가 형성되어진다.
또, 노치형 게이트 전극(103)은, S.Piddin et.al, Symp.VLSI Tec.2001 p.35-p.36나, T.Ghani et.al, IEDM1999 S 17-1 등에 기재되어 있다.
그런데, 상기한 노치형 게이트 전극을 이용하지 않고 소스/드레인 불순물 확산 영역의 단부에 포켓부를 형성하는 방법이, 예를 들면 일본국 특허 공개 평성10-294453호 공보에 기재되어 있다.
일본국 특허 공개 평성 10-294453호 공보에서의 포켓 형성 방법은, 도 7의 (a)에 도시한 바와 같이, 실리콘 기판(101) 상에 게이트 절연막(102)을 통해 폴리실리콘막(115)을 형성한 후에 게이트 형상의 포토레지스트(112)를 마스크로 이용하여 폴리실리콘막(115)을 이방성 에칭하고 남은 폴리실리콘막(115)을 게이트 전극(115g)으로 사용한다. 그 후에, 도 7의 (b)에 도시한 바와 같이, 포토레지스트(112)가 놓여진 게이트 전극(115g)을 웨트 처리로 가로 방향으로 에칭하여 게이트 전극(115g)을 포토레지스트(112)의 패턴 폭보다도 가늘게 한다. 또한, 도 7의 (c)에 도시한 바와 같이, 포토레지스트(112) 상에 티탄막(116)을 형성하고, 포토레지스트(112)와 티탄막(116)에 의해 게이트 전극(115g)의 차양을 형성한다. 그 후에, 포켓부를 형성하기 위해서 p형 불순물을 기판면에 대하여 경사 방향으로 이온 주입(I.I)한다.
또한, 일본국 특허 공개 평성 10-294453호 공보에는, 실리콘 기판 상에 실리콘 질화막을 형성하고, 그 실리콘 질화막에 역사다리꼴 형상의 구멍을 형성하여, 그 구멍 안에 폴리실리콘으로 이루어지는 게이트 전극을 매립하고, 이에 따라 역사다리꼴 단면 형상의 게이트 전극을 형성하는 것이 기재되어 있다. 이 역사다리꼴 단면 형상의 게이트 전극은 포켓 형성 시의 마스크로 사용된다.
또한, 일본국 특허 공개 2001-267562 호 공보에는, 게이트 전극의 표면을 오염 방지 절연막으로 덮은 후 오염 방지 절연막의 표면과 실리콘 기판 상에 비정질 실리콘막을 형성하고, 또한 비정질 실리콘막 상에 실리콘 질화막을 형성하며, 계속해서, 실리콘 질화막을 이방성 에칭하여 게이트 전극의 측방에 남기고, 또한 실리콘 질화막을 마스크로 하여 비정질 실리콘막을 에칭하는 것이 기재되어 있다.
그런데, 도 6의 (a)∼(d)에 도시한 바와 같이 게이트 전극(103)의노치부(103a)는 게이트 전극(103)의 하부를 선택적으로 등방성 에칭함으로써 형성되어 있다. 그러나, 에칭은 에칭 챔버 내에서의 플라즈마 등의 상태 밀도가 균일하지 않고, 더구나 실리콘 기판(101) 상에서는 패턴의 소밀차의 존재에 의해 에칭 상태가 불균일해지기 때문에 노치부(103a)의 깊이 및 높이는 기판면 내에서 생기는 변동이 커진다는 문제를 만들고 있었다.
또한, 도 7의 (a) ∼(c)에 나타낸 게이트 전극(115g)의 폭은 웨트 처리의 등방성 에칭에 의해 그 위의 레지스트 마스크(112)의 폭보다도 좁게 되어 있다. 그러나, 게이트 전극(115g)의 폭이 예를 들어 50nm 이하가 되면, 웨트 처리에 의한 게이트 전극(115g) 폭의 제어가 어려워져 기판 상의 복수의 게이트 전극(115g)의 폭에 변동이 생긴다.
또한, 일본국 특허 공개 평성 10-294453호 공보에 기재와 같이, 실리콘 질화막에 형성된 역사다리꼴 형상의 구멍 안에 역사다리꼴의 게이트 전극을 균일한 폭으로 복수 형성하기는 어려워 이것도 게이트 전극 폭에 변동이 생기기 쉬워진다.
또한, 일본국 특허 공개 2001-267562호 공보에서는 게이트 전극이 오염 방지 절연막으로 덮혀 있기 때문에 게이트 전극 및 실리콘 기판 상의 비정질 실리콘막을 에칭할 때 게이트 전극 폭에 변동은 생기기 어렵지만, 게이트 전극 주위에 막질이 다른 3 종류의 막을 형성하고, 또한 3 종류의 막을 따로따로 에칭해야마 하므로 공정이 증가한다. 더구나, 게이트 전극의 폭이 비정질 실리콘막에 의해 실질적으로 넓어지기 때문에 복수의 게이트 전극 사이의 거리를 단축할 수 없다.
이상과 같이, 포켓부를 형성할 때의 이온 주입 마스크로 사용되는 게이트 전극의 폭을 종래의 구조로 제어하기 어려움을 알 수 있다.
본 발명의 목적은, MOS 트랜지스터의 소스/드레인에 접속되는 포켓 영역을 형성할 때 마스크로 사용되는 게이트 전극이 안정된 형상을 유지할 수 있는 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
상기한 과제는, 일도전형 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극의 양측면 상에 차례로 형성되어 다른 재료로 이루어지는 제1 및 제2 절연막으로 형성되고, 또 상기 제1 및 제2 절연막의 하면이 상기 반도체 기판의 상면 사이에 상기 게이트 절연막의 두께 이상의 스페이스를 갖는 절연성 이온 주입 제어막과, 상기 게이트 전극의 양측방의 상기 반도체 기판 내에 형성되어 소스와 드레인이 되는 제1 및 제2 역도전형 불순물 확산층과,
상기 반도체 기판 내에서 상기 제1 및 제2 역도전형 불순물 확산층의 사이이고 상기 게이트 전극의 아래쪽에 형성되는 일도전형 채널 영역과, 상기 게이트 전극의 아래쪽의 상기 반도체 기판내에서 상기 제1 및 제2 역도전형 불순물 확산층의 각각의 단부에 접합되고 또 상기 채널 영역보다도 일도전형 불순물 농도가 높은 제1 및 제2 일도전형 포켓 영역을 갖는 것을 특징으로 하는 반도체 장치에 의해 해결된다.
상기한 과제는, 일도전형 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 상면 상과 상기 게이트 전극의 상면 상과 측방에 제1 절연막을 형성하는 공정과, 상기 제1 절연막과 재료가 다른 제2 절연막을 상기 제1 절연막 상에 형성하는 공정과, 상기 제2 절연막을 에칭하고상기 게이트 전극의 측방에 남기는 공정과, 상기 제2 절연막을 마스크로 사용하여 상기 제1 절연막을 선택적으로 에칭함으로써 상기 게이트 전극과 상기 제2 절연막 사이의 영역에 남김과 동시에, 상기 반도체 기판의 상기 상면과 상기 제1 및 상기 제2 절연막 사이에 스페이스를 형성하는 공정과, 상기 게이트 전극의 측방에 남겨진 상기 제1 및 제2 절연막과 상기 게이트 전극을 제1 마스크로 이용하여 상기 반도체 기판의 상기 상면에 대하여 경사 방향으로부터 일도전형 불순물 이온을 상기 반도체 기판 내에 주입하여 일도전형 제1 및 제2 포켓 영역을 상기 게이트 전극의 아래쪽의 양측에 형성하는 공정과, 상기 게이트 전극의 측방에 남겨진 상기 제1 및 제2 절연막과 상기 게이트 전극을 제2 마스크로 이용하여, 상기 반도체 기판 내에 역도전형 불순물을 도입함으로써 상기 반도체 기판 내에서 상기 제1 및 제2 포켓 영역에 각각 해당 소스/드레인을 이루는 제1 및 제2 역도전형 불순물 확산 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결된다.
본 발명에 따르면, 반도체 기판 사이에 스페이스(노치)가 형성되는 제1 및 제2 절연막을 게이트 전극의 측면에 형성하여 이루어지는 노치 함유 구조를 채용하고 있다.
게이트 전극과 그 양측방의 제1 및 제2 절연막을 정합한 형상은 노치형 게이트 전극과 유사한 구조가 된다. 그 구조에서는, 노치의 높이를 게이트 전극 밑 게이트 절연막의 두께보다도 크게 함으로써 게이트 전극 측면의 하부가 노출한다.
따라서, 포켓 영역을 형성하기 위한 불순물 이온을 게이트 전극 양측의 노치를 통해 반도체 기판에 경사 방향으로 주입하면 채널 영역보다 아래의 소정의 깊이로 채널 영역보다도 고불순물 농도의 포켓 영역이 형성된다. 포켓 영역의 불순물은 채널 영역과 동일한 도전형이다. 또한, 포켓 영역은 소스/드레인인 역도전형 불순물 확산 영역의 단부에 접합된다.
또한, 마스크를 사용한 도전막(예를 들면 불순물 함유 실리콘막)의 한번의 에칭에 의해 게이트 전극의 형상을 결정하는 것이 가능해지기 때문에 게이트 전극은 안정된 형상이 된다. 따라서, 게이트 전극을 형성한 후의 게이트 전극 하부의 등방성 에칭에 의해 종래 발생하고 있는 게이트 길이의 변동이 방지되어 안정된 트랜지스터 특성이 얻어진다. 더구나, 게이트 전극의 저면과 상면을 실질적으로 동일한 폭으로 하는 것이 가능해지기 때문에 게이트 전극 상호간의 거리를 종래의 노치형 게이트 전극보다도 단축할 수 있다.
더구나, 게이트 전극의 양측에 형성된 제1 및 제2 절연막 아래 노치부의 가로 방향의 깊이는 제1 및 제2 절연막 막 두께의 조정에 의해 용이하게 제어할 수 있기 때문에 노치 구조의 변동도 방지할 수 있다. 또한, 제1 및 제2 절연막을 다른 재료로 구성하면 제1 절연막의 막 두께 제어에 의해 노치부의 높이를 제어할 수 있다. 이들 층은 서로에 대하여 선택 에칭이 가능한 재료로 형성된다.
노치부의 높이와 깊이의 제어는, 게이트 전극 아래쪽의 반도체 기판 내에서의 이온 주입에 의한 포켓 영역의 프로파일을 결정하게 된다. 포켓 영역이 반도체 기판 속에서 얕은 분포가 생기지 않도록 하기 위해서는 노치부의 높이와 노치부의 깊이의 제어는 중요해진다. 최적의 값은, 노치부의 높이 H와 깊이 D가 이루는 각도가 경사 이온 주입으로 웨이퍼 법선으로부터의 각도θ(tanθ=D/H)로 거의 같은 크기로 있다.
또한, 게이트 전극 및 반도체 기판의 표면에 제1 및 제2 절연막을 형성하여, 제2 절연막을 이방성 에칭에 의해 게이트 전극의 측방에 선택적으로 남긴 후에, 제1 절연막만을 등방성 에칭함으로써 제1 및 제2 절연막 밑 노치가 형성된다. 이에 따라, 웨이퍼(기판) 면내나 소밀차가 있는 영역에서도 균일한 형상 및 크기의 노치부를 형성할 수 있어 노치부의 웨이퍼면 내에서의 변동이 방지된다.
따라서, 노치 함유 구조를 마스크로 이용하여 행해지는 경사 이온 주입에 의해 반도체 기판 내에 형성되는 포켓 영역의 위치의 변동이 작아져 웨이퍼 상 패턴의 조밀에 영향받지 않아 균일한 트랜지스터 특성이 얻어진다.
더구나, 절연막 밑 노치부의 가로 방향의 깊이는, 제1 및 제2 절연막의 두께 조정에 의해 용이하게 제어할 수 있기 때문에 노치 구조의 변동도 방지할 수 있다.
또한, 게이트 전극의 측면 상에 재료가 다른 제1 절연막과 제2 절연막을 차양 형상으로 형성할 경우에 제1 절연막과 동일한 재료의 제3 절연막을 게이트 전극의 측벽에 선택적으로 사전에 형성하고 그 후에 제1 절연막, 제2 절연막을 차례로 형성하면 제1 절연막은 제3 절연막에 의해 게이트 전극의 측면 상에서의 두께를 실질적으로 두껍게 하는 것이 가능해져 노치를 가로 방향으로 깊게 하는 것이 용이해진다.
또한, 게이트 전극의 표면과 반도체 기판의 상면에 제1 및 제2 절연막을 형성하고, 제2 절연막을 이방성 에칭하여 게이트 전극의 양측방에 선택적으로 남긴후에, 반도체 기판 상의 제1 절연막을 통해 반도체 기판 내에 불순물을 도입하여 소스/드레인을 구성하는 익스텐션 영역을 형성하고, 이어서 제1 절연막을 등방성 에칭하여 게이트 전극 측면 상의 제1 및 제2 절연막과 반도체 기판의 상면 사이에 노치를 형성하고 있다.
이에 따라, 익스텐션 영역을 형성하기 위한 불순물 이온을 도입하지 않은 영역을 덮고 있는 레지스트를 제거할 때에 반도체 기판의 표면은 제1 절연막에 의해 보호되어 있기 때문에 레지스트 제거용 드라이 처리나 약액 처리에 의해 반도체 기판의 표면이 패이거나 손상되거나 하지 않는다.
도 1은 종래의 노치형 게이트 전극을 갖는 MOS 트랜지스터의 형성 방법을 나타내는 단면도.
도 2의 (a) 및 (b)는 일반적인 게이트 전극을 마스크로 이용하여 포켓 형성용 이온 주입 상태를 나타내는 단면도.
도 3은 도 2의 (a) 및 (b)에 도시된 이온 주입을 이용한 경우의 MOS 트랜지스터 내의 불순물 농도 분포를 나타내는 도면.
도 4의 (a) 및 (b)는 노치형 게이트 전극을 마스크로 이용하여 포켓 형성용 이온 주입 상태를 나타내는 단면도.
도 5는 도 4의 (a) 및 (b)에 도시된 이온 주입을 이용한 경우의 MOS 트랜지스터 내의 불순물 농도 분포를 나타내는 도면.
도 6의 (a) 내지 (d)는 노치형 게이트 전극의 형성 공정을 나타내는 단면도.
도 7의 (a) 내지 (c)는 종래의 포켓 형성용 다른 이온 주입 방법을 나타내는 단면도.
도 8의 (a) 내지 (c)는 본 발명의 제1 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 1).
도 9의 (a) 내지 (c)는 본 발명의 제1 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 2).
도 10의 (a) 내지 (c)는 본 발명의 제1 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 3).
도 11의 (a) 및 (b)는 본 발명의 제1 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 4).
도 12의 (a) 및 (b)는 본 발명의 제1 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 5).
도 13은 본 발명의 제1 실시예에 따른에 따른 반도체 장치의 노치 구조를 나타내는 부분 확대 단면도.
도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 포켓 형성용 이온 주입 각도를 나타내는 단면도.
도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 노치 구조를 나타내는 절연막의 막 두께를 나타내는 도면.
도 16의 (a) 및 (b)는 본 발명의 제1 실시예에 따른 노치 구조의 형성 모습을 나타내는 단면도(그 1).
도 17의 (a) 내지 (c)는 본 발명의 제1 실시예에 따른 노치 구조의 형성 모습을 나타내는 단면도(그 2).
도 18의 (a)는 본 발명의 제1 실시예에 따른 반도체 장치를 나타내는 단면도로, 동도(b)는 도 18의 (a) 의 부분 확대 단면도.
도 19의 (a)는 종래의 반도체 장치를 나타내는 단면도로, 동도(b)는 도 19의 (a) 의 부분 확대 단면도.
도 20의 (a) 내지 (c)는 본 발명의 제2 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 1).
도 21의 (a) 내지 (c)는 본 발명의 제2 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 2).
도 22의 (a) 내지 (c)는 본 발명의 제2 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 3).
도 23의 (a) 내지(c)는 본 발명의 제3 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도.
도 24의 (a) 내지(c)는 본 발명의 제4 실시예에 따른 반도체 장치의 형성을 나타내는 단면도(그 1).
도 25의 (a) 내지 (c)는 본 발명의 제4 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 2).
도 26의 (a) 및 (b)는 본 발명의 제4 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 3).
도 27의 (a) 및 (b)는 본 발명의 제4 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도(그 4).
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘(반도체) 기판
2 : STI 구조
3 : 웰
4 : 게이트 절연막
5, 5a, 5b : 게이트 전극
6, 25, 26, 31 : 실리콘 산화막(하측 절연막)
7, 27, 31 : 실리콘 질화막(상측 절연막)
8, 18 : 이온 주입 제어막
9, 42, 43 : 포켓 영역
10a, 40, 41 : 익스텐션 영역
10b, 46, 47 : 불순물 고농도 영역
10 : 불순물 확산 영역
11 : 측벽 스페이서
12a, 12b : 실리사이드층
13 : 층간 절연막
14a, 14b, 14c : 컨택트홀
15a, 15b, 15c : 도전성 플러그
이하에 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
도 8 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도이다.
우선, 도 8의 (a)에 도시한 구조를 형성하기까지의 공정을 설명한다.
실리콘(반도체) 기판(1)의 활성 영역 A를 둘러싸는 소자 분리 영역에 홈(1a)을 형성하고, 그 안을 절연막으로 매립함으로써 소자 분리 영역에 STI 구조(2)를 형성한다. 또, 소자 분리 영역에는 STI 구조(2) 대신에 LOCOS 법으로 형성한 소자 분리층, 그 밖의 소자 분리 구조를 채용해도 된다.
계속해서, 활성 영역 A에 불순물을 이온 주입함으로써 실리콘 기판(1)에 웰(3)을 형성한다. 웰(3)의 형성은 주지의 기술이며 주지의 방법중 어느 하나에 따라 웰(3)을 형성한다.
또, 본 실시예에서는, 실리콘 기판(1)을 n형으로 하고 활성 영역을 p형으로 하여 설명한다. 웰(3)을 형성하기 위해 이용되는 p형 불순물로서 예를 들어 붕소를 이용한다. 또, n형 실리콘 기판(1)에 n형 웰을 형성해도 된다. 또한, 실리콘 기판(1)을 p형으로 하고 그 활성 영역에 n형 또는 p형의 웰을 형성해도 된다.
다음에, 도 8의 (b)에 도시한 바와 같이 실리콘 기판(1)의 표면에 게이트 절연막(4)을 1∼2nm의 두께로 형성한다. 게이트 절연막(4)은 Al2O3, HfO2와 같은 고유전체막, 실리콘 산화물, 실리콘 질화물 또는 그 밖의 절연막의 어느 하나이면 된다.
계속해서, 게이트 절연막(4) 상에 폴리실리콘막(5a)을 예를 들면 150nm의 두께로 CVD법에 의해 성막한다. 또한, 폴리실리콘막(5a) 상에 포토레지스트 R를 도포하고, 그 후에 게이트 패터닝을 위해 포토레지스트 R을 노광, 현상하여 게이트 형상으로 한다.
그 후에, 도 8의 (c)에 도시한 바와 같이, 포토레지스트 R을 마스크로 사용하여 폴리실리콘막(5a)을 스트레이트 형상, 즉 단면 구형으로 에칭한다. 이 경우에, 에칭 가스로서 예를 들면 HBr/O2의 혼합 가스를 사용하는 등, 게이트 절연막(4)에 대하여 폴리실리콘막(5a)의 에칭 선택비가 높은 조건으로 에칭을 행한다. 이에 따라, 포토레지스트 R의 밑에 남은 폴리실리콘막(5a)을 게이트 전극(5)으로서 사용한다.게이트 전극(5)의 폭(게이트 길이) w를 예를 들면 30∼150nm로 한다. 또, 게이트 전극(3)의 아래쪽에 있어서 웰(3)의 표면 근방은 채널 영역(3a)가 된다.
레지스트 R을 제거한 후에, 도 9의 (a)에 도시한 바와 같이, 예를 들면 TEOS를 소스로 이용하는 감압 플라즈마 CVD법에 의해 실리콘 산화막(SiO2막)(6)을 게이트 전극(5) 및 실리콘 기판(1) 상에 15nm의 두께로 형성한다. SiO2막(6)은 실리콘 기판(1) 상에서는 게이트 절연막(4)의 막 두께보다도 두껍게 형성된다.
계속해서, 도 9의 (b)에 도시한 바와 같이, 실란(SiH4)과 암모니아(NH3)를 이용하여 CVD법에 의해 실리콘 질화막(Si3N4막)(7)을 예를 들면 5nm의 두께로 실리콘 산화막(6) 상에 형성한다. 이 실리콘 질화막(7)을 상측 절연막으로 하고, 실리콘 산화막(6)을 하측 절연막으로 하면, 상측 절연막에 대하여 하측 절연막을 선택 에칭할 수 있는 재료에 의해 상측 절연막 및 하측 절연막을 구성한다.
계속해서, 도 9의 (c)에 도시한 바와 같이, 실리콘 기판(1)의 상면에 대하여 대략 수직 방향으로 이방성 에칭하여 실리콘 질화막(7)을 게이트 전극(5)의 측벽에 남긴다.
또한, 도 10의 (a)에 도시한 바와 같이, 0.5% HF(불산) 등의 약액을 이용하여 실리콘 산화막(6)을 등방성 에칭한다. 이 경우, 게이트 전극(5) 측방의 실리콘 질화막(7)을 마스크로 하여 실리콘 산화막(6)을 게이트 전극(5)의 측면 상에 선택적으로 남긴다. 이 경우, 게이트 전극(5)의 측방에서 실리콘 산화막(6)과 실리콘 기판(1)의 상면 사이에서 게이트 절연막(4)의 두께보다 큰 높이를 갖는 스페이스(8a)가 형성되도록 하는 에칭 조건으로 한다. 즉, 실리콘 산화막(6) 중 실리콘 질화막(7)에 덮여 있는 부분에서는 약액에 의해 에칭되지 않지만, 실리콘 질화막(7)으로 덮여 있지 않은 부분은 등방적으로 에칭된다. 이 경우, 웨트 에칭이기 때문에 게이트 전극의 조밀차나 면내 분포의 영향을 받지 않는다.
또, 게이트 전극(5)과 실리콘 질화막(7)에 대하여 에칭 선택비가 높은 조건으로 실리콘 산화막(6)을 에칭하는 방법이면 드라이 에칭이어도 상관없다.
이상의 에칭에 의해 게이트 전극(5)의 상면과 측면 하부가 노출한다.
실리콘 산화막(6)이 실리콘 기판(1)의 표면에서 제거됨으로써, 게이트 전극(5) 측면 상의 실리콘 질화막(7)과 실리콘 기판(1)의 사이에도 스페이스(8a)가 형성된다. 또, 게이트 전극(5)의 측면 상에 남은 실리콘 산화막(6) 및 실리콘 질화막(7)을 이온 주입 제어막(8)으로 한다. 게이트 전극(5) 및 이온 주입 제어막(8)을 일체로 보면, 이온 주입 제어막(8)의 하부에 형성된 스페이스(8a)는 도 1의 (a)에 도시된 노치부(103a)에 해당한다. 따라서, 그 스페이스(8a)를 이하에 노치부라고도 한다. 그 스페이스(8a)는 게이트 절연막(4)의 두께 이상의 높이를 갖고 있다.
그런데, 실리콘 산화막(6)을 웨트 에칭하면 게이트 절연막(4)이 게이트 전극(5)의 가로 방향으로 에칭되어 게이트 전극(5)과 실리콘 기판(1) 사이의 내압이 저하할 우려가 있다. 그 대책으로서, 첫째로, TEOS를 이용하는 감압 CVD법으로 실리콘 산화막(6)을 형성하면 실리콘 산화막(6)을 웨트 에칭할 때에 고온 산화막(HTO)으로 이루어지는 게이트 절연막(4)에 대한 에칭 선택비가 떨어진다. 둘째로, 실리콘 산화막(6)으로서 게이트 절연막(4)과 웨트 에칭 레이트의 가까운 예를 들면 HTO 막을 이용하는 경우에는, 웨트 에칭으로 노치부(8a)를 작성한 후에 재차 산화 분위기속에서 어닐링을 행하여 게이트 전극(5)과 실리콘 기판(1)의 사이에 게이트 절연막(4)이 되는 실리콘 산화막을 형성하는 방법을 채용한다.
도 13에 나타내는 노치부(8a)의 가로 방향의 깊이 D와 세로 방향의 높이 H는 실리콘 질화막(7)과 실리콘 산화막(6)의 성장 조건과 막 두께에 의존한다. 노치부(8a)의 높이 H는 실리콘 산화막(6)의 막 두께에 의해 결정된다. 또한, 노치부(8a)의 깊이 D는 실리콘 산화막(6)의 성막 조건과 실리콘 질화막(7)의 성막 조건에 의해 결정된다. 성장 압력, 온도, 유량, 가스 종류 등의 성막 조건을 조정함으로써, 예를 들면 게이트 전극(5) 측면 상의 막 두께 α와 실리콘 기판(1) 상면 상의 막 두께 β의 비 β/α(이하, 커버리지라고 한다.)를 바꿀 수 있다.
다음에, 도 10의 (b)에 도시한 바와 같이, 웰(3)과 동일한 도전형 불순물, 예를 들면 붕소와 같은 p형 불순물을 실리콘 기판(1)의 상면에 대하여 경사 방향으로부터 이온 주입한다. 이 경우, 게이트 전극(5) 및 이온 주입 제어막(8)은 노치 구조의 마스크로서 기능한다.
이 경우, 불순물 이온은, 이온 주입 제어막(8) 및 게이트 전극(5)의 양측에서는 p형 불순물이 실리콘 기판(1)의 표면에서 소정의 깊이로 이온 주입된다. 또한, 게이트 전극(5)의 아래쪽에서는 이온 주입 제어막(8) 하의 노치부(8a)를 통해 실리콘 기판(1)에 소정의 깊이로 이온 주입된다. 또한, 이온 주입 제어막(8)의 하단의 각에 비스듬히 주입된 이온의 일부는 이온 주입 제어막(8)을 관통할 때에 에너지를 잃어버려 그 밑의 노치부(8a)에 이르고, 또는 게이트 전극(5)에 흡수되어 실리콘 기판(1)에는 도달하지 않는다.
이에 따라, 도 5에 도시한 바와 마찬가지로, 실리콘 기판(1) 내에서는, 채널 영역(3a)보다도 p형 불순물 농도가 높은 포켓 영역(9)이 기판 표면에서 소정의 깊이로 형성된다. 즉, 게이트 전극(5)의 아래쪽에서 포켓 영역(9)은 채널 영역(3a)보다도 밑에 형성된다.
다음에, 도 10의 (c)에 도시한 바와 같이, 게이트 전극(5) 및 이온 주입 제어막(8)을 마스크로 하여, 비소, 인과 같은 n형 불순물을 실리콘 기판(1)에 대략 수직 방향으로 이온 주입하고, 이로써 실리콘 기판(1) 내의 게이트 전극(5)의 양측에 소스/드레인이 되는 n형의 익스텐션 영역(10a)이 형성된다.
게이트 전극(5)의 아래쪽에서는 두개의 n형 익스텐션 영역(10a)이 간격을 두고 형성되고, 이들의 단부에는 게이트 전극(5)의 아래쪽에서 p형 포켓 영역(9)이 접합되어 있다.
nMOS 트랜지스터를 형성할 경우에는, 익스텐션 영역(10a) 형성을 위한 이온 주입으로서 예를 들면 비소 이온(As+)을 가속 에너지 10keV, 도우즈량1×1015cm-2, 틸트각 0°로 행하고, 포켓부(9) 형성을 위한 이온 주입으로서 예를 들면 붕소 이온(B+)을 가속 에너지 10keV, 도우즈량 1×1013cm-2, 틸트각 20°정도의 4 방향에서 행한다. 이들 이온 주입은, n형 웰을 동일한 마스크로 덮어 행해진다. 틸트각은 실리콘 기판(1) 표면의 법선 방향에서의 각도이다.
또, pMOS 트랜지스터를 형성할 경우에는, 익스텐션 영역(10a) 형성을 위한 이온 주입으로서 예를 들면 붕소 이온(B+)을 가속 에너지 2keV, 도우즈량 1×1015cm-2, 틸트각 0°로 행하고, 포켓 영역(9) 형성을 위한 이온 주입으로서 예를 들면 비소 이온(As+)을 가속 에너지 50keV, 도우즈량 1×1013cm-2, 틸트각 20°정도의 4 방향에서 행한다. 이들 이온 주입은, p형 웰을 동일 마스크로 덮어 행해진다.
이들 불순물 이온 주입 후에, 불순물을 활성화하기 위해 실리콘 기판(1)을 예를 들면 950℃, 10초로 어닐링한다.
그런데, 노치 구조에서, 틸트각 20°정도의 경사 방향의 각도로부터 이온 주입을 행하면, 익스텐션 영역(10a) 단부 근방의 원하는 영역에는 이온이 주입되지만, 게이트 전극(5) 아래쪽의 주입하고 싶지 않은 영역에는 노치 구조의 이온 주입 제어막(8)이 오프셋으로서 기능함으로써 주입하지 않게 할 수 있다. 노치 구조의 실리콘 기판(1) 면내의 변동이나 패턴 소밀차에 의한 변동이 없어지면, 경사 방향의 이온 주입에 의한 실리콘 기판(1)의 이온 주입 방법이 같아지기 때문에 트랜지스터 특성의 변동을 작게 할 수 있다.
다음에, 도 11의 (a)에 도시한 바와 같은 구조를 형성하기까지의 공정을 설명한다.
우선, 게이트 전극(5) 및 이온 주입 제어막(8)을 덮는 실리콘 산화막을 실리콘 기판(1)의 전면에 100nm의 두께로 형성한다. 실리콘 산화막은, 예를 들면 TEOS를 이용하여 감압 CVD법에 의해 형성된다. 계속해서, CHF3/Ar/O2등의 가스를 이용하여 실리콘 산화막을 대략 수직 방향으로 에칭함으로써 게이트 전극(5)의 측면 상에만 절연성 측벽 스페이서(11)로서 남긴다.
계속해서, 도 11의 (b)에 도시한 바와 같이, 게이트 전극(5) 및 측벽 스페이서(11)를 마스크로 하여 실리콘 기판(1)에 n형 불순물을 이온 주입하여 소스/드레인의 n형 불순물 고농도 영역(10b)을 형성한다. 예를 들면, 게이트 전극(5) 아래쪽의 웰(3)이 n형인 경우에는 B+이온을 5keV, 5×1015cm-2의 조건으로 주입하고, 웰(3)이 p형인 경우에는 인 이온(P+)을 20 keV, 5×1015cm-2의 조건으로 주입한다. 그 후에, 불순물 활성화를 위해 실리콘 기판(1)을 1000℃, 5초의 조건으로 어닐링한다.
그와 같은 웰(3)에 대하여 역도전형 불순물 고농도 영역(10b)와 익스텐션 영역(10a)에 의해 LDD 구조의 불순물 확산 영역(10)이 구성된다.
이에 따라, 실리콘 기판(1)의 각 활성 영역에는, 게이트 전극(5), 소스/드레인인 LDD 구조의 불순물 확산 영역(10), 포켓 영역(9)을 갖는 MOS 트랜지스터가 형성된다.
다음에, 도 12의 (a)에 도시한 바와 같이, 티탄, 코발트, 니켈 등의 금속막을 실리콘 기판(1), 게이트 전극(5) 및 측벽 스페이서(11) 상에 형성한 후에, 어닐링에 의해 금속막과 실리콘을 합금화하여 게이트 전극(5) 및 불순물 확산 영역(10) 상에 각각 실리사이드층(12a, 12b)을 형성한다. 그 후에, 미반응 금속막을 제거한다.
또한, 도 12의 (b)에 도시한 바와 같이, 게이트 전극(5)을 덮는 층간 절연막(13)을 실리콘 기판(1) 상에 형성하고, 이것을 패터닝하여 게이트 전극(5),불순물 확산층(10) 상에 각각 컨택트홀(14a, 14b)을 형성하며, 또한 컨택트홀(14a, 14b) 내에 도전성 플러그(15a, 15b)를 형성한다. 그 후에, 층간 절연막(13) 상에 배선 구조를 형성하게 되지만 그 상세는 생략한다.
이상과 같은 실시예에 따르면, 게이트 전극(5) 자신의 하부에 노치를 형성하는 것이 아니라 게이트 전극(5)의 측면에 형성한 이온 주입 제어막(8)의 하부에 노치부(8a)를 형성하고 있다.
따라서, 게이트 전극(5)을 이방성 에칭에 의해 패터닝한 후에 그 폭을 웨트 또는 드라이의 등방성 에칭에 의해 조정한다는 종래 기술을 채용할 필요는 없게 되어, 실리콘 기판(1) 상에 이방성 에칭만으로 형성되는 게이트 전극(5)의 면내 분포를 균일하게 할 수 있어 트랜지스터 특성의 변동을 방지하여 안정시킬 수 있다.
그와 같은 게이트 전극(5) 및 이온 주입 제어막(8)을 포켓 영역(9) 형성용 마스크로서 사용하면 그 마스크는 하부에 노치부(8a)를 갖는 구조가 되기 때문에 실리콘 기판(1)에 경사 방향으로부터 불순물을 이온 주입하여 게이트 전극(5)의 양측의 실리콘 기판(1) 내에 형성되는 두개의 포켓 영역(9)은 게이트 전극(5)의 아래쪽에서는 얕아지지 않고 상호 접근하게 된다.
그런데, 도 14에 도시한 바와 같이, 최밀 게이트 패턴에서는, 실리콘 기판(1) 면에 대하여 경사 방향으로부터의 이온 주입은 이온 주입 시에 마스크로서 사용되는 레지스트(16)의 높이나 인접 게이트 전극(5)에 의해 저해되는 경우도 있다. 그 레지스트(16)의 높이는 게이트 전극(5)보다도 높다.
최밀 게이트 패턴 영역에서는, 게이트 전극(5)의 패턴 면적을 최소로 할 필요가 있기 때문에 레지스트(16)와 이것에 가장 가까운 게이트 전극(5) 사이의 거리 L1은 게이트 전극(5) 높이의 3배 이하의 스페이스밖에 확보할 수 없다. 따라서, 경사 방향으로부터의 이온 주입으로 사용할 수 있는 실리콘 기판(1)의 법선으로부터의 주입 각도 θ는 45°이하가 된다.
한편, 상기한 노치 구조에서는, 노치부(8a)의 높이 H는 실리콘 산화막(6)의 성막 두께에 의해 결정되고, 노치부(8a)의 깊이 D는 실리콘 산화막(6)의 성막 조건(커버리지)과 실리콘 질화막(7)의 성막 조건(커버리지)에 의해 결정되는 것이므로, 게이트 전극(5) 측면 상과 실리콘 기판(1) 상면 상에서 실리콘 산화막(6)의 두께가 실리콘 질화막(7)의 두께보다 두꺼워지거나 거의 같을 것이 필요하게 된다.
예를 들면, 게이트 전극(5) 하부의 근방을 확대하여 나타낸 도면 15에 도시한 바와 같이, 실리콘 기판(1) 상면 상의 실리콘 산화막(6)의 막 두께 t1이 게이트 전극(5) 측벽 상의 실리콘 산화막(6)의 막 두께 t2보다도 대폭 두꺼운 경우(t1>> t2)에는 실리콘 질화막(7)을 마스크로 하여 실리콘 산화막(6)을 에칭할 때에, 실리콘 질화막(7) 밑에서 실리콘 산화막(6)의 에칭 잔류물이 생기기 쉬워 게이트 전극(5) 아래쪽의 포켓 영역(9)의 형성 위치에 변동이 생기는 원인이 된다.
또한, 실리콘 산화막(6)의 커버리지 t1/t2가 커지면, 실리콘 기판(1) 상의 복수의 게이트 전극(5)의 소밀차에 의해 실리콘 산화막(6)의 막 두께의 기판 상의 분포가 불균일해져 노치부(8a)의 깊이 D 및 높이 H에 변동이 생기는 원인이 되기때문에 커버리지가 나쁜 실리콘 산화막(6)의 성장 조건은 채용할 수 없다.
또, 그와 같은 이유로부터, 일본국 특허 공개 2000-269500호 공보의 도 25에서 나타내는 막 두께 구성은 실리콘 질화막쪽이 실리콘 산화막보다 두껍기 때문에 포켓 영역을 형성하기 위한 마스크로서는 채용할 수 없다.
그런데, 실리콘 기판(1) 상면 상의 실리콘 산화막(6)의 막 두께 t1과 게이트 전극(5) 측벽 상의 실리콘 산화막(6) 및 실리콘 질화막(7)의 막 두께 t2, t3이 적정하게 선택될 경우에는 다음과 같은 방법에 의해 실리콘 산화막(6)에 의해 게이트 전극(5) 측면의 하부를 덮도록 해도 된다.
우선, 도 9의 (b)에 도시한 바와 같이, 실리콘 기판(1) 상에 게이트 절연막(4)을 통해 게이트 전극(5)을 형성한 후에 게이트 전극(5)의 표면과 실리콘 기판(1) 상면에 실리콘 산화막(6)을 예를 들어 15nm의 두께로 형성하고, 이어서 실리콘 산화막(6) 상에 실리콘 질화막(7)을 예를 들면 5nm의 두께로 형성한다. 또한, 도 9의 (c)에 도시한 바와 같이, 실리콘 질화막(7)을 대략 수직 방향으로 이방성 에칭하여 실리콘 질화막(7)을 게이트 전극(5)의 측방에 선택적으로 남긴다. 이 경우, 실리콘 산화막(6)은 TEOS 가스를 이용하여 감압 CVD법에 의해 성장된다.
그 후에, 0.5% 농도의 불산(HF) 등의 약액을 이용하여 실리콘 산화막(6)을 웨트 에칭한다.
그 에칭에서, 도 16의 (a) 및 (b)에서 확대 도시한 바와 같이, 처음엔 실리콘 질화막(7)이 마스크가 되어 실리콘 기판(1) 상면에서의 법선 방향과 수평 방향에 동일하게 실리콘 산화막(6)의 에칭이 진행한다. 이 경우, TEOS를 이용하여 감압 CVD법에 의해 형성된 실리콘 산화막(6)의 불산에 의한 에칭 속도를 0.1mm/초로 하면, 두께 15nm의 실리콘 산화막(6)을 가로 방향으로 웨트 에칭하기 위해서는 150초 걸린다.
그런데, 도 17의 (a)에 도시한 바와 같이, 게이트 전극(5)의 하부 측방에 형성되는 노치부(8a)가 깊이가 증가함에 따라 약액은 노치부(8a) 내에서 교환되기 어려워진다. 이 결과, 도 17의 (b)에 도시한 바와 같이 노치부(8a)의 상과 하에서 실리콘 산화막(6)의 에칭 레이트가 늦어져 버린다. 특히, 노치부(8a)의 상부에서는, 마스크가 되는 실리콘 질화막(7)이 약액의 공급을 방해하기 때문에 실리콘 산화막(6)의 에칭 레이트가 가장 늦어져 버린다.
약액에 의한 실리콘 산화막(6)의 에칭을 더 계속하면, 도 17의 (c)에 도시한 바와 같이, 게이트 전극(5) 및 게이트 절연막(4)의 측벽이 노출하고, 더욱 노치부(8a) 내에 약액을 공급하기를 계속하면 특히 도면에 나타내지 않았지만 실리콘 질화막(7)보다 아래쪽에 존재하는 게이트 절연막(4)이 그 측방에서 서서히 에칭된다.
게이트 절연막(4)이 에칭되면 MOS 트랜지스터의 특성이 열화하기 때문에, 실리콘 질화막(7)보다도 아래쪽에서 실리콘 산화막(6)의 에칭을 게이트 전극(5)의 측면이 노출하지 않은 상태에서 정지하는 것이 바람직하게 된다. 이 경우, 포켓 영역(9)을 형성하기 위한 이온 주입 시에, 도 17의 (a) 또는 도 17의 (b)에 도시한 바와 같이, 실리콘 기판(1)의 법선에 대한 이온 주입 I.I의 각도 θ가 도 16의 (a)의 막 두께로 나타내여지는 각도 tan-1(t2+ t3)/t1보다도 작은 경우에는, 도 17의 (a)에 도시한 바와 같이 노치부(8a)의 측면이 대략 C자 형상이 되도록 실리콘 산화막(6)을 남겨도 된다.
또한, θ= tan-1(t2+ t3)/t1이 되는 경우에는, 도 17의 (b)에 도시한 바와 같이, 노치부(8a)의 측방에서, 위가 가장 두껍고 아래가 가장 얇게 되도록 실리콘 산화막(6)을 게이트 전극(5)의 측방에서 남도록 에칭을 정지하는 것이 바람직하다. 도 16의 (b)에 나타내는 상태에서 에칭을 정지하면, 고온 산화막으로 이루어지는 게이트 절연막(4)이 거의 에칭되지 않는다.
또, 실리콘 산화막(6)의 성장을 위한 반응 가스로서 TEOS, 산소, 헬륨을 이용하여, 기판 온도를 600∼700℃로 설정하여 감압 플라즈마 CVD법에 의해 형성한다.
그런데, 게이트 전극(5) 및 이온 주입 제어막(8)으로 이루어지는 노치 구조(8a)가 완성한 후에, 실리콘 질화막(7)을 제거하고 이온 주입 제어막(8)을 실리콘 산화막(6)만으로 구성해도 된다. 실리콘 질화막(7)을 제거할 경우에는, 실리콘 기판(1)의 표면이 손상될 경우가 있으므로, 실리콘 질화막(7)을 사전에 얇게 형성해 두어 용이하게 제거할 수 있도록 해 둘 필요가 있다. 또한, 실리콘 질화막(7)을 제거할 경우, 노치부(8a)의 깊이 D가 변하기 쉽기 때문에 실리콘 질화막(7)을 얇게 형성함과 동시에 실리콘 산화막(6)의 막 두께를 충분히 두껍게 취하여 실리콘질화막(7) 제거의 영향을 적게 할 필요가 있다.
SRAM, DRAM, FeRAM 등의 반도체 장치에서는, 도 18의 (a)에 도시한 바와 같이, 메모리 셀 영역에서의 하나의 활성 영역에 상기한 MOS 트랜지스터를 두개 형성하는 구조가 채용되어 있다. 이 경우, 하나의 활성 영역에서 두개의 게이트 전극(5) 사이에는 공통된 불순물 확산 영역(10)이 형성되고, 그 불순물 확산 영역(10)으로부터 비트선 컨택트홀(14c)이 층간 절연막(13)에 형성된다. 비트선 컨택트홀(14c) 내에는 불순물 함유 실리콘 또는 금속으로 이루어지는 플러그(15c)가 형성된다. 도 18의 (b)는 본 실시예에 따른 노치 게이트 구조의 게이트 전극(5)과 컨택트홀(14c)의 거리 L11을 나타낸다.
한편, 도 1의 (a)에 나타낸 노치형 게이트 전극(103)을 사용할 경우에는, 메모리 셀의 활성 영역에는 도 19의 (a)에 도시한 바와 같은 구조가 된다. 이 경우, 노치형 게이트 전극(103)으로서는 그 하부의 폭보다도 상부의 폭이 넓어져 있다. 따라서, 종래의 노치형 게이트 전극(103)에서는, 도 19(b)의 확대 도면에 도시한 바와 같이, 게이트 전극(103)의 상부와 하부에서는 비트선 컨택트홀(14c)에서의 거리 L21, L22가 다르다.
게이트 전극(5,103)과 컨택트홀(14c)의 거리는 게이트 전극(5,103)과 컨택트홀(14c) 사이의 내압으로 결정된다. 즉, 희망하는 내압 값으로 게이트 전극(5,103)과 컨택트(14c)의 거리가 결정된다. 게이트 전극(5,103)과 컨택트홀(14c)의 거리의 차를 종래의 노치형 게이트 전극(103)과 본 실시예의 노치 구조의 게이트 전극(5)에서 비교한다.
종래의 노치형 게이트 전극(103) 저부의 폭(게이트 길이)이 본원 실시예의 게이트 전극(5) 저부의 폭(게이트 길이)과 동일하더라도, 이들 게이트 전극(103,5) 상부의 폭은 본원의 게이트(5)보다도 종래의 노치형 게이트 전극(103) 쪽이 커져 있다. 따라서, 게이트 전극(5,103)의 하부와 컨택트홀(14c)과의 거리는 본 실시예보다도 종래 쪽이 커진다. 그와 같은 종래의 게이트 전극에 대해서는 일본국 특허 공개2001-267562호 공보에서도 실질적으로 동일한 구조로 되어 있다.
따라서, 본 실시예에서는, 게이트 전극(5)과 컨택트홀(14c)간의 거리 L11을 종래보다도 노치부(8a, 103a)의 깊이 D 정도로 축소할 수 있다.
다음에, 실제로 종래의 게이트 전극과 본 실시예의 게이트 전극을 작성한 바, 종래형 노치의 작성 방법으로서는 노치(103a)의 가로 방향의 깊이에 30%의 변동이 생기고, 더구나 패턴의 밀영역에서는 노치 깊이가 좌우 대칭이 아닌 경향에 있다. 이것에 대하여, 본 실시예의 프로세스에 의해 형성된 노치부(8a)의 가로 방향의 깊이 D는 15%로 변동이 종래보다도 저감하고, 더구나 노치부(8a)의 깊이 D가 좌우 대칭이 되었다.
(제2 실시예)
제1 실시예에서는, 도 10의 (b)에 도시한 바와 같이, 게이트 전극(5)의 측면에 형성되는 이온 주입 제어막(8)의 아래에 노치부(8a)를 형성한 후에, 노치부(8a)를 통해 실리콘 기판(1) 내에 경사 방향으로부터 불순물 이온을 주입하고 있다.
기판면의 법선에 대한 이온 주입 각도를 크게 할 경우에, 도 13에 나타낸 것과 같은 노치부(8a)의 깊이 D를 높이 H보다도 크게 하는 것이 요구되는 일이 있다.
노치부(8a)의 깊이 D는, 게이트 전극(5) 측면 상에서의 실리콘 산화막(6)의 두께와 실리콘 질화막(7)의 두께의 합이 된다. 또한, 노치부(8a)의 높이 H는, 노치부(8a) 이외의 실리콘 기판(1) 상면에서의 실리콘 산화막(6)의 두께가 된다.
여기서, 노치부(8a)의 깊이 D를 크게 하기 위해서, 실리콘 산화막(6)을 두껍게 형성하면 동시에 높이 H도 높아져 버린다.
이것에 대하여, 노치부(8a)의 높이 H를 억제하면서 깊이 D를 크게 하기 위해서, 실리콘 질화막(7)을 두껍게 형성함과 동시에 실리콘 산화막(6)을 얇게 하는 것도 가능하다.
그러나, 실리콘 질화막(7)을 두껍게 형성하면, 이방성 에칭에 의해 게이트 전극(5) 측방에 선택적으로 남겨지는 실리콘 질화막(7)이 가로 방향으로 깊어져 그 밑에 에칭제가 들어가기 어려워진다. 이 결과 노치부(8a)의 형성이 늦어지거나 실리콘 기판(1) 표면이 에칭제에 오래 노출되어 손상되어질 우려가 있다.
그래서, 노치부(8a)를 낮고 또한 깊게 하여 노치부(8a)의 형성 시간을 단축할 수 있는 공정을 이하에 설명한다.
도 20∼도 22는 본 발명의 제2 실시예에 따른 반도체 장치의 형성 공정을 나타내는 단면도이다. 또, 도 20∼도 22에서, 도 8∼도 11과 동일 부호는 동일 요소를 나타내고 있다.
도 20의 (a)에 나타내는 구조를 형성하기까지의 공정을 설명한다.
우선, 제1 실시예와 동일한 공정에 의해 실리콘 기판(1)의 웰 영역(3) 상에게이트 절연막(4)을 통해 게이트 전극(5)을 형성한다.
계속해서, 제1 실리콘 산화막(25)을 게이트 전극(5)의 표면 상과 실리콘 기판(1)의 표면 상에 형성한다. 제1 실리콘 산화막(25)은 예를 들면 TEOS 가스를 이용하여 감압 CVD법에 의해 10nm의 두께로 형성된다. 그 두께는 게이트 전극(5)의 측면과 실리콘 기판(1)의 상면에서 거의 동일하다.
다음에, 도 20의 (b)에 도시한 바와 같이, 반응성 이온 에칭(RIE)법에 의해 제1 실리콘 산화막(25)을 기판면에 대하여 대략 수직 방향으로 이방성으로 에칭하여, 제1 실리콘 산화막(25)을 게이트 전극(5)의 측면 상에 선택적으로 남긴다.
다음에, 도 20의 (c)에 도시한 바와 같이, 제1 실리콘 산화막(25), 게이트 전극(5) 및 실리콘 기판(1) 상에, 제2 실리콘 산화막(26)을 형성한다. 제2 실리콘 산화막(26)은 예를 들면 TEOS 가스를 이용하여 감압 CVD법에 의해 15nm의 두께로 형성된다. 그 두께는 게이트 전극(5)의 측방과 실리콘 기판(1)의 상면에서 거의 동일하다. 이 상태에서, 게이트 전극(5) 측면 상에서는 실리콘 산화막(25,26)의 총두께는 25nm가 되는 한편, 게이트 전극(5) 상면 상의 실리콘 산화막(26)의 총두께는 15nm가 된다.
또한, 제2 실리콘 산화막(26) 상에 플라즈마 CVD법에 의해 실리콘 질화막(27)을 형성한다. 실리콘 질화막(27)은 거의 한결같이 5nm의 두께로 형성된다.
다음에, 도 21의 (a)에 도시한 바와 같이, RIE 법에 의해 실리콘 질화막(27)을 대략 수직 방향으로 이방성 에칭하여, 게이트 전극(5)의 측방에만 선택적으로 남김 과 동시에 게이트 전극(5) 상면과 실리콘 기판(1) 상면의 각각의 제2 실리콘 산화막(26)을 노출시킨다.
계속해서, 도 21의 (b)에 도시한 바와 같이, 0.5%HF 등의 약액을 이용하여 제1 및 제2 실리콘 산화막(25,26)을 에칭하면 실리콘 질화막(27)에 덮이지 않은 영역의 제2 실리콘 산화막(26)이 등방성 에칭된다. 이 경우에, 게이트 전극(5) 측방의 실리콘 질화막(27) 밑에서는, 약액에 의해 제2 실리콘 산화막(26)이 에칭되고, 계속해서 제1 실리콘 산화막(25)이 에칭된다. 이에 따라, 게이트 전극(5)의 양측에서는, 실리콘 기판(1)으로부터 떨어진 실리콘 질화막(27)의 밑에 노치부(8a)가 형성된다. 또한, 게이트 전극(5) 상면 상의 제2 실리콘 산화막(26)도 약액에 의해 제거되어 게이트 전극(5)의 상면이 노출한다. 노치부(8a)가 형성된 단계에서 약액의 실리콘 기판(1)에의 공급을 정지한다.
이에 따라, 게이트 전극(5)의 양측면에서는, 제1 및 제2 실리콘 산화막(25,26)과 실리콘 질화막(27)이 이온 주입 제어막(8)으로서 남아 이온 주입 제어막(8)과 실리콘 기판(1)의 사이에는 노치부(8a)가 존재하게 된다. 노치부(8a)의 높이 H는 제2 실리콘 산화막(26)의 두께에 상당하는 약 15nm가 되는 한편, 그 깊이 D는 제1 및 제2 실리콘 산화막(25,26)과 실리콘 질화막(27)의 게이트 전극(5) 측면 상에서의 총두께에 상당하는 약 30nm가 된다. 이 결과, 게이트 전극(5)의 저면의 가장자리와 이온 주입 제어막(8) 하면의 가장자리를 연결하는 면의 각도는 실리콘 기판(1) 상면의 법선에 대하여 약 60도가 된다.
제1 및 제2 실리콘 산화막(25,26)의 이방성 에칭은 드라이 에칭에 의해 행하여도 된다. 그러나, 약액에 의한 웨트 에칭을 이용할 경우에는 게이트 전극의 조밀차나 기판 상의 면내 분포의 영향을 받지 않는다.
또, 제1 실리콘 산화막(25)의 에칭은, 제1 실시예에서 설명한 바와 같이, 게이트 전극(5)의 측방에 남겨진 질화실리콘막(27)보다도 밑에 있어 게이트 전극(5)의 측면에 약간 남는 상태에서 정지해도 된다.
또한, 노치부(8a)에서, 제2 실리콘 산화막(26)이 지나치게 에칭되어 제2 실리콘 산화막(26)과 실리콘 기판(1) 상면의 사이의 거리가 제1 실리콘 산화막(25)과 실리콘 기판(1) 상면의 사이의 거리보다도 커지더라도 특히 문제는 없다.
다음에, 소스/드레인이 되는 익스텐션 영역(10a)를 실리콘 기판(1) 내에 형성하기 위해 불순물이 이온 주입되고, 포켓 영역(9)을 실리콘 기판(1) 내에 형성하기 위한 불순물이 이온 주입된다.
우선, 도 21의 (c), 도 22의 (a)에 도시한 바와 같이, 게이트 전극(5) 및 이온 주입 제어막(8)을 마스크로 사용하여 실리콘 기판(1)에 불순물을 이온 주입하여 익스텐션 영역(10a)을 형성한다.
상기한 예에서는, 게이트 전극(5) 저면의 가장자리와 이온 주입 제어막(8) 하면의 가장자리의 연장 상 면의 각도를 실리콘 기판(1) 상면의 법선에 대하여 60도로 하고 있다. 따라서, 노치부(8a)의 깊이 D를 변경하지 않고 이온 주입의 각도를 바꿀 뿐이므로, 게이트 전극(5)에 불순물을 주입하지 않고 여유를 갖고 실리콘 기판(1)에 불순물을 이온 주입 주입할 수 있다.
익스텐션 영역(10a)는 게이트 전극(5)을 구성하는 폴리실리콘막 내와 동일한 도전형 불순물이 도입된다. 여기서, 웰(3)이 p형이고 익스텐션 영역(10a)을 n형으로 할 경우와, 웰(3)이 n형이고 익스텐션 영역(10a)을 p형으로 하는 경우에 각각의 이온 주입 각도가 다르다. 이것은, 실리콘 기판(1) 내에 이온 주입된 p형 불순물과 n형 불순물을 활성화할 때의 확산 거리가 다르기 때문이다. 더구나, 게이트 전극(5)의 바로 아래에서 익스텐션 영역(10a)의 거리를 자유롭게 제어할 필요가 있다.
예를 들면, p형의 익스텐션 영역(10a)을 형성할 경우에는, 실리콘 기판(1) 상면의 법선에 대하여 0∼7도의 각도로 붕소 이온을 가속 에너지 2keV, 도우즈량 1×1015/cm2의 조건에서 n형의 웰(3) 내에 주입한다. 그 후에, 포켓 영역(9)을 형성하기 위해 법선에 대하여 10∼30도의 각도로 비소 이온을 가속 에너지 50keV, 도우즈량1×1013/cm2의 조건에서 n형의 웰(3) 내에 주입한다.
또한, n형 익스텐션 영역(10a)을 형성할 경우에는, 법선에 대하여 10∼20도의 각도로 비소 이온을 가속 에너지 10keV, 도우즈량 2.5×1014/cm2의 조건에서 p형의 웰(3) 내에 주입한다. 그 후에, 포켓 영역(9)을 형성하기 위해서, 법선에 대하여 10∼30도의 각도로 붕소 이온을 가속 에너지 10keV, 도우즈량 1×1013/cm2의 조건으로 p형의 웰(3) 내에 주입한다.
이들 불순물 이온 주입은 익스텐션 영역(10a)과 포켓 영역(9)의 불순물 농도분포에 대하여 게이트 전극(5)의 양측에서의 대칭성을 유지하기 위해 4회, 4 방향으로 행해진다. 이온 주입의 평면 방향의 각도는 임의로 선택된다.
법선에 대한 경사 방향으로부터의 이온 주입(I.I)의 각도는, 게이트 전극(5)측방의 제1 및 제2 실리콘 산화막(25,26)과 실리콘 질화막(27)의 총 폭이나, 인접하는 것 외의 게이트 전극간의 스페이스나 게이트 전극(5)의 높이 등에 의존한다. 예를 들면, 제1 및 제2 실리콘 산화막(25,26)과 실리콘 질화막(27)의 총 폭이 0.05μm, 인접하는 다른 게이트 전극 사이의 스페이스 폭이 0.4μm, 게이트 전극(5)의 높이가 0.1μm인 경우에는 불순물 이온의 주입 각도는 실리콘 기판(1) 상면의 법선에 대한 각도는 70도보다도 작게 할 필요가 있다.
이 후에, 도 22의 (b)에 도시한 바와 같이, 제1 실시예와 동일한 방법에 의해 이온 주입 제어막(8)을 덮는 절연성 측벽 스페이서(11)를 게이트 전극(5)의 양측에 형성한다.
또한, 도 22의 (c)에 도시한 바와 같이, 제1 실시예에 나타낸 것과 동일한 방법 및 조건에 의해 측벽 스페이서(11)와 게이트 전극(5)을 마스크로 사용하여 웰(3)과 역도전형 불순물을 웰(3) 내에 이온 주입하여 익스텐션 영역(10a)에 일부가 중첩되는 불순물 고농도 영역(10b)을 형성하여 소스/드레인인 불순물 확산 영역(10)을 형성하고 또한 불순물 활성화를 위한 어닐링을 행한다.
이상과 같은 실시예에 따르면, 게이트 전극(5)의 양측방에는 제1 및 제2 실리콘 산화막(25,26)과 질화실리콘막(27)의 두께에 상당하는 깊이와, 제2 실리콘막(26)의 두께에 상당하는 높이를 갖는 노치부(8a)가 형성되어 있기 때문에,경사 방향의 불순물 이온 주입에서 이온 주입 각도의 최적의 크기를 선택하는 범위가 넓어지기 때문에 불순물을 실리콘 기판(1)에 주입할 때에 게이트 전극(5)에의 불순물의 주입을 확실하게 피할 수 있다.
그와 같은 노치부(8a)는 게이트 전극(5)의 측면에만 실리콘 산화막을 형성한 후에 실리콘 산화막과 실리콘 질화막을 차례로 형성하여 실리콘 질화막을 수직 방향으로 이방성 에칭하고, 또한 2층의 실리콘 산화막을 선택적으로 에칭할 수 있는 조건에서 등방성 에칭을 행함으로써 형성된다. 따라서, 실리콘 산화막 상에 형성되는 실리콘 질화막의 막 두께를 두껍게 하지 않고 노치부(8a)의 깊이 D를 깊게 할 수 있어 노치부(8a)를 형성할 때의 에칭용 마스크로서 기능하는 실리콘 질화막(27) 밑에서의 실리콘 산화막(25,26)의 에칭이 용이해진다.
(제3 실시예)
다음에, 본 특허에 의한 다른 노치의 작성 방법을 나타낸다.
우선, 제1 실시예에 나타낸 공정에 따라 실리콘 기판(1) 상에 게이트 전극(5)을 형성하고, 또한, 도 23의 (a)에 도시한 바와 같이 게이트 전극(5)을 덮는 실리콘 산화막(6)과 실리콘 질화막(7)을 실리콘 기판(1) 상에 차례로 형성한다. 이들 막(6,7)의 성장 조건은 제1 실시예와 동일하게 한다.
다음에, 도 23의 (b)에 도시한 바와 같이, 실리콘 산화막(6)과 실리콘 질화막(7)을 기판면에 대하여 대략 수직 방향으로 이방성 에칭하여 게이트 전극(5)의 측부에 이온 주입 제어막(8)으로서 남긴다.
이온 주입 제어막(8)의 하단에는 실리콘 산화막(6)이 노출하고 있기 때문에도 23의 (c)에 도시한 바와 같이, 실리콘 질화막(7)을 마스크로 하여 0.5%HF의 약액으로 웨트 에칭하여 게이트 전극(5)의 측면 상의 실리콘 산화막(6) 및 실리콘 질화막(7)과 실리콘 기판 사이에 노치(스페이스)(18a)를 형성한다. 이에 따라, 본 실시예의 이온 주입 제어막(18)은 제1 실시예의 이온 주입 제어막(8)과 형상이 유사해진다.
본 실시예에서의 노치부(18a)의 형성을 위한 실리콘 산화막(6)의 에칭은 노치부(18)의 깊이 방향으로만 필요하기 때문에 제1 실시예보다도 에칭 효율이 높아 실리콘 산화막(6)의 에칭 잔사는 발생하기 어렵다.
이상과 같이, 노치부(18a)를 갖는 이온 주입 제어막(18)을 형성한 후에, 제1 실시예와 동일한 조건으로 익스텐션 주입과 포켓 주입을 행한다. 또한, 그 후의 공정은 제1 실시예와 동일하기 때문에 설명을 생략한다.
(제4 실시예)
MOS 트랜지스터가 미세화되어 감에 따라, MOS 트랜지스터의 게이트 전극의 폭을 50nm 이하로 하고, 또한 소스/드레인인 되는 익스텐션 영역도 30nm 정도까지 얕게 하는 것이 요구되고 있다.
또한, 포켓 주입 기술이 채용되는 MOS 트랜지스터에서는, 익스텐션 영역을 위한 이온 주입과 포켓 영역 형성을 위한 이온 주입과 불순물 고농도 영역을 형성하기 위한 이온 주입이 필요해진다. 더구나, 동일한 실리콘 기판(1)에 p형 MOS 트랜지스터와 n형 MOS 트랜지스터를 형성하는 것을 생각하여 정합하면 6회의 불순물이온 주입 공정이 필요해진다.
p형 MOS 트랜지스터를 형성하기 위한 불순물 이온 주입 시는 n형 MOS 트랜지스터 형성 영역을 레지스트로 덮고, 그 반대로 n형 MOS 트랜지스터를 형성하기 위한 불순물 이온 주입 시는 p형 MOS 트랜지스터 형성 영역을 레지스트로 덮음으로써 불순물 이온 주입 공정을 나누어 수행하고 있다.
그런데, 상기한 실시예에서도 설명하였지만, 익스텐션 영역의 형성을 위한 불순물 이온 주입의 도우즈량은 포켓 영역의 형성을 위한 불순물 이온 주입의 도우즈량에 비교하여 높아지고 있다. 예를 들면, 익스텐션 영역 형성을 위한 불순물이온 주입의 도우즈량은 1×1015/cm2∼2×1015/cm2이고 포켓 영역 형성을 위한 불순물이온 주입의 도우즈량은 그것보다도 2자릿수 정도 작아진다.
따라서, 익스텐션 영역을 형성하기 위한 불순물 이온 주입 시에, 실리콘 기판의 일부 영역을 덮고 있는 레지스트에도 고농도로 불순물이 주입된다. 이에 따라 레지스트가 변질하여 박리가 어려워지기 때문에 실리콘 기판 상에서 레지스트를 제거하기 위해 일반적으로는 드라이와 웨트의 2공정을 거치고 있다.
그와 같은 레지스트 제거 방법에 따르면, 게이트 전극의 양측에서 노출되어 있는 익스텐션 영역의 표면이 화학 반응에 의해 침식되어 10nm 정도의 깊이로 파여 버리기 때문에 익스텐션 영역이 얇아져 익스텐션 영역의 컨덕턴스가 작아져 버린다.
그래서, 그와 같은 레지스트 박리 시에 생기는 익스텐션 영역의 박층화를 방지하는 방법을 이하에 설명한다.
도 24∼도 27은 본 발명의 제4 실시예의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 24의 (a)에 나타내는 구조를 형성하기까지의 공정을 설명한다.
우선, 제1 실시예에 나타낸 방법에 의해, n형 또는 p형 실리콘 기판(1)에서 활성 영역을 둘러싸는 STI 구조(소자 분리 구조)(2)를 형성한다. 계속해서, n형 MOS 트랜지스터를 형성하고자 하는 활성 영역에 p형 불순물, 예를 들면 붕소를 이온 주입함으로써 실리콘 기판(1)에 p 웰(3A)을 형성하고 있다. 계속해서, p형 MOS 트랜지스터를 형성하고자 하는 활성 영역에 n형 불순물, 예를 들면 비소를 이온 주입함으로써 실리콘 기판(1)에 n 웰(3B)을 형성한다. p 웰(3A), n 웰(3B)의 형성은 주지의 기술이고, 주지의 방법중 어느 하나에 따라 형성된다. 또, p 웰(3A)을 형성할 때에는 p형 MOS 트랜지스터 형성 영역을 레지스트(도시되지 않음)로 덮는 한편, n 웰(3B)을 형성할 때에는 n형 MOS 트랜지스터 형성 영역을 다른 레지스트(도시되지 않음)로 덮는다.
다음에, 제1 실시예에 도시한 바와 같은 고온 산화막으로 이루어지는 게이트 절연막(4)을 실리콘 기판(1)의 표면에 1∼2nm의 두께로 형성한다. 또한, 게이트 절연막(4) 상에 폴리실리콘막을 예를 들면 150nm의 두께로 CVD법에 의해 성막한 후에, 폴리실리콘막을 포토리소그래피법에 의해 패터닝하여 p 웰(3A) 상에 게이트 전극(5a)을 형성하고, 동시에 n 웰(3B) 상에 게이트 전극(5b)을 형성한다. p 웰(3A) 상의 게이트 전극(5a)을 구성하는 폴리실리콘막에는 n형 불순물로서 예를 들면 인이 도입되어 있다. 또한, n 웰(3B) 상의 게이트 전극(5b)을 구성하는 폴리실리콘막에는 p형 불순물로서 예를 들면 붕소가 도입되어 있다. 이들 폴리실리콘막의 불순물 도입은 폴리실리콘막의 패터닝 전에 레지스트를 이용하여 n형과 p형이 선택된다.
그 후에, 예를 들면 TEOS를 소스로서 이용하는 감압 플라즈마 CVD법에 의해, 실리콘 산화막(SiO2막)(31)을 게이트 전극(5a, 5b) 및 실리콘 기판(1) 상에 15nm의 두께로 형성한다. SiO2막(31)은 실리콘 기판(1) 상에서는 게이트 절연막(4)의 막 두께보다도 두껍게 형성된다.
계속해서, 실란(SiH4)과 암모니아(NH3)를 이용하여 CVD법에 의해 실리콘 질화막(Si3N4막)(32)을 예를 들면 5nm의 두께로 실리콘 산화막(31) 상에 형성한다. 이 실리콘 질화막(32)을 상측 절연막으로 하고, 실리콘 산화막(31)을 하측 절연막으로 하면, 상측 절연막에 대하여 하측 절연막을 선택 에칭할 수 있도록 한 재료에 의해서 상측 절연막 및 하측 절연막을 구성한다.
계속해서, 도 24의 (b)에 도시한 바와 같이, 실리콘 기판(1)의 상면에 대하여 대략 수직 방향으로 이방성 에칭하여 실리콘 질화막(32)을 게이트 전극(5a, 5b)의 측방에 선택적으로 남긴다.
다음에, 도 24의 (c)에 도시한 바와 같이, 실리콘 기판(1) 중 n 웰(3B)을 레지스트(33)에 의해 선택적으로 덮는다. 그리고, 게이트 전극(5a)와 그 측방의 실리콘 질화막(32) 및 실리콘 산화막(31)을 마스크로 이용하여 실리콘 기판(1) 표면 상의 실리콘 산화막(31)을 통해 p 웰(3A) 내에 n형 불순물을 주입함으로써 깊이 30nm의 n형 익스텐션 영역(40)을 형성한다. n형의 익스텐션 영역(40)을 형성을 위한 이온 주입으로서 예를 들면 비소 이온(As+)을 가속 에너지 4keV, 도우즈량 1×1015cm-2, 틸트각 0°로 행한다.
계속해서, 도 25의 (a) 에 도시한 바와 같이, 레지스트(33)를 산소 애싱하고, 계속해서 레지스트(33)의 잔류분을 웨트에 의해 제거한다. 이 경우, p 웰(3A)은 실리콘 산화막(31)에 덮여 보호되고 있기 때문에, p 웰(3A) 내의 익스텐션 영역(40) 표면이 산소 애싱 처리 및 웨트 처리에 파손되는 일이 없어 화학 반응에 의해 파이지 않는다.
다음에, 도 25의 (b)에 도시한 바와 같이, 실리콘 기판(1) 중 p 웰(3A)을 레지스트(34)에 의해 선택적으로 덮는다. 그리고, 게이트 전극(5b)과 그 측방의 실리콘 질화막(32) 및 실리콘 산화막(31)을 마스크로 하여, 실리콘 기판(1) 표면 상의 실리콘 산화막(31)을 통해 n 웰(3B) 내에 p형 불순물 이온을 주입함으로써 깊이 30nm 정도의 p형 익스텐션 영역(41)을 형성한다. p형 익스텐션 영역(41)을 형성하기 위한 이온 주입으로서 예를 들면 붕소 이온(B+)을 가속 에너지 0.5keV, 도우즈량 1×1015cm-2, 틸트각 0°로 행한다.
계속해서, 도 25의 (c)에 도시한 바와 같이, 레지스트(34)를 산소 애싱하고, 계속해서 레지스트(34)의 잔류분을 웨트에 의해 제거한다. 이 경우도, n 웰(3B)은 실리콘 산화막(31)에 덮여 보호되고 있기 때문에, n 웰(3B) 내의 익스텐션영역(41)의 표면이 화학 반응에 의해 파손되지 않는다.
다음에, 도 26의 (a)에 도시한 바와 같이, 0.5%HF(불산) 등의 약액을 이용하여 실리콘 산화막(31)을 등방성 에칭한다. 이 경우, 게이트 전극(5a, 5b) 측방의 실리콘 질화막(32)을 마스크로 하여 실리콘 산화막(31)을 게이트 전극(5a, 5b)의 측면 상에 선택적으로 남긴다. 이 경우, 게이트 전극(5a, 5b)의 측방에서 실리콘 산화막(31) 및 실리콘 질화막(32)과 실리콘 기판(1)의 상면 사이에서 게이트 절연막(4)의 두께보다 큰 높이를 갖는 스페이스가 형성되도록 한 에칭 조건으로 한다. 즉, 실리콘 산화막(31) 중 실리콘 질화막(32)에 덮여 있는 부분에서는 약액에 의해 에칭되지 않지만, 실리콘 질화막(32)으로 덮여 있지 않은 상하 부분은 등방적으로 에칭된다. 이 경우, 웨트 에칭이기 때문에 게이트 전극(5a, 5b)의 조밀차나 면내 분포의 영향을 받지 않는다.
또, 게이트 전극(5a, 5b)과 실리콘 질화막(32)에 대하여 에칭 선택비가 높은 조건에서 실리콘 산화막(31)을 에칭하는 방법이면 드라이 에칭이더라도 상관없다.
이상의 에칭에 의해 실리콘 기판(1)의 상면과 게이트 전극(5a, 5b)의 상부와게이트 전극(5a, 5b)의 하부 측면이 노출한다.
실리콘 산화막(31)이 실리콘 기판(1)의 표면에서 제거됨으로써 게이트 전극(5a, 5b)의 측면 상에 남은 실리콘 질화막(32) 및 실리콘 산화막(31)은 이온 주입 제어막(8)이 되고, 이온 주입 제어막(8) 하의 스페이스는 노치부(8a)가 된다.
다음에, 도 26의 (b)에 도시한 바와 같이 n 웰(3b)를 레지스트(35)로 덮는다. 계속해서, p 웰(3A)과 동일한 도전형 불순물, 예를 들면 붕소와 같은 p형 불순물을 실리콘 기판(1) 상면에 대하여 경사 방향으로부터 이온 주입한다. 이 경우,게이트 전극(5a) 및 이온 주입 제어막(8)은 노치 구조의 마스크로서 기능한다.
p형 불순물 이온은, 이온 주입 제어막(8) 및 게이트 전극(5a)의 양측에서는 p 웰(3A) 표면에서 소정의 깊이로 이온 주입되고, 또한, 이온 주입 제어막(8) 하의 노치부(8a)를 통해 p 웰(3A) 내에 소정의 깊이로 이온 주입된다. 붕소 이온(B+)의 주입 조건으로서, 가속 에너지 10keV, 도우즈량 1×1013cm-2, 틸트각 20°정도의 4 방향에서 행한다. 틸트각은, 실리콘 기판(1) 표면의 법선 방향에서의 각도이다.
이에 따라, 제1 실시예와 마찬가지로, p 웰(3A) 내에서는 두개의 n형 익스텐션 영역(40) 간의 표층보다도 불순물 농도가 높은 p형 포켓 영역(42)이 기판 표면에서 소정의 깊이로 형성된다.
계속해서, n 웰(3B) 상의 레지스트(35)를 산소 애싱에 의해 제거한다. 이 경우에도, 포켓 영역(42) 형성 이온 주입은 도우즈량이 낮기 때문에 레지스트(35)의 변질이 억제된다. 따라서, 산소 애싱 시간은 익스텐션 영역(40,41) 형성 후의 레지스트 제거에 비교하여 시간이 짧고, 더구나 약액에 의해 레지스트(35)를 제거할 필요가 없어 p 웰(3A)이 거의 파이지 않는다.
다음에, 도 27의 (a)에 도시한 바와 같이, p 웰(3A)을 레지스트(36)로 덮는다. 계속해서, n 웰(3B)과 동일한 도전형 불순물, 예를 들면 비소와 같은 n형 불순물을 실리콘 기판(1) 상면에 대하여 경사 방향으로부터 이온 주입한다. 이 경우, 게이트 전극(5b) 및 이온 주입 제어막(8)은 노치 구조의 마스크로서 기능한다.
n형 불순물 이온은, 이온 주입 제어막(8) 및 게이트 전극(5b)의 양측에서는 n 웰(3)b의 표면에서 소정의 깊이로 이온 주입되고, 또한, 이온 주입 제어막(8) 밑의 노치부(8a)를 통해 n 웰(3B) 내에 소정의 깊이로 이온 주입된다. 비소 이온(As+)의 주입 조건으로서, 가속 에너지 50keV, 도우즈량1×1013cm-2, 틸트각 20°정도의 4 방향에서 행한다.
이에 따라, 제1 실시예와 마찬가지로, n 웰(3B) 내에서는 두개의 p형 익스텐션 영역(41) 간의 표층보다도 불순물 농도가 높은 n형 포켓 영역(43)이 기판 표면에서 소정의 깊이로 형성된다.
계속해서, p 웰(3A) 상의 레지스트(36)를 산소 애싱에 의해 제거한다. 이 경우에도, 포켓 영역(43) 형성용 이온 주입은 도우즈량이 낮기 때문에 레지스트(36)의 변질이 억제된다. 따라서, 산소 애싱 시간은, 익스텐션 영역(40,41) 형성 후의 레지스트 제거에 비교하여 시간이 짧고 더구나 약액에 의해 레지스트(36)를 제거할 필요가 없어 n 웰(3B)의 표면이 거의 파이지 않는다.
이들 불순물 이온 주입 후에, 불순물을 활성화하기 위해서 실리콘 기판(1)을 예를 들면 950℃, 10초로 어닐링한다.
다음에, 도 27의 (b)에 도시한 바와 같은 구조를 형성하기까지의 공정을 설명한다.
우선, 게이트 전극(5a, 5b) 및 이온 주입 제어막(8)을 덮는 실리콘 산화막을 실리콘 기판(1)의 전면에 100nm의 두께로 형성한다. 실리콘 산화막을 대략 수직 방향으로 에칭함으로써 게이트 전극(5a, 5b) 각각의 측면 상에만 절연성 측벽 스페이서(45)로서 남긴다.
계속해서, n 웰(3B)을 레지스트(도시되지 않음)로 덮으면서, 게이트 전극(5a) 및 그 양측의 측벽 스페이서(45)를 마스크로 사용하여, p 웰(3a) 내에 n형 불순물 이온, 예를 들면 인 이온(P+)을 20 keV, 5×1015cm-2의 조건으로 주입하여 소스/드레인이 되는 n형 불순물 고농도 영역(46)을 형성한다.
레지스트 제거 후에, p 웰(3A)을 다른 레지스트(도시되지 않음)로 덮으면서,게이트 전극(5b) 및 그 양측의 측벽 스페이서(45)를 마스크로 사용하여, n 웰(3B) 내에 p형 불순물 이온, 예를 들면 B+이온을 5 keV, 5×1015cm-2의 조건으로 주입하여 소스/드레인이 되는 p형 불순물 고농도 영역(47)을 형성한다.
그 후에, 불순물 활성화를 위해 실리콘 기판(1)을 1000℃, 5초의 조건으로 어닐링한다.
이에 따라, 실리콘 기판(1)의 p 웰(3A)에는 게이트 전극(5a), 소스/드레인인 익스텐션 영역(40), 불순물 고농도 확산 영역(46), 포켓 영역(42)을 갖는 n형 MOS 트랜지스터가 형성된다. 또한, 실리콘 기판(1)의 n 웰(3B)에는 게이트 전극(5b), 소스/드레인인 익스텐션 영역(41), 불순물 고농도 확산 영역(47), 포켓 영역(43)을 갖는 p형 MOS 트랜지스터가 형성된다.
이 후에, 제1 실시예와 마찬가지로, n형 MOS 트랜지스터, p형 MOS 트랜지스터를 덮는 층간 절연막을 형성하여, 층간 절연막 상에 배선을 형성하지만 그 상세는 생략한다.
이상과 같이, 본 실시예에서는 익스텐션 영역(40,41)을 형성한 후에, 게이트 전극(5) 측방의 실리콘 질화막(32)을 마스크로 하여 실리콘 산화막(31)을 등방 에칭하도록 하고 있다.
따라서, n형 익스텐션 영역(40)을 형성할 때에 실리콘 기판(1) 상에 형성된 레지스트(33)를 제거할 경우, 또는, p형 익스텐션 영역(41)을 형성할 때에 실리콘 기판(1) 상에 형성된 레지스트(34)를 제거할 경우의 각각에 있어, 실리콘 기판(1)은 실리콘 산화막(31)에 의해 레지스트 제거의 드라이 분위기나 약액으로부터 방어되어 파이지는 않는다. 따라서, 적정한 깊이로 익스텐션 영역(40,41)이 형성되기 때문에 MOS 트랜지스터의 컨덕턴스가 높게 유지된다.
(그 밖의 실시예)
상기한 실시예의 예에서는, 게이트 전극(5)(5a, 5b)을 폴리실리콘으로 형성하고, 이온 주입 제어막(8)으로서 실리콘 산화막(6)(25,26,31)과 실리콘 질화막(7)(27,23)의 예를 기술하였지만, 이들 재료에 한정되는 것은 아니다. 즉, 이온 주입 제어막(8)을 구성하는 막을 에칭할 때에 게이트 전극(5)에 대하여 에칭 선택비가 높아지도록 각각의 재료를 선택하면 된다.
또한, 게이트 전극(5)을 구성하는 재료로서, 폴리실리콘을 대신해서 W, Mo, Ti를 포함하는 금속 및 TiN 등의 화합물 등의 도전재를 이용하여도 된다. 또, 이온 주입 제어막(8)을 구성하는 실리콘 질화막(7) 대신에 산화 질화실리콘(ON)막이나 탄화 실리콘(SiC)막을 이용하여도 된다.
또한, 상기한 예에서는, 게이트 전극(5)의 측면에 형성한 이온 주입 제어막(8)을 실리콘 산화막(6)과 실리콘 질화막(7)에 의해 구성하였지만, 게이트 전극(5) 및 실리콘 기판(1)에 대하여 선택적으로 에칭할 수 있는 재료, 예를 들면 금속막으로부터 이온 주입 제어막(8)을 형성해도 된다. 금속 재료로부터 이온 주입 제어막(8)을 형성해도 게이트 전극(5)의 게이트 길이는 형성 시에 이미 결정되어 있기 때문에 게이트 전극(5)의 게이트 길이가 변하지는 않고, 오히려, 게이트 전극(5)의 전기 저항을 저감한다는 이점이 있다. 단, 도 16의 (a)에 나타내는 구조의 경우에는 내압을 고려하면 이온 주입 제어막(8)은 절연 재료로 형성되는 것이 바람직하다.
또, 게이트 전극의 측면에 다층 구조의 측벽을 형성하는 것이, 일본국 특허 공개2000-269500호 공보, 일본국 특허 공개 평성9-213941호 공보에 기재되어 있다. 그러나, 이들 측벽은 게이트 전극의 하부를 노출하는 형상으로 되어 있지 않기 때문에 포켓을 형성하기 위한 이온 주입 시의 마스크로 사용할 수는 없다.
(부기 1) 일도전형 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극과,
상기 게이트 전극의 양측면 상에 차례로 형성되어 다른 재료로 이루어지는 제1 및 제2 절연막으로 형성되고, 또한 상기 제1 및 제2 절연막의 하면이 상기 반도체 기판의 상면 사이에 상기 게이트 절연막의 두께 이상의 스페이스를 갖는 절연성 이온 주입 제어막과,
상기 게이트 전극의 양측방의 상기 반도체 기판 내에 형성되어 소스와 드레인이 되는 제1 및 제2 역도전형 불순물 확산층과,
상기 반도체 기판내에서 상기 제1 및 제2 역도전형 불순물 확산층의 사이이고 상기 게이트 전극의 아래쪽에 형성되는 일도전형 채널 영역과,
상기 게이트 전극의 아래쪽의 상기 반도체 기판내에서 상기 제1 및 제2 역도전형 불순물 확산층의 각각의 단부에 접합되어 또한 상기 채널 영역보다도 일도전형불순물 농도가 높은 제1 및 제2 일도전형의 포켓 영역을 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 소스로부터 상기 드레인의 방향으로 연장하는 상기 게이트 전극의 단면은 대략 사각형인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 게이트 전극과 상기 제2 절연막 사이의 제1 절연막은 상기 스페이스의 측방에서 상기 게이트 전극의 측면을 덮고 또한 상기 스페이스 상보다도 상기 스페이스의 측방에서 얇게 되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 4) 상기 제1 절연막은, 상기 제2 절연막의 두께에 비교하여 같거나 또는 두꺼운 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 반도체 장치.
(부기 5) 상기 이온 주입 제어막 중 상기 게이트 전극의 측면 상의 상기 제1 절연막은, 2층 구조이고, 상기 스페이스의 높이보다도 두꺼운 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 제1 절연막은 실리콘 산화막과 실리콘 질화막 중 어느 한쪽이고, 상기 제2 절연막은 이들의 다른 쪽인 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치.
(부기 7) 상기 게이트 전극의 측방에는 상기 이온 주입 제어막 상에 형성되는 절연성 측벽 스페이서가 더 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 6 중 어느 하나에 기재된 반도체 장치.
(부기 8) 일도전형 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과,
상기 반도체 기판의 상면 위쪽과 상기 게이트 전극의 상면 위쪽과 측방에 제1 절연막을 형성하는 공정과,
상기 제1 절연막과 재료가 다른 제2 절연막을 상기 제1 절연막 상에 형성하는 공정과,
상기 제2 절연막을 에칭하여 상기 게이트 전극의 측방에 남기는 공정과,
상기 제2 절연막을 마스크로 사용하여 상기 제1 절연막을 선택적으로 에칭함으로써 상기 게이트 전극과 상기 제2 절연막 사이의 영역에 남김과 동시에, 상기 반도체 기판의 상기 상면과 상기 제1 및 상기 제2 절연막 사이에 스페이스를 형성하는 공정과,
상기 게이트 전극의 측방에 남겨진 상기 제1 및 제2 절연막과 상기 게이트 전극을 제1 마스크로 이용하여, 상기 반도체 기판의 상기 상면에 대하여 경사 방향으로부터 일도전형 불순물 이온을 상기 반도체 기판 내에 주입하여 일도전형의 제1 및 제2 포켓 영역을 상기 게이트 전극의 아래쪽의 양측에 형성하는 공정과,
상기 게이트 전극의 측방에 남겨진 상기 제1 및 제2 절연막과 상기 게이트 전극을 제2 마스크로 이용하여, 상기 반도체 기판 내에 역도전형 불순물을 도입함으로써, 상기 반도체 기판 내에서 상기 제1 및 제2 포켓 영역에 각각 해당 소스/드레인인 제1 및 제2 역도전형 불순물 확산 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9) 상기 제1 절연막의 두께는, 상기 제2 절연막의 두께와 비교하여 같거나 또는 두꺼운 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 10) 상기 제1 절연막은, 실리콘 산화막과 실리콘 질화막 중 어느 한쪽 이고, 상기 제2 절연막은 이들의 다른 쪽인 것을 특징으로 하는 부기 8 또는 부기 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 게이트 전극의 형성 후이고 상기 제1 절연막을 형성하기 전의 공정으로,
상기 반도체 기판의 상기 상면에 상기 제1 절연막과 동일한 재료로 이루어지는 제3 절연막을 형성하는 공정과,
상기 제3 절연막을 이방성 에칭하여 상기 게이트 전극의 측면 상에 선택적으로 남기는 공정을 갖는 것을 특징으로 하는 부기 8 내지 부기 10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 반도체 기판의 상기 상면에 대한 상기 스페이스의 높이는 상기 제1 절연막의 막 두께에 상당하고,
상기 스페이스의 상기 반도체 기판의 상기 상면에 평행한 방향의 깊이는 상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막의 상기 게이트 전극의 상기 측면 상의 두께의 합계인 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 제2 절연막을 에칭하여 상기 스페이스를 형성하기 전의 공정으로,
상기 게이트 전극과 상기 게이트 전극의 측방의 상기 제1 및 제2 절연막을 제3 마스크로 사용하여, 상기 반도체 기판의 상기 상면 상의 상기 제2 절연막을 통해서 상기 반도체 기판 내에 역도전형 불순물을 이온 주입하여 상기 소스/드레인의 일부를 구성하는 제1 및 제2 익스텐션 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 부기 8 내지 부기 11 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 스페이스는, 약액을 사용하여 상기 제1 절연막을 웨트 에칭함으로써 형성되는 것을 특징으로 하는 부기 8 내지 부기 13 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 게이트 전극은, 단면 형상이 사각으로 형성되는 것을 특징으로 하는 부기 8 내지 부기 14 중 어느 하나에 기재된 반도체 장치.
(부기 16) 상기 제1 및 제2 역도전형 불순물 확산 영역을 형성하기 전에, 상기 게이트 전극의 양측에서 상기 제1 및 제2 절연막을 덮고 또한 상기 스페이스 내에 매립되는 절연성 측벽 스페이서를 형성하여 상기 제2 마스크의 일부로 하는 공정을 더 구비하는 것을 특징으로 하는 부기 8 내지 부기 15 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 17) 반도체 기판 내의 일도전형 영역 상과 역도전형 영역 상에 각각 게이트 절연막을 개재하여 제1 게이트 전극과 제2 게이트 전극을 형성하는 공정과,
상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 반도체 기판의 각각의 표면 상에 제1 절연막을 형성하는 공정과,
상기 제1 절연막과는 다른 재료로 이루어지는 제2 절연막을 상기 제1 절연막 상에 형성하는 공정과,
상기 제2 절연막을 이방성 에칭함으로써, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 각각의 양측방에 상기 제2 절연막을 선택적으로 남기는 공정과,
상기 제2 게이트 전극 및 상기 역도전형 영역을 제1 레지스트에 의해 덮는 공정과,
상기 제1 게이트 전극과 상기 제1 게이트 전극의 양측방의 제1 및 제2 절연막을 마스크로 하여, 상기 제1 절연막을 통해 역도전형 불순물 이온을 상기 일도전형 영역 내에 주입하여 소스/드레인인 역도전형의 제1 및 제2 익스텐션 영역을 상기 게이트 전극의 아래쪽의 양측에 형성하는 공정과,
상기 제1 레지스트를 상기 반도체 기판의 상에서 제거하는 공정과,
상기 제1 절연막을 선택적으로 에칭함으로써, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 각각의 양측면 상에 상기 제1 절연막을 남김과 동시에, 상기 제1 및 제2 게이트 전극의 각각의 측방에서 상기 반도체 기판의 상면과 상기 제1 및 상기 제2 절연막 사이에 제1 스페이스와 제2 스페이스를 형성하는 공정과,
상기 역도전형 영역 상과 상기 제2 게이트 전극을 제2 레지스트에 의해 선택적으로 덮는 공정과,
상기 제1 게이트 전극과 상기 제1 게이트 전극의 상기 양측면 상의 상기 제1 및 제2 절연막을 마스크로 이용하여, 상기 반도체 기판의 상기 상면에 대하여 경사 방향으로부터 상기 제1 스페이스를 통해 일도전형 불순물 이온을 상기 일도전형 영역 내에 주입함으로써 상기 제1 및 제2익스텐션 영역의 단부에 각각 접속되는 일도전형의 제1 및 제2포켓 영역을 형성하는 공정과,
상기 일도전형 불순물 이온이 주입된 상기 제2 레지스트를 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 18) 상기 제1 레지스트는, 드라이 애싱 처리와 약액 처리에 의해 제거되는 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 19) 상기 제2 레지스트는, 드라이싱 처리와 약액 처리 중 어느 하나에 의해 제거되는 것을 특징으로 하는 부기 17 내지 부기 18 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 20) 상기 스페이스 상 제1 및 제2 절연막을 덮는 절연성 측벽 스페이서를 상기 제1 및 제2 게이트 전극의 각각의 양측방에 형성하는 공정과,
상기 역도전형 영역 및 상기 제2 게이트 전극을 제3 레지스트에 의해 선택적으로 덮는 공정과,
상기 측벽 스페이서 및 상기 제1 게이트 전극을 마스크로 사용하여, 상기 일도전형 영역 내에 역도전형 불순물을 도입하여 상기 소스/드레인의 일부를 구성하는 역도전형 불순물 고농도 영역을 형성하는 공정을 더 구비하는 것을 특징으로 하는 부기 17 내지 부기 19 중 어느 하나에 기재된 반도체 장치의 제조 방법.
이상 진술한 바와 같이 본 발명에 따르면, 반도체 기판 사이에 스페이스(노치)가 형성되는 제1 및 제2 절연막을 게이트 전극의 측면에 형성하여 이루어지는 노치 함유 구조를 채용하고 있기 때문에, 그 노치 함유 구조를 마스크로 사용하여 불순물을 반도체 기판 내에 경사 방향으로 이온 주입하면, 그 이온 주입에 의해 형성되는 고농도 불순물 영역(포켓 영역)이 채널 영역에서 떨어져 소정의 위치에 형성할 수 있다.
그 게이트 전극은 한번의 패터닝에 의해 형성할 수 있기 때문에, 등방성 에칭을 거침으로써 발생하는 게이트 길이 변동의 발생이 방지되어 트랜지스터 특성을 안정적으로 할 수 있다. 더구나, 게이트 전극의 저면과 상면을 실질적으로 동일한 폭으로 하는 것이 가능해지기 때문에, 게이트 전극 상호간의 거리를 종래의 노치형 게이트 전극보다도 단축할 수 있다.
또한, 절연막 밑 노치부의 가로 방향의 깊이는 제1 및 제2 절연막의 두께 조정에 의해 용이하게 제어할 수 있기 때문에 노치 구조의 변동도 방지할 수 있다.
또한, 노치부 상의 절연막을 재료가 다른 복수의 층 구조로 함으로써 절연막 두께의 조정에 의해 노치부의 높이와 깊이를 제어할 수 있다. 게이트 전극 측면의 노치 상에 재료가 다른 제1 절연막과 제2 절연막을 차양 형상으로 형성할 경우에 제1 절연막과 동일한 재료인 제3 절연막을 게이트 전극의 측벽에 선택적으로 형성하고, 그 후에 제1 절연막, 제2 절연막을 차례로 형성하면 제1 절연막은 제3 절연막에 의해 게이트 전극의 측면 상에서의 두께를 실질적으로 두껍게 하는 것이 가능해져 노치를 가로 방향으로 깊게 하는 것이 용이해진다.
또한, 노치 상의 절연막을 2층 구조로 함으로써, 제2 절연막을 대략 수직 방향의 이방성 에칭에 의해 게이트 전극의 측방에 남긴 후에, 제1 절연막만을 웨트 에칭에 의해 제거함으로써, 웨이퍼(기판) 면내나 소밀차가 있는 영역에서도 균일한 형상 및 크기의 노치를 형성할 수 있어 웨이퍼 면내에서의 노치의 변동을 방지할 수 있다. 이에 따라, 노치 함유 구조를 마스크로 이용하여 행해지는 경사 이온 주입에 의해 고농도 불순물 영역의 형성 위치의 변동도 작아져 웨이퍼 상의 패턴이 조밀하게 영향받지 않고 균일한 트랜지스터 특성을 얻을 수 있다.
또한, 게이트 전극의 표면과 반도체 기판의 상면에 제1 및 제2 절연막을 형성한 후에, 제2 절연막을 이방성 에칭하여 게이트 전극의 양측방에 선택적으로 남긴 후에, 반도체 기판 상의 제1 절연막을 통해 반도체 기판 내에 불순물을 도입하여 소스/드레인을 구성하는 익스텐션 영역을 형성하고, 그 후에 제1 절연막을 등방성 에칭하여 게이트 전극 측면 상의 제1 및 제2 절연막과 반도체 기판 상면 사이에 노치를 형성하고 있다. 이에 따라, 익스텐션 영역을 형성하기 위한 불순물 이온을 도입하고 싶지 않은 영역을 덮고 있는 레지스트를 제거할 때에, 반도체 기판의 표면은 제1 절연막에 의해 보호되어 있기 때문에 레지스트 제거용 드라이 처리나 약액 처리에 의한 반도체 기판의 파임이나 손상을 방지할 수 있다.

Claims (8)

  1. 일도전형 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 게이트 전극의 양측면 상에 차례로 형성되어 다른 재료로 이루어지는 제1 및 제2 절연막으로 형성되고, 또 상기 제1 및 제2 절연막의 하면이 상기 반도체 기판의 상면 사이에 상기 게이트 절연막의 두께 이상의 스페이스를 갖는 절연성 이온 주입 제어막과,
    상기 게이트 전극의 양측방의 상기 반도체 기판 내에 형성되어 소스와 드레인이 되는 제1 및 제2 역도전형 불순물 확산층과,
    상기 반도체 기판 내에서 상기 제1 및 제2 역도전형 불순물 확산층 사이이고 상기 게이트 전극의 아래쪽에 형성되는 일도전형 채널 영역과,
    상기 게이트 전극의 아래쪽의 상기 반도체 기판내에서 상기 제1 및 제2 역도전형 불순물 확산층의 각각의 단부에 접합되고 또 상기 채널 영역보다도 일도전형 불순물 농도가 높은 제1 및 제2 일도전형 포켓 영역을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 소스로부터 상기 드레인 방향으로 연속하는 상기 게이트 전극의 단면은 대략 사각형인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 게이트 전극과 상기 제2 절연막 사이의 제1 절연막은, 상기 스페이스의 측방에서 상기 게이트 전극의 측면을 덮고 또 상기 스페이스의 위보다도 상기 스페이스의 측방에서 얇게 되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 이온 주입 제어막 중 상기 게이트 전극의 측면 상의 상기 제1 절연막은 2층 구조이고, 상기 스페이스의 높이보다도 두꺼운 것을 특징으로 하는 반도체 장치.
  5. 일도전형 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과,
    상기 반도체 기판의 상면 상과 상기 게이트 전극의 상면 상과 측방에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막과 재료가 다른 제2 절연막을 상기 제1 절연막 상에 형성하는 공정과,
    상기 제2 절연막을 에칭하여 상기 게이트 전극의 측방에 남기는 공정과,
    상기 제2 절연막을 마스크로 사용하여 상기 제1 절연막을 선택적으로 에칭함으로써 상기 게이트 전극과 상기 제2 절연막 사이의 영역에 남김과 함께, 상기 반도체 기판의 상기 상면과 상기 제1 및 상기 제2 절연막 사이에 스페이스를 형성하는 공정과,
    상기 게이트 전극의 측방에 남겨진 상기 제1 및 제2 절연막과 상기 게이트 전극을 제1 마스크로 이용하여, 상기 반도체 기판의 상기 상면에 대하여 경사 방향으로부터 일도전형 불순물 이온을 상기 반도체 기판 내에 주입하여 일도전형 제1 및 제2 포켓 영역을 상기 게이트 전극의 아래쪽의 양측에 형성하는 공정과,
    상기 게이트 전극의 측방에 남겨진 상기 제1 및 제2 절연막과 상기 게이트 전극을 제2 마스크로 이용하여, 상기 반도체 기판 내에 역도전형 불순물을 도입함으로써 상기 반도체 기판 내에서 상기 제1 및 제2 포켓 영역 각각에 연결되어 소스/드레인이 되는 제1 및 제2 역도전형 불순물 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 게이트 전극의 형성 후이고 상기 제1 절연막을 형성하기 전의 공정으로,
    상기 반도체 기판의 상기 상면에 상기 제1 절연막과 동일한 재료로 이루어지는 제3 절연막을 형성하는 공정과,
    상기 제3 절연막을 이방성 에칭하여 상기 게이트 전극의 측면 상에 선택적으로 남기는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 제2 절연막을 에칭하여 상기 스페이스를 형성하기 전의 공정으로,
    상기 게이트 전극과 상기 게이트 전극의 측방의 상기 제1 및 제2 절연막을 제3 마스크로 사용하고, 상기 반도체 기판의 상기 상면 상의 상기 제2 절연막을 통해서 상기 반도체 기판 내에 역도전형 불순물을 이온 주입하여 상기 소스/드레인의 일부를 구성하는 제1 및 제2 익스텐션 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판 내의 일도전형 영역 상과 역도전형 영역 상에 각각 게이트 절연막을 개재하여 제1 게이트 전극과 제2 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 반도체 기판의 각각의 표면 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막과는 다른 재료로 이루어지는 제2 절연막을 상기 제1 절연막 상에 형성하는 공정과,
    상기 제2 절연막을 이방성 에칭함으로써 상기 제1 게이트 전극과 상기 제2 게이트 전극의 각각의 양측방에 상기 제2 절연막을 선택적으로 남기는 공정과,
    상기 제2 게이트 전극 및 상기 역도전형 영역을 제1 레지스트에 의해 덮는 공정과,
    상기 제1 게이트 전극과 상기 제1 게이트 전극의 양측방의 제1 및 제2 절연막을 마스크로 하여, 상기 제1 절연막을 통해 역도전형 불순물 이온을 상기 일도전형 영역 내에 주입하여 소스/드레인이 되는 역도전형의 제1 및 제2 익스텐션 영역을 상기 게이트 전극의 아래쪽의 양측에 형성하는 공정과,
    상기 제1 레지스트를 상기 반도체 기판 상으로부터 제거하는 공정과,
    상기 제1 절연막을 선택적으로 에칭함으로써, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 각각의 양측면 상에 상기 제1 절연막을 남김과 함께, 상기 제1 및 제2 게이트 전극의 각각의 측방에서 상기 반도체 기판의 상면과 상기 제1 및 상기 제2 절연막 사이에 제1 스페이스와 제2 스페이스를 형성하는 공정과,
    상기 역도전형 영역 상과 상기 제2 게이트 전극을 제2 레지스트에 의해 선택적으로 덮는 공정과,
    상기 제1 게이트 전극과 상기 제1 게이트 전극의 상기 양측면 상의 상기 제1 및 제2 절연막을 마스크로 이용하여 상기 반도체 기판의 상기 상면에 대하여 경사 방향으로부터 상기 제1 스페이스를 통해 일도전형 불순물 이온을 상기 일도전형 영역 내에 주입함으로써 상기 제1 및 제2 익스텐션 영역의 단부에 각각 접속되는 일도전형의 제1 및 제2 포켓 영역을 형성하는 공정과,
    상기 일도전형 불순물 이온이 주입된 상기 제2 레지스트를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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