JP3028114B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にソース・ドレイン領域と半導体基板間
の接合容量および接合リークを増大させることなく、か
つ、短チャネル効果を抑制することができるようにした
ＭＯＳ型半導体装置の製造方法に関するものである。
方法に関し、特にソース・ドレイン領域と半導体基板間
の接合容量および接合リークを増大させることなく、か
つ、短チャネル効果を抑制することができるようにした
ＭＯＳ型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ型半導体装置では、素子の微細化
が進むにつれしきい電圧がチャネル長に依存して低下す
るいわゆる短チャネル効果が著しくなってきており、こ
れを抑制することが重要な課題となってきている。この
短チャネル効果を抑制する手段として、ハロー構造やポ
ケット構造が提案されている。これらの構造は、ゲート
電極近傍にソース・ドレイン領域に接するように、基板
と同じ導電型で基板より高不純物濃度のハロー領域やポ
ケット領域を設けることによってソース・ドレイン領域
からの空乏層の伸びを抑制し、短チャネル効果を抑制す
るものである。ハロー構造の形成方法の概略についてｎ
チャネルＭＯＳＦＥＴを例に挙げて工程順の断面図であ
る図３を参照して以下に説明する（以下、この例を第１
の従来例という）。
が進むにつれしきい電圧がチャネル長に依存して低下す
るいわゆる短チャネル効果が著しくなってきており、こ
れを抑制することが重要な課題となってきている。この
短チャネル効果を抑制する手段として、ハロー構造やポ
ケット構造が提案されている。これらの構造は、ゲート
電極近傍にソース・ドレイン領域に接するように、基板
と同じ導電型で基板より高不純物濃度のハロー領域やポ
ケット領域を設けることによってソース・ドレイン領域
からの空乏層の伸びを抑制し、短チャネル効果を抑制す
るものである。ハロー構造の形成方法の概略についてｎ
チャネルＭＯＳＦＥＴを例に挙げて工程順の断面図であ
る図３を参照して以下に説明する（以下、この例を第１
の従来例という）。
【０００３】図３（ａ）に示すように、ｐ型半導体基板
３０１上にゲート酸化膜３０２を形成した後、ポリシリ
コンからなるゲート電極３０３および酸化膜からなるサ
イドウォール３０９を形成する。その後、図３（ｂ）に
示すように、ゲート電極３０３をマスクとして、ｐ型不
純物３０７とｎ型不純物３０４をイオン注入して、活性
化熱処理を行い、ｐ型不純物領域であるハロー領域３１
１およびｎ+ 型不純物領域であるソース・ドレイン領域
３０５を形成する。図３に示した第１の従来例では、ソ
ース・ドレイン領域３０５のチャネル側側面に、ｐ型半
導体基板３０１より高不純物濃度のｐ型のハロー領域３
１１が形成されているため、ｎ+ 型のソース・ドレイン
領域３０５からのチャネル方向への空乏層の伸びが抑制
され、短チャネル効果を抑制することができる。しかし
ながら、図３に示した第１の従来例では、ハロー領域３
１１がソース・ドレイン領域３０５の底面部分にも形成
されているため、接合容量が増大するという問題が生じ
る。
３０１上にゲート酸化膜３０２を形成した後、ポリシリ
コンからなるゲート電極３０３および酸化膜からなるサ
イドウォール３０９を形成する。その後、図３（ｂ）に
示すように、ゲート電極３０３をマスクとして、ｐ型不
純物３０７とｎ型不純物３０４をイオン注入して、活性
化熱処理を行い、ｐ型不純物領域であるハロー領域３１
１およびｎ+ 型不純物領域であるソース・ドレイン領域
３０５を形成する。図３に示した第１の従来例では、ソ
ース・ドレイン領域３０５のチャネル側側面に、ｐ型半
導体基板３０１より高不純物濃度のｐ型のハロー領域３
１１が形成されているため、ｎ+ 型のソース・ドレイン
領域３０５からのチャネル方向への空乏層の伸びが抑制
され、短チャネル効果を抑制することができる。しかし
ながら、図３に示した第１の従来例では、ハロー領域３
１１がソース・ドレイン領域３０５の底面部分にも形成
されているため、接合容量が増大するという問題が生じ
る。
【０００４】この接合容量の増大を抑制した構造として
ポケット構造がある。このポケット構造の従来の形成方
法を図４（ａ）、（ｂ）を参照して説明する（以下、こ
の例を第２の従来例という）。図４（ａ）に示すよう
に、ｐ型半導体基板４０１上にゲート酸化膜４０２を介
してポリシリコンからなるゲート電極４０３を形成す
る。その後、ゲート電極４０３をマスクとしてｐ型不純
物４０７をイオン注入してｐ型不純物領域４０８ａを形
成する。その後、図４（ｂ）に示すように、ゲート電極
４０３側面に酸化膜からなるサイドウォール４０９を形
成した後、ゲート電極４０３およびサイドウォール４０
９をマスクとしてｎ型不純物４０４をイオン注入し、ソ
ース・ドレイン領域４０５を形成する。次いで、活性化
熱処理を行うと、ゲート電極４０３近傍のソース・ドレ
イン領域４０５に接する位置にｐ型不純物領域であるポ
ケット領域４０８が形成される。その後は、通常の工程
に従い層間絶縁膜および配線等を形成する。
ポケット構造がある。このポケット構造の従来の形成方
法を図４（ａ）、（ｂ）を参照して説明する（以下、こ
の例を第２の従来例という）。図４（ａ）に示すよう
に、ｐ型半導体基板４０１上にゲート酸化膜４０２を介
してポリシリコンからなるゲート電極４０３を形成す
る。その後、ゲート電極４０３をマスクとしてｐ型不純
物４０７をイオン注入してｐ型不純物領域４０８ａを形
成する。その後、図４（ｂ）に示すように、ゲート電極
４０３側面に酸化膜からなるサイドウォール４０９を形
成した後、ゲート電極４０３およびサイドウォール４０
９をマスクとしてｎ型不純物４０４をイオン注入し、ソ
ース・ドレイン領域４０５を形成する。次いで、活性化
熱処理を行うと、ゲート電極４０３近傍のソース・ドレ
イン領域４０５に接する位置にｐ型不純物領域であるポ
ケット領域４０８が形成される。その後は、通常の工程
に従い層間絶縁膜および配線等を形成する。
【０００５】この第２の従来例によれば、ポケット領域
４０８はソース・ドレイン領域４０５よりも浅く形成さ
れるため、ポケット領域４０８がソース・ドレイン領域
４０５の底面部分にまで重なることはなく、接合容量を
増大させることはない。しかしながら、この従来例で
は、ソース・ドレイン領域４０５の側面の基板奥方向の
位置においてはポケット領域４０８が形成されていない
ため、この部分においてソース・ドレイン領域４０５か
らチャネル方向に空乏層が伸びて、パンチスルーを起こ
しやすいという問題点が生じる。
４０８はソース・ドレイン領域４０５よりも浅く形成さ
れるため、ポケット領域４０８がソース・ドレイン領域
４０５の底面部分にまで重なることはなく、接合容量を
増大させることはない。しかしながら、この従来例で
は、ソース・ドレイン領域４０５の側面の基板奥方向の
位置においてはポケット領域４０８が形成されていない
ため、この部分においてソース・ドレイン領域４０５か
らチャネル方向に空乏層が伸びて、パンチスルーを起こ
しやすいという問題点が生じる。
【０００６】従って、ポケット領域を形成する際、ソー
ス・ドレイン領域の底面部分には重ならず、ソース・ド
レイン領域の側面部分においては十分深くポケット領域
を形成することができる手段が必要となる。これを満た
す方法がＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ，ｐｐ．６９９−７０２（１９９２）において提案さ
れている。図５は、この従来例を説明するための工程順
の断面図である（以下、この例を第３の従来例とい
う）。図５（ａ）に示すように、ｐ型シリコン基板５０
１上にゲート酸化膜５０２、およびゲート電極５０３を
形成した後、ｎ型不純物５０４ａをイオン注入してｎ型
ＬＤＤ領域５０５ａを形成し、その後サイドウォール５
０９を形成し、ｎ型不純物５０４ｂをイオン注入して、
活性化熱処理を行い、ソース・ドレイン領域５０５を形
成する。その後、チタンのスパッタとアニールにより、
図５（ｂ）に示すように、ゲート電極５０３上およびソ
ース・ドレイン領域５０５上にＴｉＳｉ2 膜５１０を形
成する。
ス・ドレイン領域の底面部分には重ならず、ソース・ド
レイン領域の側面部分においては十分深くポケット領域
を形成することができる手段が必要となる。これを満た
す方法がＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ，ｐｐ．６９９−７０２（１９９２）において提案さ
れている。図５は、この従来例を説明するための工程順
の断面図である（以下、この例を第３の従来例とい
う）。図５（ａ）に示すように、ｐ型シリコン基板５０
１上にゲート酸化膜５０２、およびゲート電極５０３を
形成した後、ｎ型不純物５０４ａをイオン注入してｎ型
ＬＤＤ領域５０５ａを形成し、その後サイドウォール５
０９を形成し、ｎ型不純物５０４ｂをイオン注入して、
活性化熱処理を行い、ソース・ドレイン領域５０５を形
成する。その後、チタンのスパッタとアニールにより、
図５（ｂ）に示すように、ゲート電極５０３上およびソ
ース・ドレイン領域５０５上にＴｉＳｉ2 膜５１０を形
成する。
【０００７】次に、図５（ｃ）に示すように、サイドウ
ォール５０９を除去し、ＴｉＳｉ2層５１０をマスクと
してｐ型不純物であるボロン５０７を斜め方向よりイオ
ン注入して、ｐ型不純物領域であるポケット領域５０８
を形成する。図５に示した第３の従来例では、ＴｉＳｉ
2 層５１０をマスクとしてポケット領域を形成を形成す
るためのボロンの局所的イオン注入を行っているため、
ソース・ドレイン領域５０５の側面部分にポケット領域
５０８を深く形成しても、ソース・ドレイン領域５０５
の底面部分にはポケット領域は形成されない。従って、
この構造では接合容量を増大させることなく短チャネル
効果を十分抑制することができる。
ォール５０９を除去し、ＴｉＳｉ2層５１０をマスクと
してｐ型不純物であるボロン５０７を斜め方向よりイオ
ン注入して、ｐ型不純物領域であるポケット領域５０８
を形成する。図５に示した第３の従来例では、ＴｉＳｉ
2 層５１０をマスクとしてポケット領域を形成を形成す
るためのボロンの局所的イオン注入を行っているため、
ソース・ドレイン領域５０５の側面部分にポケット領域
５０８を深く形成しても、ソース・ドレイン領域５０５
の底面部分にはポケット領域は形成されない。従って、
この構造では接合容量を増大させることなく短チャネル
効果を十分抑制することができる。
【０００８】しかしながら、図５に示した従来例では、
ソース・ドレイン領域５０５とｐ型シリコン基板５０１
との間の接合リークが増加するという問題が生じる。以
下にその理由を示す。この従来例では、図５（ｃ）に示
されるように、ゲート電極５０３上およびソース・ドレ
イン領域５０５上に形成されたＴｉＳｉ2 膜５１０をマ
スクとしてポケットイオン注入を行っているが、このＴ
ｉＳｉ2 膜５１０は耐熱性が低く、例えば１０秒程度の
熱処理を行う場合でも、８００℃以上の温度では凝集が
起こり、抵抗が著しく増大してしまう。従って、ポケッ
トイオン注入を行った後、このポケット層の活性化熱処
理を８００℃以下の温度でしか行うことができない。図
３、図４に示した第１、第２の従来例では、ポケットイ
オン注入を行った後にソース・ドレイン領域の活性化熱
処理工程が入るため、１０００℃以上の高温でポケット
領域に対しても十分な活性化処理が行われ、ポケット領
域中の欠陥を消滅させることができるが、高温熱処理の
困難な第３の実施例では、ポケット領域５０８に欠陥が
残留し、この欠陥が発生中心となって、ソース・ドレイ
ン領域５０５とｐ型シリコン基板５０１との間の接合リ
ークを増大させる。
ソース・ドレイン領域５０５とｐ型シリコン基板５０１
との間の接合リークが増加するという問題が生じる。以
下にその理由を示す。この従来例では、図５（ｃ）に示
されるように、ゲート電極５０３上およびソース・ドレ
イン領域５０５上に形成されたＴｉＳｉ2 膜５１０をマ
スクとしてポケットイオン注入を行っているが、このＴ
ｉＳｉ2 膜５１０は耐熱性が低く、例えば１０秒程度の
熱処理を行う場合でも、８００℃以上の温度では凝集が
起こり、抵抗が著しく増大してしまう。従って、ポケッ
トイオン注入を行った後、このポケット層の活性化熱処
理を８００℃以下の温度でしか行うことができない。図
３、図４に示した第１、第２の従来例では、ポケットイ
オン注入を行った後にソース・ドレイン領域の活性化熱
処理工程が入るため、１０００℃以上の高温でポケット
領域に対しても十分な活性化処理が行われ、ポケット領
域中の欠陥を消滅させることができるが、高温熱処理の
困難な第３の実施例では、ポケット領域５０８に欠陥が
残留し、この欠陥が発生中心となって、ソース・ドレイ
ン領域５０５とｐ型シリコン基板５０１との間の接合リ
ークを増大させる。
【０００９】
【発明が解決しようとする課題】以上述べたように、接
合容量を増大させることなく、短チャネル効果を抑制す
るためには、ソース・ドレイン領域の側面部分のみに局
所的に深くポケット領域を形成することが必要であり、
そして接合リークの増大を抑制するためには、ポケット
領域の高温での活性化熱処理が必要となる。従って、本
発明の解決すべき課題は、ポケット領域をその接合深さ
がソース・ドレイン領域のそれより深く、かつ、ソース
・ドレイン領域の底面を覆うことなく形成できるように
するとともにポケット領域を形成するためのイオン注入
により導入された欠陥を十分に修復することができるよ
うにすることである。
合容量を増大させることなく、短チャネル効果を抑制す
るためには、ソース・ドレイン領域の側面部分のみに局
所的に深くポケット領域を形成することが必要であり、
そして接合リークの増大を抑制するためには、ポケット
領域の高温での活性化熱処理が必要となる。従って、本
発明の解決すべき課題は、ポケット領域をその接合深さ
がソース・ドレイン領域のそれより深く、かつ、ソース
・ドレイン領域の底面を覆うことなく形成できるように
するとともにポケット領域を形成するためのイオン注入
により導入された欠陥を十分に修復することができるよ
うにすることである。
【００１０】
【課題を解決するための手段】上述した本発明の課題
は、逆台形状またはＴ字状のゲート電極を形成し、スパ
ッタ法などによりゲート電極周辺部に隙間ができるよう
にマスク材を堆積し、ゲート電極およびマスク材をマス
クとして基板の導電型と同一の導電型の不純物をイオン
注入してポケット領域を形成することにより、解決する
ことができる。
は、逆台形状またはＴ字状のゲート電極を形成し、スパ
ッタ法などによりゲート電極周辺部に隙間ができるよう
にマスク材を堆積し、ゲート電極およびマスク材をマス
クとして基板の導電型と同一の導電型の不純物をイオン
注入してポケット領域を形成することにより、解決する
ことができる。
【００１１】
【発明の実施の形態】本発明による半導体装置の製造方
法は、 （１）第１導電型の半導体基板上にゲート絶縁膜を介し
て下部のゲート長が上部のそれより短くなるように加工
されたゲート電極を形成する工程と、 （２）前記半導体基板上に、前記ゲート電極の上部部分
の影となる領域に開口を有するマスク材を難イオン透過
性材料を用いて形成する工程と、 （３）前記ゲート電極および前記マスク材をマスクとし
て第１導電型の不純物を前記半導体基板に対して斜めに
イオン注入することにより前記半導体基板より不純物濃
度の高い第１導電型の不純物領域を形成する工程と、 （４）前記マスク材を除去する工程と、 （５）前記ゲート電極をマスクとして第２導電型の不純
物をイオン注入することにより第２導電型のソース・ド
レイン領域を形成する工程と、を具備することを特徴と
している。
法は、 （１）第１導電型の半導体基板上にゲート絶縁膜を介し
て下部のゲート長が上部のそれより短くなるように加工
されたゲート電極を形成する工程と、 （２）前記半導体基板上に、前記ゲート電極の上部部分
の影となる領域に開口を有するマスク材を難イオン透過
性材料を用いて形成する工程と、 （３）前記ゲート電極および前記マスク材をマスクとし
て第１導電型の不純物を前記半導体基板に対して斜めに
イオン注入することにより前記半導体基板より不純物濃
度の高い第１導電型の不純物領域を形成する工程と、 （４）前記マスク材を除去する工程と、 （５）前記ゲート電極をマスクとして第２導電型の不純
物をイオン注入することにより第２導電型のソース・ド
レイン領域を形成する工程と、を具備することを特徴と
している。
【００１２】あるいは、本発明による半導体装置の製造
方法は、 （１′）第１導電型の半導体基板上にゲート絶縁膜を介
して下部のゲート長が上部のそれより短くなるように加
工されたゲート電極を形成する工程と、 （２′）前記ゲート電極をマスクとして第２導電型の不
純物をイオン注入することにより第２導電型のソース・
ドレイン領域を形成する工程と、 （３′）前記半導体基板上に、前記ゲート電極の上部部
分の影となる領域に開口を有するマスク材を難イオン透
過性材料を用いて形成する工程と、 （４′）前記ゲート電極および前記マスク材をマスクと
して第１導電型の不純物を前記半導体基板に対して斜め
にイオン注入することにより前記半導体基板より不純物
濃度の高い第１導電型の不純物領域を形成する工程と、 （５′）前記マスク材を除去する工程と、を具備するこ
とを特徴としている。
方法は、 （１′）第１導電型の半導体基板上にゲート絶縁膜を介
して下部のゲート長が上部のそれより短くなるように加
工されたゲート電極を形成する工程と、 （２′）前記ゲート電極をマスクとして第２導電型の不
純物をイオン注入することにより第２導電型のソース・
ドレイン領域を形成する工程と、 （３′）前記半導体基板上に、前記ゲート電極の上部部
分の影となる領域に開口を有するマスク材を難イオン透
過性材料を用いて形成する工程と、 （４′）前記ゲート電極および前記マスク材をマスクと
して第１導電型の不純物を前記半導体基板に対して斜め
にイオン注入することにより前記半導体基板より不純物
濃度の高い第１導電型の不純物領域を形成する工程と、 （５′）前記マスク材を除去する工程と、を具備するこ
とを特徴としている。
【００１３】そして、好ましくは、前記第（２）または
前記第（３′）の工程は、コリメートスパッタ法により
高融点金属を堆積することによって行われる。また、前
記第（３）または前記第（４′）の工程におけるイオン
注入は、形成される前記第１導電型の不純物領域の底面
が前記第（５）の工程または前記第（２′）の工程によ
り形成される前記ソース・ドレイン領域の底面深さより
深くなる条件で行われる。
前記第（３′）の工程は、コリメートスパッタ法により
高融点金属を堆積することによって行われる。また、前
記第（３）または前記第（４′）の工程におけるイオン
注入は、形成される前記第１導電型の不純物領域の底面
が前記第（５）の工程または前記第（２′）の工程によ
り形成される前記ソース・ドレイン領域の底面深さより
深くなる条件で行われる。
【００１４】［作用］本実施例によれば、ポケット領域
形成のためのイオン注入を行う〔第（３）または第
（４′）の工程〕際、第（２）または第（３′）の工程
で形成されたマスク材がマスクとなり、ゲート電極端近
傍のみに局所的にポケットイオン注入を行うことがで
き、ソース・ドレイン領域の底面がポケット領域により
覆われることがないため、ソース・ドレイン領域とシリ
コン基板間の接合容量を増大させないようにすることが
できる。さらに、ポケット領域の接合深さをソース・ド
レイン領域のそれより深くすることができるため、パン
チスルー耐圧を向上させることができる。また、ポケッ
ト領域の活性化熱処理を高温にて行なうことが可能とな
り、ポケット領域の欠陥を十分回復することができるた
め、ソース・ドレイン領域とシリコン基板間の接合リー
クの増大を抑制することができる。
形成のためのイオン注入を行う〔第（３）または第
（４′）の工程〕際、第（２）または第（３′）の工程
で形成されたマスク材がマスクとなり、ゲート電極端近
傍のみに局所的にポケットイオン注入を行うことがで
き、ソース・ドレイン領域の底面がポケット領域により
覆われることがないため、ソース・ドレイン領域とシリ
コン基板間の接合容量を増大させないようにすることが
できる。さらに、ポケット領域の接合深さをソース・ド
レイン領域のそれより深くすることができるため、パン
チスルー耐圧を向上させることができる。また、ポケッ
ト領域の活性化熱処理を高温にて行なうことが可能とな
り、ポケット領域の欠陥を十分回復することができるた
め、ソース・ドレイン領域とシリコン基板間の接合リー
クの増大を抑制することができる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は本発明の第１の実施例を説明す
るための工程順の断面図である。まず、図１（ａ）に示
すように、ｐ型シリコン基板１０１上にＬＯＣＯＳ法に
よりフィールド酸化膜（図示なし）を形成し、素子分離
を行う。その後、しきい電圧調整のため、ボロンを例え
ばエネルギー３０ｋｅＶ、ドーズ量７×１０12ｃｍ-2で
イオン注入する。その後、熱酸化法により５ｎｍ程度の
ゲート酸化膜１０２形成する。続いて、リンをドープし
たポリシリコン膜１０３ａを２００ｎｍ程度堆積した
後、１００ｎｍ程度のタングステンシリサイド（ＷＳｉ
2 ）膜１０３ｂを堆積する。次に、通常のＲＩＥ（Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりこの
２層膜をゲート電極形状にパターニングする。
て説明する。 ［第１の実施例］図１は本発明の第１の実施例を説明す
るための工程順の断面図である。まず、図１（ａ）に示
すように、ｐ型シリコン基板１０１上にＬＯＣＯＳ法に
よりフィールド酸化膜（図示なし）を形成し、素子分離
を行う。その後、しきい電圧調整のため、ボロンを例え
ばエネルギー３０ｋｅＶ、ドーズ量７×１０12ｃｍ-2で
イオン注入する。その後、熱酸化法により５ｎｍ程度の
ゲート酸化膜１０２形成する。続いて、リンをドープし
たポリシリコン膜１０３ａを２００ｎｍ程度堆積した
後、１００ｎｍ程度のタングステンシリサイド（ＷＳｉ
2 ）膜１０３ｂを堆積する。次に、通常のＲＩＥ（Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりこの
２層膜をゲート電極形状にパターニングする。
【００１６】次に、図１（ｂ）に示すように、例えば特
開平６−２９３３７号公報に示されているような方法を
用い、タングステンシリサイド膜１０３ｂをマスクとし
てポリシリコン膜１０３ａをチャネル方向に６０ｎｍ程
度ウェットエッチングする。このウェットエッチングに
よりタングステンシリサイド膜１０３ｂがひさし状に突
き出たゲート電極１０３が形成される。その後、図１
（ｃ）に示すように、例えばＡｓ+ １０４をエネルギー
３０ｋｅＶ程度、ドーズ量２×１０16ｃｍ-2程度でイオ
ン注入し、ｎ+ 型のソース・ドレイン領域１０５を形成
する。
開平６−２９３３７号公報に示されているような方法を
用い、タングステンシリサイド膜１０３ｂをマスクとし
てポリシリコン膜１０３ａをチャネル方向に６０ｎｍ程
度ウェットエッチングする。このウェットエッチングに
よりタングステンシリサイド膜１０３ｂがひさし状に突
き出たゲート電極１０３が形成される。その後、図１
（ｃ）に示すように、例えばＡｓ+ １０４をエネルギー
３０ｋｅＶ程度、ドーズ量２×１０16ｃｍ-2程度でイオ
ン注入し、ｎ+ 型のソース・ドレイン領域１０５を形成
する。
【００１７】その後、図１（ｄ）に示すように、例えば
コリメートスパッタ法等により、例えばＴｉ膜１０６を
５０ｎｍ程度の膜厚に堆積する。この際、ゲート電極１
０３の上部のタングステンシリサイド膜１０３ｂのひさ
し部分がマスクとなり、ゲート電極１０３下部において
は、ゲート電極１０３に隣接する部分にＴｉ膜１０６が
堆積されない領域ができる。次に、例えばＢＦ2 +１０７
をエネルギー６０ｋｅＶ程度、ドーズ量３×１０13ｃｍ
-2程度、また注入角度２５°程度でイオン注入し、ポケ
ット領域１０８を形成する。この際、Ｔｉ膜１０６がポ
ケットイオン注入のマスクとなり、ゲート電極１０３端
の部分のみに局所的にポケット領域１０８が形成され
る。次いで、Ｔｉ膜１０６を除去し、ＲＴＡ（rapid th
ermal anneal）により１０５０℃、１０秒程度のソース
・ドレイン領域１０５の活性化熱処理を行う。この際、
ポケット注入時にポケット領域１０８に導入された欠陥
も同時に修復される。その後は周知の技術により層間絶
縁膜、配線等を形成する。
コリメートスパッタ法等により、例えばＴｉ膜１０６を
５０ｎｍ程度の膜厚に堆積する。この際、ゲート電極１
０３の上部のタングステンシリサイド膜１０３ｂのひさ
し部分がマスクとなり、ゲート電極１０３下部において
は、ゲート電極１０３に隣接する部分にＴｉ膜１０６が
堆積されない領域ができる。次に、例えばＢＦ2 +１０７
をエネルギー６０ｋｅＶ程度、ドーズ量３×１０13ｃｍ
-2程度、また注入角度２５°程度でイオン注入し、ポケ
ット領域１０８を形成する。この際、Ｔｉ膜１０６がポ
ケットイオン注入のマスクとなり、ゲート電極１０３端
の部分のみに局所的にポケット領域１０８が形成され
る。次いで、Ｔｉ膜１０６を除去し、ＲＴＡ（rapid th
ermal anneal）により１０５０℃、１０秒程度のソース
・ドレイン領域１０５の活性化熱処理を行う。この際、
ポケット注入時にポケット領域１０８に導入された欠陥
も同時に修復される。その後は周知の技術により層間絶
縁膜、配線等を形成する。
【００１８】尚、本実施例はソース・ドレイン領域を形
成するためのイオン注入とポケットイオン注入の順を逆
にすることが可能である。その場合は、図１（ｂ）に示
すように、ひさし構造のタングステンシリサイド膜１０
３ｂを有するゲート電極１０３を形成した後、図１
（ｄ）に示すように、コリメートスパッタによるＴｉ膜
１０６の被着を行ない、その後、注入角度を斜めにして
ＢＦ2 +１０７のポケットイオン注入を行う。次いで、Ｔ
ｉ膜１０６を除去し、図１（ｃ）に示すように、Ａｓ+
１０４の注入を行いソース・ドレイン領域１０５を形成
する。そして、その後、高温の活性化熱処理を行う。
成するためのイオン注入とポケットイオン注入の順を逆
にすることが可能である。その場合は、図１（ｂ）に示
すように、ひさし構造のタングステンシリサイド膜１０
３ｂを有するゲート電極１０３を形成した後、図１
（ｄ）に示すように、コリメートスパッタによるＴｉ膜
１０６の被着を行ない、その後、注入角度を斜めにして
ＢＦ2 +１０７のポケットイオン注入を行う。次いで、Ｔ
ｉ膜１０６を除去し、図１（ｃ）に示すように、Ａｓ+
１０４の注入を行いソース・ドレイン領域１０５を形成
する。そして、その後、高温の活性化熱処理を行う。
【００１９】［第２の実施例］図２は本発明の第２の実
施例を説明するための工程順の断面図である。まず、図
２（ａ）に示すように、ｐ型シリコン基板２０１上にフ
ィールド酸化膜（図示なし）を形成し、素子分離を行
う。次いで、しきい電圧調整のため、ボロンを例えばエ
ネルギー３０ｋｅＶ、ドーズ量７×１０12ｃｍ-2でイオ
ン注入する。その後、熱酸化法により５ｎｍ程度のゲー
ト酸化膜２０１を形成する。続いて、チャネル方向の寸
法が上部から下部に向かって短くなっていく逆テーパー
状のゲート電極２０３を形成する。この構造は、例えば
特開平４−２１５４４１号公報や特開平７−１１５１９
６号公報等に示されているような周知の技術により容易
に形成することができる。すなわち、シリコン基板上に
シリコン窒化膜等からなる絶縁膜を形成し、これにドラ
イエッチング法等により逆台形状の開口を形成する。そ
してゲート絶縁膜を形成した後、導電性材料の堆積とそ
のエッチバックを行って前記開口内にゲート電極を形成
し、絶縁膜をエッチング除去する。あるいは、絶縁膜に
垂直断面の開口を形成した後、開口側面にサイドウォー
ルを形成し、その後開口内への導電性材料の埋め込みを
行い絶縁膜とサイドウォールをエッチング除去する。
施例を説明するための工程順の断面図である。まず、図
２（ａ）に示すように、ｐ型シリコン基板２０１上にフ
ィールド酸化膜（図示なし）を形成し、素子分離を行
う。次いで、しきい電圧調整のため、ボロンを例えばエ
ネルギー３０ｋｅＶ、ドーズ量７×１０12ｃｍ-2でイオ
ン注入する。その後、熱酸化法により５ｎｍ程度のゲー
ト酸化膜２０１を形成する。続いて、チャネル方向の寸
法が上部から下部に向かって短くなっていく逆テーパー
状のゲート電極２０３を形成する。この構造は、例えば
特開平４−２１５４４１号公報や特開平７−１１５１９
６号公報等に示されているような周知の技術により容易
に形成することができる。すなわち、シリコン基板上に
シリコン窒化膜等からなる絶縁膜を形成し、これにドラ
イエッチング法等により逆台形状の開口を形成する。そ
してゲート絶縁膜を形成した後、導電性材料の堆積とそ
のエッチバックを行って前記開口内にゲート電極を形成
し、絶縁膜をエッチング除去する。あるいは、絶縁膜に
垂直断面の開口を形成した後、開口側面にサイドウォー
ルを形成し、その後開口内への導電性材料の埋め込みを
行い絶縁膜とサイドウォールをエッチング除去する。
【００２０】その後、図２（ｂ）に示すように、例えば
Ａｓ+ ２０４をエネルギー３０ｋｅＶ程度、ドーズ量３
×１０16ｃｍ-2程度でイオン注入し、ソース・ドレイン
領域２０５を形成する。次に、図２（ｃ）に示すよう
に、例えばコリメートスパッタ法等により例えばＴｉ膜
２０６を５０ｎｍ程度の膜厚に堆積する。この際、ゲー
ト電極２０３が逆テーパー状に形成されおり、ゲート電
極２０３の上部がマスクの役割を果たすため、シリコン
基板上のゲート電極２０３に隣接する領域にＴｉ膜２０
６が堆積されない部分が形成される。その後、逆テーパ
ー角に沿った角度で例えばＢＦ2 +２０７を例えばエネル
ギー５０ｋｅＶ、ドーズ量３×１０13ｃｍ-2、注入角度
２５°程度でイオン注入し、ポケット領域２０８を形成
する。この際、Ｔｉ膜２０６がポケットイオン注入のマ
スクとなり、ゲート電極２０３端の部分のみに局所的に
ポケット領域２０８が形成され、ソース・ドレイン領域
２０５の底面部分にはポケット領域は形成されない。そ
の後、Ｔｉ膜２０６を除去し、ＲＴＡにより１０５０
℃、１０秒程度の活性化熱処理を行ない、ソース・ドレ
イン領域２０５およびポケット領域２０８への注入不純
物の活性化とイオン注入により導入された欠陥の修復を
行う。次に、図２（ｄ）に示すように、ＳｉＯ2 からな
る幅７０ｎｍ程度のサイドウォール２０９を形成した
後、Ｔｉの堆積とアニーリングによりソース・ドレイン
領域２０５上およびゲート電極２０３上にＴｉＳｉ2 膜
２１０を形成する。その後は周知の技術により層間の絶
縁膜、配線等を形成する。
Ａｓ+ ２０４をエネルギー３０ｋｅＶ程度、ドーズ量３
×１０16ｃｍ-2程度でイオン注入し、ソース・ドレイン
領域２０５を形成する。次に、図２（ｃ）に示すよう
に、例えばコリメートスパッタ法等により例えばＴｉ膜
２０６を５０ｎｍ程度の膜厚に堆積する。この際、ゲー
ト電極２０３が逆テーパー状に形成されおり、ゲート電
極２０３の上部がマスクの役割を果たすため、シリコン
基板上のゲート電極２０３に隣接する領域にＴｉ膜２０
６が堆積されない部分が形成される。その後、逆テーパ
ー角に沿った角度で例えばＢＦ2 +２０７を例えばエネル
ギー５０ｋｅＶ、ドーズ量３×１０13ｃｍ-2、注入角度
２５°程度でイオン注入し、ポケット領域２０８を形成
する。この際、Ｔｉ膜２０６がポケットイオン注入のマ
スクとなり、ゲート電極２０３端の部分のみに局所的に
ポケット領域２０８が形成され、ソース・ドレイン領域
２０５の底面部分にはポケット領域は形成されない。そ
の後、Ｔｉ膜２０６を除去し、ＲＴＡにより１０５０
℃、１０秒程度の活性化熱処理を行ない、ソース・ドレ
イン領域２０５およびポケット領域２０８への注入不純
物の活性化とイオン注入により導入された欠陥の修復を
行う。次に、図２（ｄ）に示すように、ＳｉＯ2 からな
る幅７０ｎｍ程度のサイドウォール２０９を形成した
後、Ｔｉの堆積とアニーリングによりソース・ドレイン
領域２０５上およびゲート電極２０３上にＴｉＳｉ2 膜
２１０を形成する。その後は周知の技術により層間の絶
縁膜、配線等を形成する。
【００２１】尚、本実施例においても、ソース・ドレイ
ン領域形成用のイオン注入とポケットイオン注入の順を
逆にすることが可能である。その場合は、図２（ａ）に
示した逆テーパー型のゲート電極２０３を形成した後、
図２（ｃ）に示すように、コリメートスパッタ法等によ
りＴｉ膜２０６の堆積を行ない、その後、注入角度を斜
めにしてＢＦ2 +２０７のポケット注入を行う。その後、
Ｔｉ膜２０６を除去した後、図２（ｂ）に示すように、
Ａｓ+ ２０４のイオン注入を行ってソース・ドレイン領
域２０５を形成する。続いて、活性化熱処理を行ない、
ポケット領域２０８およびソース・ドレイン領域２０６
中の欠陥の修復と注入イオン種の活性化を行った後、サ
イドウォール２０９を形成し、その後ＴｉＳｉ2 膜２１
０を形成する。
ン領域形成用のイオン注入とポケットイオン注入の順を
逆にすることが可能である。その場合は、図２（ａ）に
示した逆テーパー型のゲート電極２０３を形成した後、
図２（ｃ）に示すように、コリメートスパッタ法等によ
りＴｉ膜２０６の堆積を行ない、その後、注入角度を斜
めにしてＢＦ2 +２０７のポケット注入を行う。その後、
Ｔｉ膜２０６を除去した後、図２（ｂ）に示すように、
Ａｓ+ ２０４のイオン注入を行ってソース・ドレイン領
域２０５を形成する。続いて、活性化熱処理を行ない、
ポケット領域２０８およびソース・ドレイン領域２０６
中の欠陥の修復と注入イオン種の活性化を行った後、サ
イドウォール２０９を形成し、その後ＴｉＳｉ2 膜２１
０を形成する。
【００２２】尚、上述した実施例では、ｎ型ＭＯＳＦＥ
Ｔを例に挙げて説明を行ったが、基板、しきい電圧調整
用のイオン注入、ソース・ドレイン領域形成用イオン注
入およびポケットイオン注入の際の注入イオン種の導電
型をそれぞれ逆にすることによりｐ型ＭＯＳＦＥＴに対
しても適用が可能であり、さらにＣＭＯＳを形成する場
合にも本発明の適用が可能である。また、第１の実施例
においても、第２の実施例の場合と同様にＴｉ膜１０６
の除去後にサイドウォールの形成およびＴｉ膜の堆積と
そのアニーリングを行ってシリコン表面にＴｉＳｉ2 膜
を形成するようにしてもよい。この場合、サイドウォー
ルの形成に先立ってタングステンシリサイド膜１０３ｂ
を除去するようにしてもよい。また、ポケットイオン注
入のマスク材を形成するための材料として実施例ではＴ
ｉ膜を用いていたが、本発明はこれに限定されるもので
はなく、高融点金属を含む他の金属材料や高融点金属シ
リサイド等他の適切な材料を使用することができる。
Ｔを例に挙げて説明を行ったが、基板、しきい電圧調整
用のイオン注入、ソース・ドレイン領域形成用イオン注
入およびポケットイオン注入の際の注入イオン種の導電
型をそれぞれ逆にすることによりｐ型ＭＯＳＦＥＴに対
しても適用が可能であり、さらにＣＭＯＳを形成する場
合にも本発明の適用が可能である。また、第１の実施例
においても、第２の実施例の場合と同様にＴｉ膜１０６
の除去後にサイドウォールの形成およびＴｉ膜の堆積と
そのアニーリングを行ってシリコン表面にＴｉＳｉ2 膜
を形成するようにしてもよい。この場合、サイドウォー
ルの形成に先立ってタングステンシリサイド膜１０３ｂ
を除去するようにしてもよい。また、ポケットイオン注
入のマスク材を形成するための材料として実施例ではＴ
ｉ膜を用いていたが、本発明はこれに限定されるもので
はなく、高融点金属を含む他の金属材料や高融点金属シ
リサイド等他の適切な材料を使用することができる。
【００２３】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、高融点金属等を用いてゲート電極
の隣接部分に開口のあるマスク材を形成し、これをマス
クとしてポケットイオン注入を行い、マスク材を除去す
るものであるので、本発明によれば、ソース・ドレイン
領域の側面部分のみに局所的に深くポケット領域を形成
できるとともに、ポケット領域の活性化熱処理を十分の
高温で行うことが可能になる。従って、本発明によれ
ば、ソース・ドレイン領域と基板間の接合容量の増大お
よびチャネル部のパンチスルーを抑制することができる
とともに、ソース・ドレイン領域と基板間の接合リーク
電流を増大を抑制することが可能となる。
体装置の製造方法は、高融点金属等を用いてゲート電極
の隣接部分に開口のあるマスク材を形成し、これをマス
クとしてポケットイオン注入を行い、マスク材を除去す
るものであるので、本発明によれば、ソース・ドレイン
領域の側面部分のみに局所的に深くポケット領域を形成
できるとともに、ポケット領域の活性化熱処理を十分の
高温で行うことが可能になる。従って、本発明によれ
ば、ソース・ドレイン領域と基板間の接合容量の増大お
よびチャネル部のパンチスルーを抑制することができる
とともに、ソース・ドレイン領域と基板間の接合リーク
電流を増大を抑制することが可能となる。
【図１】本発明の第１の実施例を製造工程順に示す断面
図。
図。
【図２】本発明の第２の実施例を製造工程順に示す断面
図。
図。
【図３】第１の従来例を製造工程順に示す断面図。
【図４】第２の従来例を製造工程順に示す断面図。
【図５】第３の従来例を製造工程順に示す断面図。
１０１、２０１、３０１、４０１、５０１ ｐ型シリコ
ン基板 １０２、２０２、３０２、４０１、５０２ ゲート酸化
膜 １０３、２０３、３０３、４０３、５０３ ゲート電極 １０３ａ ポリシリコン膜 １０３ｂ タングステンシリサイド膜 １０４、２０４ Ａｓ+ ３０４、４０４、５０４ａ、５０４ｂ ｎ型不純物 １０５、２０５、３０５、４０５、５０５ ソース・ド
レイン領域 ５０５ａ ｎ型ＬＤＤ領域 １０６、２０６ Ｔｉ膜 １０７、２０７ ＢＦ2 + ３０７、４０７ ｐ型不純物 ５０７ ボロン １０８、２０８、４０８、５０８ ポケット領域 ４０８ａ ｐ型不純物領域 ２０９、３０９、４０９、５０９ サイドウォール ２１０、５１０ ＴｉＳｉ2 膜 ３１１ ハロー領域
ン基板 １０２、２０２、３０２、４０１、５０２ ゲート酸化
膜 １０３、２０３、３０３、４０３、５０３ ゲート電極 １０３ａ ポリシリコン膜 １０３ｂ タングステンシリサイド膜 １０４、２０４ Ａｓ+ ３０４、４０４、５０４ａ、５０４ｂ ｎ型不純物 １０５、２０５、３０５、４０５、５０５ ソース・ド
レイン領域 ５０５ａ ｎ型ＬＤＤ領域 １０６、２０６ Ｔｉ膜 １０７、２０７ ＢＦ2 + ３０７、４０７ ｐ型不純物 ５０７ ボロン １０８、２０８、４０８、５０８ ポケット領域 ４０８ａ ｐ型不純物領域 ２０９、３０９、４０９、５０９ サイドウォール ２１０、５１０ ＴｉＳｉ2 膜 ３１１ ハロー領域
Claims (7)
- 【請求項１】 （１）第１導電型の半導体基板上にゲー
ト絶縁膜を介して下部のゲート長が上部のそれより短く
なるように加工されたゲート電極を形成する工程と、 （２）前記半導体基板上に、前記ゲート電極の上部部分
の影となる領域に開口を有するマスク材を難イオン透過
性材料を用いて形成する工程と、 （３）前記ゲート電極および前記マスク材をマスクとし
て第１導電型の不純物を前記半導体基板に対して斜めに
イオン注入することにより前記半導体基板より不純物濃
度の高い第１導電型の不純物領域を形成する工程と、 （４）前記マスク材を除去する工程と、 （５）前記ゲート電極をマスクとして第２導電型の不純
物をイオン注入することにより第２導電型のソース・ド
レイン領域を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 （１′）第１導電型の半導体基板上にゲ
ート絶縁膜を介して下部のゲート長が上部のそれより短
くなるように加工されたゲート電極を形成する工程と、 （２′）前記ゲート電極をマスクとして第２導電型の不
純物をイオン注入することにより第２導電型のソース・
ドレイン領域を形成する工程と、 （３′）前記半導体基板上に、前記ゲート電極の上部部
分の影となる領域に開口を有するマスク材を難イオン透
過性材料を用いて形成する工程と、 （４′）前記ゲート電極および前記マスク材をマスクと
して第１導電型の不純物を前記半導体基板に対して斜め
にイオン注入することにより前記半導体基板より不純物
濃度の高い第１導電型の不純物領域を形成する工程と、 （５′）前記マスク材を除去する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第（１）または前記第（１′）の工
程のゲート電極の形成工程が、 半導体基板上に逆台形形状の開口を有する絶縁膜を形
成するサブ工程、 前記逆台形形状の開口内を導電性材料にて埋め込むサ
ブ工程、 逆台形形状の開口を有する前記絶縁膜を除去するサブ
工程、 を含んでいることを特徴とする請求項１または２記載の
半導体装置の製造方法。 - 【請求項４】 前記第（１）または前記第（１′）の工
程のゲート電極の形成工程が、 半導体基板上に多結晶シリコン膜と高融点金属シリサ
イド膜からなる２層膜を形成するサブ工程、 前記多結晶シリコン膜と高融点金属シリサイド膜とを
同一パターンに加工するサブ工程、 前記高融点金属シリサイド膜をマスクとして前記多結
晶シリコン膜をサイドエッチングするサブ工程、を含ん
でいることを特徴とする請求項１または２記載の半導体
装置の製造方法。 - 【請求項５】 前記第（２）または前記第（３′）の工
程は、コリメートスパッタ法により高融点金属を堆積す
る工程であることを特徴とする請求項１または２記載の
半導体装置の製造方法。 - 【請求項６】 前記第（３）または前記第（４′）の工
程におけるイオン注入は、形成される前記第１導電型の
不純物領域の底面が前記第（５）または前記第（２′）
の工程により形成される前記ソース・ドレイン領域の底
面深さより深くなる条件にて行われることを特徴とする
請求項１または２記載の半導体装置の製造方法。 - 【請求項７】 前記第（５）または前記第（５′）の工
程の後、前記ソース・ドレイン領域上、または、前記ソ
ース・ドレイン領域上および前記ゲート電極上に高融点
金属シリサイド膜を形成する工程が付加されることを特
徴とする請求項１または２記載の半導体装置の製造方
法。
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| JP9100094A JP3028114B2 (ja) | 1997-04-17 | 1997-04-17 | 半導体装置の製造方法 |
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1997
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