KR100809332B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 집적 회로 장치 및 그 제조 방법이 제공된다. 반도체 집적 회로 장치는 반도체 기판 및 반도체 기판 상에 형성되며 일 방향으로 연장되어 배열된 다수개의 리세스 트렌치를 포함하며, 일 방향과 수직한 방향으로 인접한 리세스 트렌치의 종단 위치가 서로 다르다.
리세스 채널 어레이 트랜지스터, 리세스 트렌치

Description

반도체 집적 회로 장치 및 그 제조 방법{Semiconductor integrated circuit device and fabrication method for the same}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 리세스 채널 어레이 트랜지스터의 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 리세스 트렌치의 사시도이다.
도 2b는 도 2a의 A-A'을 따라 절단한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 4a 내지 도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 구형 리세스 채널 어레이 트랜지스터의 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 리세스 채널 어레이 트랜지스터
20: 구형 리세스 채널 어레이 트랜지스터
100: 반도체 기판 110: 리세스 트렌치
112: 구형 리세스 트렌치 120, 122: 게이트 절연막
130, 132: 게이트 전극 131: 캡핑막
140: 소스/드레인 영역 150: 스페이서
210: 패드 절연막 패턴 210a: 패드 절연막
220: 마스크막 패턴 220a: 마스크막
230: 포토레지스트 패턴 300: 광 마스크
310: 투광 영역 320: 차광 패턴
본 발명은 반도체 집적 회로 장치와 그 제조 방법에 관한 것으로, 더욱 상세하게는 생산성을 증가시킬 수 있는 반도체 집적 회로 장치와 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어들고 있으며, 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널의 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다.
채널의 길이가 감소함에 따라 소오스 전극과 드레인 전극의 공핍 영역이 채널 속으로 침투하여 유효 채널 길이가 줄어들게 된다. 따라서, 문턱 전압(threshold voltage)이 감소하여, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(short channel effect)가 유발된다. 또한, 트랜지스터 동작시 소오스 전극과 드레인 전극의 불순물들이 측면으로 확산되는 펀치쓰루(punchthrough) 효과가 발생되는 문제가 있다.
특히, 디자인 룰(design rule)이 축소됨에 따라 이러한 단채널 효과 및 이온 주입량의 증가 등으로 인해 누설 전류(leakage current)가 증가하여, 리프레시 타임(refresh time) 확보가 어려워진다.
따라서, 충분한 채널 길이를 확보하기 위하여 트랜지스터의 채널이 될 영역에 리세스 채널 트렌치(recess channel trench)를 형성하여 채널 길이를 증가시킨 구조가 리세스 채널 어레이 트랜지스터(Recess Channel Array Transistor; RCAT)이다.
리세스 채널 어레이 트랜지스터를 제조할 때에는, 일 방향으로 연장된 다수개의 리세스 트렌치를 형성하게 된다. 여기서, 리세스 트렌치를 형성하기 위하여 식각 공정을 진행하다 보면, 일 방향으로 연장된 리세스 트렌치의 종단 영역은 다른 영역에 비하여 식각량이 많아진다. 이에 따라, 리세스 트렌치의 종단 영역의 폭은 다른 영역의 폭보다 커지게 되고, 인접한 리세스 트렌치가 연결되는 브릿지(bridge)가 발생할 수 있다. 브릿지는 반도체 소자의 단락을 유발하여 반도체 소자의 불량을 발생시킬 수 있다. 불량률이 증가하면, 반도체 집적 회로 장치의 생산 성이 감소하게 된다.
특히, 리세스 트렌치의 하부가 구형인 구형 리세스 트렌치의 경우에는, 일반적인 리세스 트렌치의 폭보다 하부 영역의 폭이 더 크기 때문에 브릿지가 발생하기가 더 쉽다.
본 발명이 이루고자 하는 기술적 과제는, 생산성을 증가시킬 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 생산성을 증가시킬 수 있는 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 및 상기 반도체 기판 상에 형성되며 일 방향으로 연장되어 배열된 다수개의 리세스 트렌치를 포함하며, 상기 일 방향과 수직한 방향으로 인접한 상기 리세스 트렌치의 종단 위치가 서로 다르다.
상기 기술적 과제들을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 일 방향으로 연장되어 배열된 다수개의 리세스 트렌치를 형성하되, 상기 일 방향과 수직한 방향으로 인접한 상기 리세스 트렌치의 종단 위치가 서로 다르게 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1 내지 도 2b를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명한다.
우선, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 리세스 채널 어레이 트랜지스터에 대하여 설명한다. 도 1은 본 발명의 일 실시 예에 따른 반도체 집적 회로 장치의 리세스 채널 어레이 트랜지스터의 단면도이다.
도 1을 참조하면, 기판은 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX)로 형성된 소자 분리막에 의해 활성 영역과 소자 분리 영역으로 분리되며, 활성 영역 상에는 리세스 트렌치(110)를 구비하는 리세스 채널 어레이 트랜지스터(10)가 형성되어 있다.
리세스 채널 어레이 트랜지스터(10)는 리세스 트렌치(110), 게이트 절연막(120), 게이트 전극(130), 소스/드레인 영역(140) 및 스페이서(150)를 포함한다.
리세스 트렌치(110)는 반도체 기판(100) 상에 좁고 깊게 형성된다. 리세스 트렌치(110)에 대한 자세한 설명은 후술하기로 한다.
리세스 트렌치(110)의 내면에는 컨포말하게 게이트 절연막(120)이 형성된다. 게이트 절연막(120)은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx) 및 탄탈륨 산화막(TaOx) 등의 물질일 수 있다.
게이트 절연막(120) 상에는 리세스 트렌치(110)를 매몰하고, 리세스 트렌치(110) 상부로 돌출되도록, 게이트 전극(130)이 구비된다. 게이트 전극(130)은 폴리 실리콘, 게이트 금속 등이 게이트 절연막(120) 상에 차례로 적층되어 형성될 수 있으며, 상부에 캡핑막(131)을 구비할 수 있다. 이 때, 리세스 트렌치(110)의 상부로 돌출된 게이트 전극(130)의 폭은 리세스 트렌치(110)의 폭보다 약간 넓을 수 있다.
또한, 게이트 전극(130)의 양 옆 활성 영역에는 불순물이 주입된 소스/드레인 영역(140)이 구비된다. 소스/드레인 영역(140)은 예를 들어, 리세스 채널 어레이 트랜지스터(10)가 N형인 경우, N형 불순물이 이온 주입되어 형성될 수 있다.
돌출된 게이트 전극(130)의 양 측벽에는 스페이서(150)가 구비된다. 스페이서(150)는 질화막(SiN) 또는 산화막(SiO2)으로 형성될 수 있다.
이하, 도 2a 및 도 2b를 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 리세스 트렌치에 대하여 보다 자세하게 설명한다. 도 2a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 리세스 트렌치의 사시도이다. 도 2b는 도 2a의 A-A'을 따라 절단한 단면도이다.
리세스 트렌치(110)는 반도체 기판(100) 상에 좁고 깊게 형성되는데, 반도체 기판(100) 상에 다수개가 일 방향으로 연장되어 배열된다. 여기서, 리세스 트렌치(110)는 연장 방향인 일 방향과 수직한 방향으로 인접한 리세스 트렌치의 종단 위치가 서로 다르게 형성된다.
다수개의 리세스 트렌치(110)는 종단 위치가 서로 다른 인접한 두개의 리세스 트렌치(110)가 반복되어 배열되어 있는 형태로 형성될 수 있다. 즉, 다수개의 리세스 트렌치(110)의 종단은 지그재그로 배열될 수 있다.
리세스 트렌치(110)의 종단의 폭은 리세스 트렌치(110)를 형성하는 과정에서 다른 영역의 폭보다 크게 형성된다. 따라서, 인접한 리세스 트렌치(110)의 종단이 나란하게 형성되어 있으면, 인접한 리세스 트렌치(110)끼리 연결되는 브릿지(bridge)가 일어나 불량이 발생할 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 리세스 트렌치(110)는 리세스 트렌치(110)의 연장 방향인 일 방향과 수직한 방향으로 인접한 리세스 트렌치(110)들의 종단 위치가 서로 다르게 형성된다. 따라서, 리세스 트렌치(110)의 종단의 폭이 리세스 트렌치(110)의 다른 영역의 폭보다 크더라도, 인접한 리세스 트렌치(110)들이 연결되는 브릿지가 발생하지 않는다. 즉, 브릿지로 인한 반도체 집적 회로 장치의 불량이 줄어들게 됨으로써, 생산성이 증가할 수 있다.
이하, 도 1 내지 도 8b를 참조하여, 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터의 제조 방법을 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 4a 내지 도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 3 내지 도 4b를 참조하면, 반도체 기판(100) 상에 패드 절연막(210a) 및 마스크막(220a)을 형성한다(S10).
패드 절연막(210a)은 산화 공정(oxidation process)으로 형성할 수 있으며, 약 400℃의 온도에서 형성된 MTO(Medium Temperature Oxide)막으로 형성될 수 있다. 마스크막(220a)은 화학 기상 증착법에 의해 형성할 수 있으며, 예를 들어, 폴리 실리콘, SiN 및 SiON 등으로 형성할 수 있다.
이어서, 도 3, 도 5a 내지 도 5c를 참조하면, 마스크막(220a) 상부에 포토레지스트 패턴(230)을 형성한다(S20).
구체적으로 설명하면, 우선, 마스크막(220a) 상부에 포토레지스트를 도포한다. 이어서, 도 5a에 도시된 광 마스크(300)를 사용하여 사진 식각 공정을 진행한 다. 도 5a에 도시된 광 마스크(300)는, 리세스 트렌치(110)가 형성될 투광 영역(310)이 정의된 차광 패턴(320)을 포함한다. 이 때, 리세스 트렌치(110)가 형성될 투광 영역(310)은 연장 방향과 수직한 방향의 인접한 투광 영역(310)의 종단의 위치가 서로 다르게 형성된다.
도 5a에 도시된 광 마스크(300)를 사용하여 사진 식각 공정을 진행하면, 마스크막(220a) 상부에 포토레지스트 패턴(230)이 형성된다. 포토레지스트 패턴(230)은 광 마스크(300)의 투광 영역(310)에 대응되는 영역만 오픈되도록 형성된다. 따라서, 포토레지스트 패턴(230)에서 포토레지스트가 제거된 영역은 연장 방향과 수직한 방향으로 인접한 영역의 종단 위치가 서로 다르게 형성된다.
이어서, 도 3, 도 6a 및 도 6b를 참조하면, 마스크막(도 5b의 220a)을 패터닝하여 마스크막 패턴(220)을 형성한다(S30).
즉, 포토레지스트 패턴(230)을 식각 마스크로 하여 마스크막(220a)을 패터닝하여 마스크막 패턴(220)을 형성한다. 마스크막 패턴(220)은 포토레지스트 패턴(230)과 동일하게 형성된다. 즉, 마스크막 패턴(220)의 패턴이 형성된 영역은 연장 방향과 수직한 방향으로 인접한 영역의 종단 위치가 서로 다르게 형성된다.
이어서, 포토레지스트 패턴(230)을 애싱 공정(ashing process) 등으로 제거한다.
이어서, 도 3 및 도 7을 참조하면, 반도체 기판(100)을 식각하여 리세스 트렌치(110)를 형성한다(S40).
즉, 마스크막 패턴(220)을 식각 마스크로 하여 패드 절연막(도 6a의 210a) 및 반도체 기판(100)을 식각하여 리세스 트렌치(110)를 형성한다. 이 때, 패드 절연막(210a) 및 반도체 기판(100)을 식각하는 것은 건식 식각으로 진행할 수 있다.
이어서, 다시 도 2a 내지 도 3을 참조하면, 마스크막 패턴(도 7의 220) 및 패드 절연막 패턴(도 7의 210)을 제거한다(S50).
그러면, 반도체 기판(100) 상에 형성된 다수개의 리세스 트렌치(110)가 노출된다. 여기서, 다수개의 리세스 트렌치(110)는 일 방향으로 연장되어 배열되도록 형성되는데, 연장된 일 방향과 수직한 방향으로 인접한 리세스 트렌치(110)의 종단의 위치는 서로 다르도록 형성된다. 다수개의 리세스 트렌치(110)는 종단 위치가 서로 다른 인접한 두개의 리세스 트렌치(110)가 반복되어 배열되어 있는 형태로 형성될 수 있다. 즉, 다수개의 리세스 트렌치(110)의 종단은 지그재그로 배열될 수 있다.
한편, 리세스 트렌치(110)의 종단은 다른 영역보다 식각이 많이 진행되어, 리세스 트렌치(110)의 종단의 폭은 리세스 트렌치(110)의 다른 영역의 폭보다 크게 형성된다. 그러나, 리세스 트렌치(110)의 종단이 나란하지 않게 형성되기 때문에, 인접한 리세스 트렌치(110)의 종단이 연결되어 브릿지가 발생하는 것을 방지할 수 있다.
이어서, 다시, 도 1 및 도 3을 참조하면, 게이트 절연막(120), 게이트 전극(130), 소스/드레인 영역(140)을 형성하여 리세스 채널 어레이 트랜지스터(10)를 완성한다(S60).
구체적으로, 우선, 리세스 트렌치(110)의 내면에 컨포말하게 게이트 절연 막(120)을 형성한다. 게이트 절연막(120)은 예를 들어, 실리콘 산화막, 실리콘 산질화막, 티타늄 산화막 및 탄탈륨 산화막 등의 물질로 형성될 수 있다. 게이트 절연막(120)은 화학 기상 증착법 또는 스퍼터링(sputtering)의 방법으로 증착할 수 있다.
이어서, 게이트 절연막(120) 상에 게이트 전극(130)을 형성한다. 게이트 전극(130)은 게이트 절연막(120) 상에 폴리 실리콘, 금속층 등을 증착한 후 캡핑막(131)을 형성하고, 게이트 절연막(120), 폴리 실리콘, 금속층 등을 캡핑막(131)으로 패터닝하여 형성할 수 있다.
이어서, 게이트 전극(130) 측면에 스페이서(150)를 형성한다. 스페이서(150)를 형성하기 위해서는 우선 질화막(SiN) 또는 산화막(SiO2)을 화학 기상 증착(CVD) 방법으로 증착한 후, 이방성 식각하여 스페이서(150)를 형성한다.
이어서, 게이트 전극(130)에 정렬되도록 소스/드레인 영역(140)을 형성하여 리세스 채널 어레이 트랜지스터(10)를 완성한다. 소스/드레인 영역(140)은 활성 영역 상의 게이트 전극(130)의 양 옆에 불순물을 주입하여 형성한다. 이 때, N형 모스 트랜지스터인 경우, 비소(As) 또는 인(P) 등을 고농도의 수십 keV의 에너지로 이온 주입을 하고, P형 모스 트랜지스터의 경우, 붕소(B) 등을 고농도의 수십 keV의 에너지로 이온 주입을 하여 소스/드레인 영역(140)을 형성한다.
이하, 도 8을 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 8은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장 치의 구형 리세스 채널 어레이 트랜지스터의 단면도이다.
도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치가 본 발명의 일 실시예의 반도체 집적 회로 장치와 다른 점은 구형(spherical) 리세스 트렌치를 갖는다는 것이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 구형 리세스 트렌치(112)가 형성된 구형 리세스 채널 어레이 트랜지스터(20)를 포함한다.
구형 리세스 트렌치(112)는 하부가 구형으로 형성된 리세스 트렌치이다. 구형 리세스 트렌치(112)는 반도체 기판(100) 상에 다수개가 일 방향으로 연장되어 배열된다. 또한, 구형 리세스 트렌치(112)는 연장 방향인 일 방향과 수직한 방향으로 인접한 리세스 트렌치의 종단 위치가 서로 다르게 형성된다.
다수개의 구형 리세스 트렌치(112)는 종단 위치가 서로 다른 인접한 두개의 구형 리세스 트렌치(112)가 반복되어 배열되어 있는 형태로 형성될 수 있다. 즉, 다수개의 구형 리세스 트렌치(112)의 종단은 지그재그로 배열될 수 있다. 즉, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 구형 리세스 트렌치(112)는 도 2a에 도시된 리세스 트렌치와 같은 형태로 배열된다.
구형 리세스 트렌치(112)는 하부가 구형으로 형성되기 때문에 일반적인 리세스 트렌치보다 하부의 폭이 더 커지게 된다. 따라서, 다른 영역의 폭보다 크게 형성되는 종단이 연결되는 브릿지로 인한 불량이 발생하기 쉽다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 구형 리세스 트렌치(112)의 연장 방향인 일 방향과 수직한 방향으로 인접한 구형 리세스 트렌치(112)들의 종단 위치가 서로 다르게 형성된다. 따라서, 구형 리세스 트렌치(112)의 종단의 폭이 리세스 트렌치(110)의 다른 영역의 폭보다 크더라도, 인접한 구형 리세스 트렌치(112)들이 연결되는 브릿지가 발생하지 않는다. 즉, 반도체 집적 회로 장치의 불량이 줄어들게 됨으로써, 생산성이 증가할 수 있다.
한편, 구형 리세스 트렌치(112)는 리세스 트렌치의 하부가 구형으로 형성됨으로써, 일반적인 리세스 트렌치보다 리세스 트렌치의 곡률 반경이 커지게 되어 채널 길이가 증가되게 된다. 또한, 곡률 반경이 커짐에 따라 전계가 집중되는 것을 막을 수 있어, 리프레쉬 타임 특성이 좋아질 수 있다. 즉, 채널 길이가 증가하고, 리프레쉬 타임 특성이 좋아짐으로써, 트랜지스터가 보다 안정적으로 동작할 수 있다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 따르면, 인접한 구형 리세스 트렌치(112)들이 연결되는 브릿지의 발생률이 낮아짐으로써, 리세스 채널 어레이 트랜지스터보다 특성이 좋은 구형 리세스 채널 어레이 트랜지스터(20)를 보다 안정되게 형성할 수 있다. 따라서, 불량률이 낮아지고, 생산성이 증가할 수 있다.
이하, 도 8 내지 도 11을 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 9는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 셜명한 흐름도이다. 도 10 및 도 11은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법이 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 다른 점은, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치가 구형 리세스 트렌치를 갖는다는 것이다.
S40까지의 단계는 본 발명의 일 실시예와 동일하므로, 그 이후의 단계만을 설명한다.
도 9 및 도 10을 참조하면, 리세스 트렌치(110)의 하부를 등방성 식각하여, 구형 리세스 트렌치(112)를 형성한다(S45). 이 때, 등방성 식각은 건식 식각으로 진행할 수 있다.
이어서, 다시 도 9 및 도 11을 참조하면, 마스크막 패턴(도 10의 220) 및 패드 절연막(도 10의 210)을 제거한다(S52). 그러면, 반도체 기판(100) 상에 형성된 다수개의 구형 리세스 트렌치(112)가 노출된다.
이어서, 다시, 도 8 및 도 9를 참조하면, 구형 리세스 트렌치(112) 상에 게이트 절연막(120), 게이트 전극(130), 소스/드레인 영역(140)을 형성하여 구형 리세스 채널 어레이 트랜지스터(20)를 완성한다(S62).
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 인접한 리세스 트렌치들이 연결되는 브릿지가 발생하지 않음으로써, 반도체 집적 회로 장치의 불량률이 줄어들게 된다. 따라서, 생산성이 증가할 수 있다.
둘째, 인접한 리세스 트렌치들이 연결되는 브릿지의 발생률이 낮아짐으로써, 리세스 채널 어레이 트랜지스터보다 특성이 좋은 구형 리세스 채널 어레이 트랜지스터를 보다 안정되게 형성할 수 있다.

Claims (14)

  1. 반도체 기판; 및
    상기 반도체 기판 상에 형성되며 일 방향으로 연장되어 배열된 다수개의 리세스 트렌치를 포함하며, 상기 일 방향과 수직한 방향으로 인접한 상기 리세스 트렌치의 종단 위치가 서로 다른 반도체 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 다수개의 리세스 트렌치는 종단 위치가 서로 다른 인접한 두개의 리세스 트렌치가 반복되어 배열된 반도체 집적 회로 장치.
  3. 제 1항에 있어서,
    상기 다수개의 리세스 트렌치의 종단은 지그재그로 배열된 반도체 집적 회로 장치.
  4. 제 1항에 있어서,
    상기 리세스 트렌치는 구형(spherical) 리세스 트렌치인 반도체 집적 회로 장치.
  5. 제 1항에 있어서,
    상기 리세스 트렌치의 종단의 폭은 상기 리세스 트렌치의 다른 영역의 폭보다 큰 반도체 집적 회로 장치.
  6. 제 1항에 있어서,
    상기 리세스 트렌치의 내면에 컨포말하게 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 게이트 전극에 정렬되어 형성된 소오스/드레인 영역을 더 포함하는 반도체 집적 회로 장치.
  7. 반도체 기판 상에 일 방향으로 연장되어 배열된 다수개의 리세스 트렌치를 형성하되, 상기 일 방향과 수직한 방향으로 인접한 상기 리세스 트렌치의 종단 위치가 서로 다르게 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 다수개의 리세스 트렌치는 종단 위치가 서로 다른 인접한 두개의 리세스 트렌치가 반복되어 배열되도록 형성하는 반도체 집적 회로 장치의 제조 방법.
  9. 제 7항에 있어서,
    상기 다수개의 리세스 트렌치의 종단은 지그재그로 배열되도록 형성하는 반도체 집적 회로 장치의 제조 방법.
  10. 제 7항에 있어서,
    상기 리세스 트렌치를 형성하는 것은,
    반도체 기판 상에 패드 절연막 및 마스크막을 형성하고,
    상기 마스크막을 패터닝하여 마스크막 패턴을 형성하고,
    상기 마스크막 패턴을 식각 마스크로 하여 상기 패드 절연막 및 상기 반도체 기판을 식각하여 리세스 트렌치를 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  11. 제 7항에 있어서,
    상기 리세스 트렌치는 구형(spherical) 리세스 트렌치인 반도체 집적 회로 장치의 제조 방법.
  12. 제 11항에 있어서,
    상기 구형 리세스 트렌치를 형성하는 것은,
    반도체 기판 상에 패드 절연막 및 마스크막을 형성하고,
    상기 마스크막을 패터닝하여 마스크막 패턴을 형성하고,
    상기 마스크막 패턴을 마스크로 하여 상기 패드 절연막 및 상기 기판을 식각하여 리세스 트렌치를 형성하고,
    상기 리세스 트렌치의 밑면을 등방성 식각하여 밑면이 구형인 구형 리세스 트렌치를 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  13. 제 7항에 있어서,
    상기 리세스 트렌치의 종단의 폭은 상기 리세스 트렌치의 다른 영역의 폭보다 크게 형성되는 반도체 집적 회로 장치의 제조 방법.
  14. 제 7항에 있어서,
    상기 다수개의 리세스 트렌치를 형성한 후에,
    상기 리세스 트렌치의 내면에 컨포말하게 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극에 정렬되어 소오스/드레인 영역을 형성하여 리세스 채널 어레이 트랜지스터를 완성하는 것을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
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