KR101319470B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101319470B1
KR101319470B1 KR1020110130027A KR20110130027A KR101319470B1 KR 101319470 B1 KR101319470 B1 KR 101319470B1 KR 1020110130027 A KR1020110130027 A KR 1020110130027A KR 20110130027 A KR20110130027 A KR 20110130027A KR 101319470 B1 KR101319470 B1 KR 101319470B1
Authority
KR
South Korea
Prior art keywords
trench
region
base layer
layer
semiconductor device
Prior art date
Application number
KR1020110130027A
Other languages
English (en)
Other versions
KR20120068701A (ko
Inventor
아쓰시 나라자키
히사아키 요시다
카즈아키 히가시
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20120068701A publication Critical patent/KR20120068701A/ko
Application granted granted Critical
Publication of KR101319470B1 publication Critical patent/KR101319470B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Abstract

본 발명은, 트렌치 게이트 구조를 갖는 반도체 장치에 있어서, 트렌치 단부의 배치 형상을 개선하는 것으로, 게이트 산화막 내량저하나 내압발진을 방지할 수 있는 반도체 장치의 제공을 목적으로 한다. 본 발명에 따른 반도체 장치는, P베이스층(4)표면에서 P웰층(3)표면에 걸쳐 연장 형성되어, P웰층(3)표면에 연장방향의 트렌치 단부(8)를 가지는 트렌치(5)를 구비하고, 트렌치(5)는, 트렌치 단부(8)로부터 P베이스층(4)·P웰층(3)경계근방의 P베이스층(4)표면내에 걸쳐 연장하는 제1영역과, P베이스층(4)표면내에 있어서 제1영역단부로부터 연장하는 제2영역을 구비하고, 제1영역은, 제2영역보다도 그 트렌치 폭이 넓다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, 트렌치 게이트 구조를 갖는 전력용 반도체 장치의 종단영역에 관한 것이다.
반도체 장치로서의 파워 디바이스 반도체는, 모터 제어를 위한 인버터 회로나 컨버터 회로 등의 산업용으로서의 요구뿐만아니라, 최근에 있어서는 에코 의식이 높아짐에 따라, 풍력 발전이나 태양광 발전 등의 환경사업으로의 응용이 한창 행해지고 있다.
특히, 파워MOSFET에는 전원회로나 스위칭 전원회로등에 있어서의, 고속 스위칭 성능과 낮은 온-저항성능이 요구되고 있다.
파워MOSFET를 낮은 온-저항화하기 위해서는, 웨이퍼 프로세스에서의 패턴 미세화에 의한, 트랜지스터 셀 밀도향상이 기술 트렌드가 되고 있으며, 트랜지스터 셀을 고밀도화하기 위해 트렌치 게이트 구조가 채용되고 있다(특허문헌1참조).
또한, 고속 스위칭을 가능하게 하기 위해서 게이트 저용량화가 요구되며, 트렌치 개구폭을 좁히는 것이나 트렌치를 얕게 하는 것이 필요하게 된다. 또한 메쉬 트렌치뿐만아니라, 게이트 용량을 저감할 수 있는 스트라이프 트렌치도 이용되고 있다.
일본국 특허 제3904648호
트렌치 패턴을 가늘게 하기 위한 기술로서는, 엑시머 스테퍼에 의한 미세가공기술이 사용되지만, 이 경우, 패턴이 좁을 수록 트렌치 단부는 첨단형상이 된다.
트렌치 단부가 이러한 첨단형상이 된 곳에 게이트 산화막이 형성되면, 균일한 산화막이 형성되지 않고, 절연 내량이 저하한다는 문제가 있었다.
또한 게이트-소스를 단락시킨 상태에서, 소스-드레인간에 전압을 인가했을 때에, 트렌치 단부의 전계가 강해져 내압이 발진하는 등, 불안정한 상태가 된다는 문제가 있었다.
본 발명은, 상기와 같은 문제를 해결하기 위한 것으로, 트렌치 게이트 구조를 갖는 반도체 장치에 있어서, 트렌치 단부의 레이아웃 형상을 개선하는 것으로, 게이트 산화막 내량저하나 내압발진을 방지할 수 있는 반도체 장치의 제공을 목적으로 한다.
본 발명에 따른 반도체 장치는, 제1도전형의 반도체 기판 위에 형성된 제1도전형의 드리프트층과, 상기 드리프트층 표면에 선택적으로 형성된 제2도전형의 베이스층과, 상기 베이스층과 인접해서 상기 드리프트층 표면에 형성된 제2도전형의 웰층과, 상기 베이스층 표면에서 상기 웰층 표면에 걸쳐 연장하여 형성되어, 상기 웰층 표면에 연장방향의 트렌치 단부를 가지는 트렌치와, 상기 트렌치를 포함하는 상기 드리프트층 위에 선택적으로 형성된 게이트 전극을 구비하고, 상기 트렌치는, 상기 트렌치 단부로부터 상기 베이스층·상기 웰층 경계근방의 상기 베이스층 표면내에 걸쳐서 연장하는 제1영역과, 상기 베이스층 표면내에 있어서 상기 제1영역단부로부터 연장하는 제2영역을 구비하고, 상기 제1영역은, 상기 제2영역보다도 그 트렌치 폭이 넓다.
본 발명에 따른 반도체 장치에 의하면, 베이스층 표면에서 웰층 표면에 걸쳐 연장하여 형성되어, 상기 웰층 표면에 연장방향의 트렌치 단부를 가지는 트렌치를 구비하고, 상기 트렌치는, 상기 트렌치 단부로부터 상기 베이스층·상기 웰층 경계근방의 상기 베이스층 표면내에 걸쳐 연장하는 제1영역과, 상기 베이스층 표면내에 있어서 상기 제1영역단부로부터 연장하는 제2영역을 구비하고, 상기 제1영역은, 상기 제2영역보다도 그 트렌치 폭이 넓은 것에 의해, 트렌치 단부에 첨단형상이 형성되는 것을 억제하여, 게이트 산화막 내량저하나 내압발진을 방지하는 것이 가능하게 된다.
도 1은 실시형태 1에 따른 반도체 장치의 평면도다.
도 2는 실시형태 1에 따른 반도체 장치의 도 1의 G-G'단면도다.
도 3은 실시형태 1에 따른 반도체 장치의 도 1의 H-H'단면도다.
도 4는 실시형태 1에 따른 반도체 장치의 도 1의 I영역확대도다.
도 5는 실시형태 1에 따른 반도체 장치의 트렌치 단부로의 전계 강도를 나타낸 도면이다.
도 6은 실시형태 1에 따른 반도체 장치에서의, 게이트 리크 전류파형을 나타내는 도면이다.
도 7은 실시형태 1에 따른 반도체 장치에서의 드레인 내압파형을 나타낸 도면이다.
도 8은 실시형태 1에 따른 반도체 장치의 트렌치 종단영역의 평면도다.
도 9는 전제기술에 따른 반도체 장치의 평면도다.
도 10은 전제기술에 따른 반도체 장치의 도 9의 A-A'단면도다.
도 11은 전제기술에 따른 반도체 장치의 도 9의 B-B'단면도다.
도 12는 전제기술에 따른 반도체 장치의 도 9의 C영역확대도다.
도 13은 전제기술에 따른 반도체 장치의 전극단자를 추기한 도면이다.
도 14는 전제기술에 따른 반도체 장치의 트렌치 단부로의 전계 강도를 나타낸 도면이다.
도 15는 전제기술에 따른 반도체 장치의 게이트 리크 전류파형을 나타낸 도면이다.
도 16은 전제기술에 따른 반도체 장치의 드레인 내압파형을 나타낸 도면이다.
<A.실시형태 1>
도 9는, 본 발명의 전제기술로서의, 트렌치 게이트 구조를 갖는 파워MOSFET의 트렌치 종단영역의 평면도다. 편의상, 게이트 전극(107), 소스 전극(110)은 일부분을 나타내고, 또 N+소스 영역은 도시를 생략하고 있다.
도면에 나타내는 바와 같이, P웰층(103)과 P베이스층(104)에 걸쳐, 트렌치(105)가 복수배열되고, 각 트렌치(105)의 사이에, P웰층(103)과 P베이스층(104)에 걸쳐 (즉 P웰 단차부(12)를 걸쳐) 소스 콘택(109)이 복수형성되어 있다.
P웰층(103), 트렌치(105)을 덮도록 게이트 전극(107)이 형성되고, 또한 P베이스층(104), 소스 콘택(109), 일부의 P웰층(103), 일부의 트렌치(105)를 걸쳐, 소스 전극(110)이 형성된다.
도 10은, 도 9에 나타내는 트렌치 영역의 A-A'단면도, 도 11은, 도 9에 나타내는 실리콘 메사 영역의 B-B'단면도다.
도 11(B-B'단면)에 나타내는 바와 같이, 고농도 N형 기판(101)위에 형성된 저농도의 N형 드리프트층(102) 표면에, P웰층(103), P베이스층(104)이 인접하여 형성되고, 도 10(A-A'단면)에 나타내는 바와 같이, P베이스층(104)이 형성되는 영역으로부터 P웰층(103)이 형성되는 영역에 걸쳐 연장하여 트렌치(105)가 형성된다. 트렌치(105)는, P웰층(103)의 내부에, 연장방향의 종단구조인 트렌치 단부(111)를 가지고 있다.
트렌치(105)의 내벽에는, 게이트 산화막(106)이 형성되고, 산화막(106)의 더 내측에, 고농도의 인이 도핑된 폴리실리콘으로 이루어지는 게이트 전극(107)이 형성되어 있다.
도 10, 도 11에 나타내는 바와 같이, 또한 메인 면 전체를 덮도록 층간 절연막(108)이 형성되지만, 실리콘 메사 영역의 P웰층(103), P베이스층(104)위에 걸쳐 선택적으로 소스 콘택(109)이 형성되어 있다(도 11 참조).
또한, 그 상층에는, 소스 콘택(109)과 접속된, 알루미늄 혹은 알루미늄 실리콘으로 이루어지는 소스 전극(110)이 형성되어 있다.
도 12는, 트렌치 단부(111)를 확대한 C영역의 평면도다. 예를 들면 트렌치 폭 0.25μm이하와 같은 미세한 트렌치 패턴이 되면, 트렌치 단부(111)의 사진제판시의 해상도가 저하하고, 패턴이 예각형상이 된다. 그것에 따라, 트렌치 단부(111)가 첨단형상이 된다.
그 결과, 트렌치 단부(111)의 게이트 산화막(106)은, 트렌치 평면부(112) 보다도 얇게 형성된다.
도 13은, 도 10에 게이트, 소스, 드레인의 단자를 추기한, 미세한 트렌치 패턴을 형성했을 경우의 단면도다. D영역은, 도 12의 트렌치 단부(111)의 게이트 끌어 올림부이고, E영역은, 마찬가지로 트렌치 단부(111)의 트렌치 저부이다. 도 13에 나타내는 바와 같이, 미세한 트렌치 패턴을 형성 했기 때문에, D영역에서 E영역에 걸쳐 형성되는 게이트 산화막(106)은 얇게 형성되게 된다.
여기에서, 게이트 절연 내량을 측정할 경우에는, 소스와 드레인을 단락한 상태에서, 게이트-소스간에 전압(Vg)을 인가하고, 전류(Ig)를 계측한다. 또한 드레인-소스간의 내압을 측정할 경우에는, 게이트와 소스를 단락한 상태에서, 드레인에 전압(Vd)을 인가하고, 드레인 전류(Id)를 계측한다. 이 때의 드레인 전류를 새는 전류라고도 부른다.
도 14는, 트렌치 단부(111)로의 게이트 절연 내량측정시의 전계 강도를 나타낸 것이다. 도 14에 나타내는 바와 같이 트렌치 단부(111)에서는, 다방향으로부터의 전계가 1점에 집중하므로, 트렌치 평면부(112)보다도 강한 전계가 걸리게 된다.
그 결과, 도 15에 나타내는 바와 같이, 게이트로의 인가전계가 약 3MV/cm을 넘는 곳부터 리크 전류가 증가한다. 또한, 도 15는, 가로축에 게이트로의 인가전계 [MV/cm], 세로축에 리크 전류 [A]를 취하여, 인가전계와 리크 전류와의 관계를 나타낸 것이다.
또한 드레인-소스간 내압측정시에 있어서도, 트렌치 단부(111)에 있어서의 강전계에 의해 내압발진현상이 일어나는 것이 판명되고 있다. 도 16은, 드레인 내압 86V의 MOSFET칩을 AC반파로 측정한 내압파형으로, 어밸런쉬 항복 전류가 발진하므로, 불안정한 상태가 되고 있음을 알 수 있다. 또한 도 16에 있어서는, 가로축에 드레인 내압 [V], 세로축에 드레인 전류 [A]를 취하고 있다.
이상과 같은 문제를 해결할 수 있는 반도체 장치에 대해서, 이하의 실시형태에 있어서 나타낸다.
<A -1.구성>
도 1은, 본 발명에 따른 반도체 장치인, 트렌치 게이트 구조를 갖는 파워MOSFET의 트렌치 종단영역의 평면도다. 편의상, 게이트 전극(7)과 소스 전극(11)은 일부분을 나타내고, 또 N+소스 영역은 도시를 생략하고 있다.
도면에 나타내는 바와 같이, P웰층(3)과 P베이스층(4)에 걸쳐, 트렌치(5)가 복수배열되고, 각 트렌치(5) 사이에, 마찬가지로 P웰층(3)과 P베이스층(4)에 걸쳐 (즉 P웰 단차부(12)를 걸쳐서) 소스 콘택(10)이 복수형성되어 있다.
P웰층(3), 트렌치(5)를 덮도록 게이트 전극(7)이 형성되고, 또한 P베이스층(4), 소스 콘택(10), P웰층(3)의 일부, 트렌치(5)의 일부를 덮어서, 소스 전극(11)이 형성된다.
도 2는, 도 1에 나타내는 트렌치 영역의 G-G'단면도, 도 3은, 도 1에 나타내는 실리콘 메사 영역의 H-H'단면도다.
도 3(H-H'단면)에 나타내는 바와 같이, 제1도전형의 반도체 기판으로서의 고농도 N형 기판(1)위에 형성된 저농도의 N형 드리프트층(2) (제1도전형의 드리프트층)표면에，함께 제2도전형의 P웰층(3), P베이스층(4)이 인접해서 선택적으로 형성되고, 도 2(G-G'단면)에 나타내는 바와 같이, P베이스층(4)이 형성되는 영역으로부터 P웰층(3)이 형성되는 영역에 걸쳐 연장하여 트렌치(5)가 형성된다. 트렌치(5)는, P웰층(3)의 내부에, 연장방향의 종단구조인 트렌치 단부(8)를 가지고 있다.
트렌치(5)의 내벽에는, 게이트 산화막(6)이 형성되고, 게이트 산화막(6)의 더 내측에, 고농도의 인이 도핑된 폴리실리콘으로 이루어지는 게이트 전극(7)이 형성되어 있다. 게이트 전극(7)은, 트렌치(5)를 포함하는 N형 드리프트층(2)위에 선택적으로 형성된다.
또한 메인 면 전체를 덮도록 층간 절연막(9)이 형성되지만 (도 2, 도 3), 실리콘 메사 영역의 P웰층(3)과, P베이스층(4)위에 걸쳐, 선택적으로 소스 콘택(10)이 형성되어 있다(도 3).
또한 그 상층에는, 소스 콘택(10)과 접속된 알루미늄 혹은 알루미늄 실리콘으로 이루어지는 소스 전극(11)이 형성되어 있다.
트렌치 단부(8)는, 트렌치 폭를 다른 부분에 비해 오버 사이징하여 형성되고, 또 오버 사이징된 트렌치 단부(8)(제1영역)는, P웰층(3)과 P베이스층(4)의 경계인 P웰 단차부(12)근방의 P베이스층(4)표면내에 걸쳐 연장한다. 즉, 오버 사이징해서 형성한 트렌치 단부(8)(제1영역)와, 오버 사이징하지 않고 형성한 트렌치 평면부(112)(제2영역)의 경계가, P웰층(3)과 P베이스층(4)의 경계인 P웰 단차부(12)보다도 P베이스층(4)측에 있는 것이다. 여기에서, 오버 사이징이라 함은, 특정한 개소의 치수를 규정 크기보다도 크게 형성하는 것이며, 본 발명에 있어서는, 트렌치 폭를 넓게 형성하는 것이 대응한다.
도 4는, 트렌치 단부(8)를 확대한 I영역(도 1 참조)의 평면도다. 트렌치 단부(8)를 오버 사이징하는 것으로 첨단형상이 되지 않고, 트렌치 내벽의 게이트 산화막(6)은, 트렌치 평면부(112)와 트렌치 단부(8)로 균일하게 형성된다.
또한, 오버 사이징한 영역(제1영역)이, P웰층(3)으로부터 P웰 단차부(12)를 사이에 두고 P베이스층(4)에까지 이르고 있기 때문에, P웰층(3)형성시에 발생하는 실리콘 단차에 의한 트렌치 사진제판 마진의 저하를 억제 할 수 있다.
트렌치(5)의 개구폭으로서는, 도 8에 나타내는 바와 같이, 오버 사이징하지 않는 부분(제2영역)의 트렌치 폭X가 0.25μm이하의 반도체 장치에 적용하는 것으로, 미세화했을 경우에 있어서의, 트렌치 단부(8)의 전계완화의 효과를 발휘할 수 있다. 또한 오버 사이징한 부분(제1영역)의 트렌치 폭Y를 0.35μm이상으로 설정하는 것으로, P웰층(3)형성 패턴의 P웰 단차부(12)에 의한 트렌치 사진제판 마진의 저하를 더욱 더 억제 할 수 있다. 또한, 상기한 트렌치 폭는 예시이며, 본 발명에 있어서의 트렌치 폭를 제한하는 것은 아니다.
<A -2.동작>
여기에서, 게이트 절연 내량을 측정할 경우에는, 소스와 드레인을 단락한 상태에서, 게이트-소스간에 전압(Vg)을 인가하고, 전류(Ig)를 계측한다. 또한 드레인-소스간의 내압을 측정할 경우에는, 게이트와 소스를 단락한 상태에서, 드레인에 전압(Vd)을 인가하고, 드레인 전류(Id)를 계측한다. 이 때의 드레인 전류를 새는 전류라고도 부른다.
도 5에는, 본 발명에 따른 반도체 장치의 트렌치 단부(8)로의 게이트 절연 내량측정시의 전계 강도를 나타낸다. 도 5에 나타내는 바와 같이, 본 발명에 따른 반도체 장치의 트렌치 단부(8)에는, 전계가 집중하지 않고, 트렌치 평면부(112)와 동일한 전계가 걸리는 것을 알 수 있다.
그 결과, 도 6에 나타내는 바와 같이 게이트로의 인가전계가 약 5MV/cm을 넘는 곳까지 리크 전류는 거의 발생하지 않고, 게이트 절연 내량이 향상하고 있음을 알 수 있다. 한편, 도 6은, 가로축에 게이트로의 인가전계 [MV/cm], 세로축에 리크 전류 [A]를 취하여, 인가전계와 리크 전류와의 관계를 나타낸 것이다.
또한 드레인-소스간 내압측정시에 있어서도, 트렌치 단부(8)에 있어서의 전계완화에 의해, 리크 전류나 발진현상의 발생도 없어 정상적인 내압파형을 나타낸다. 도 7은, 드레인 내압 86V의 MOSFET칩을 AC반파로 측정한 내압파형이며, 정상적인 내압파형이 얻어지고 있다. 또한 도 7에 있어서는, 가로축에 드레인 내압 [V], 세로축에 드레인 전류 [A]를 취하고 있다.
본 실시예에서는, 실리콘 재료를 사용한 파워MOSFET에서의 적용 예를 나타냈지만, 최근개발이 진행되어 고효율이 기대되는 와이드 밴드 갭 반도체(실리콘 카바이드 등)를 사용한 디바이스에 적용하는 경우라도, 마찬가지로 효과를 나타낸다.
또한 이상의 실시예에서는, 반도체 장치로서 예를 들면 파워MOSFET에 대해서 기술했지만, IGBT등 다른 반도체 장치에 있어서도 같은 효과를 나타낸다.
<A -3.효과>
본 발명에 따른 실시형태 1에 의하면, 반도체 장치에 있어서, P베이스층(4)표면에서 P웰층(3)표면에 걸쳐 연장 형성되어, P웰층(3)표면에 연장방향의 트렌치 단부(8)를 가지는 트렌치(5)를 구비하고, 트렌치(5)는, 트렌치 단부(8)로부터 P베이스층(4)·P웰층(3)경계근방의 P베이스층(4)표면내에 걸쳐 연장하는 제1영역과, P베이스층(4)표면내에 있어서 제1영역단부로부터 연장하는 제2영역을 구비하고, 제1영역은, 제2영역보다도 그 트렌치 폭이 넓은 것으로, 트렌치 단부(8)에 첨단형상이 형성되는 것을 억제하여, 게이트 산화막 내량저하나 내압발진을 방지하는 것이 가능하게 된다.
또한, P웰층(3)과 P베이스층(4)의 경계까지 오버 사이징한 제1영역을 연장하는 것으로, P웰층(3)과 P베이스층(4)의 경계부에 형성되는 단차영역에 의한, 사진제판 해상불량을 방지한다.
또한 본 발명에 따른 실시형태 1에 의하면, 반도체 장치에 있어서, 제2영역의 트렌치 폭는, 0.25μm이하인 것으로, 미세한 트렌치 패턴을 형성할 수 있고, 장치의 소형화를 실현 할 수 있다. 또한 미세 패턴일 수록 첨단형상이 되므로, 트렌치 단부(8)를 접속하는 것에 의한, 내압불량방지와 게이트 절연파괴 내량향상의 효과를 얻을 수 있다.
또한 본 발명에 따른 실시형태 1에 의하면, 반도체 장치에 있어서, 제1영역의 트렌치 폭는, 0.35μm이상인 것으로, 트렌치 단부(8)가 첨단형상이 되는 것을 억제할 수 있다.
또한 P웰층(3)과 P베이스층(4)의 경계에 형성되는 단차영역에 의한, 사진제판 해상불량이 억제된다.
또한 본 발명에 따른 실시형태 1에 의하면, 반도체 장치에 있어서, 반도체 기판으로서의 고농도 N형 기판(1)은, 와이드 밴드 갭 반도체로 이루어지는 것으로,보다 효율이 높은 반도체 장치를 실현 할 수 있다.
본 발명의 실시예에서는, 각 구성요소의 재질, 재료, 실시의 조건 등에 관해서도 기재하고 있지만, 이것들은 예시이며 기재한 것에 한정되는 것은 아니다.
1,101고농도 N형 기판 2,102 : N형 드리프트층,
3,103 : P웰층 4,104 : P베이스층
5,105 : 트렌치 6,106 : 게이트 산화막,
7,107 : 게이트 전극 8,111 : 트렌치 단부
9,108 : 층간 절연막 10,109 : 소스 콘택,
11,110 : 소스 전극 12 : P웰 단차부
112 : 트렌치 평면부.

Claims (4)

  1. 제1도전형의 반도체 기판 위에 형성된 제1도전형의 드리프트층과,
    상기 드리프트층 표면에 선택적으로 형성된 제2도전형의 베이스층과,
    상기 베이스층과 인접해서 상기 드리프트층 표면에 형성된 제2도전형의 웰층과,
    상기 베이스층 표면에서 상기 웰층 표면에 걸쳐 연장 형성되어, 상기 웰층 표면에 연장방향의 트렌치 단부를 가지는 트렌치와,
    상기 트렌치를 포함하는 상기 드리프트층 위에 선택적으로 형성된 게이트 전극을 구비하고,
    상기 트렌치는, 상기 트렌치 단부로부터 상기 베이스층·상기 웰층 경계근방의 상기 베이스층 표면내에 걸쳐 연장하는 제1영역과, 상기 베이스층 표면내에 있어서 상기 제1영역단부로부터 연장하는 제2영역을 구비하고,
    상기 제1영역은, 상기 제2영역보다도 그 트렌치 폭이 넓은 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2영역의 트렌치 폭는, 0 보다 크고, 0.25μm 이하인 반도체 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제1영역의 트렌치 폭은 0.35μm 이상인 반도체 장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 반도체 기판은, 와이드 밴드 갭 반도체로 이루어진 반도체 장치.
KR1020110130027A 2010-12-17 2011-12-07 반도체 장치 KR101319470B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2010-281547 2010-12-17
JP2010281547A JP5656608B2 (ja) 2010-12-17 2010-12-17 半導体装置

Publications (2)

Publication Number Publication Date
KR20120068701A KR20120068701A (ko) 2012-06-27
KR101319470B1 true KR101319470B1 (ko) 2013-10-17

Family

ID=46233261

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110130027A KR101319470B1 (ko) 2010-12-17 2011-12-07 반도체 장치

Country Status (5)

Country Link
US (1) US8530966B2 (ko)
JP (1) JP5656608B2 (ko)
KR (1) KR101319470B1 (ko)
CN (1) CN102544071B (ko)
DE (1) DE102011086733B4 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101422953B1 (ko) 2012-12-14 2014-08-13 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
KR101452091B1 (ko) 2013-02-26 2014-10-16 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
JP6020317B2 (ja) * 2013-04-05 2016-11-02 三菱電機株式会社 半導体素子
JP6360191B2 (ja) * 2014-10-29 2018-07-18 株式会社日立製作所 電力変換装置
JP6600475B2 (ja) 2015-03-27 2019-10-30 ローム株式会社 半導体装置
JP2018074126A (ja) * 2016-11-04 2018-05-10 トヨタ自動車株式会社 半導体装置
JP6632513B2 (ja) * 2016-12-07 2020-01-22 株式会社東芝 半導体装置及びその製造方法
JP6967907B2 (ja) 2017-08-07 2021-11-17 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6876767B2 (ja) * 2019-10-07 2021-05-26 ローム株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040124464A1 (en) * 2002-12-25 2004-07-01 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device having semiconductor-layer-forming position controlled by ion implantation without using photoresist pattern, and method of manufacturing such power semiconductor device
KR100809332B1 (ko) * 2006-09-04 2008-03-05 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3904648B2 (ja) 1997-01-31 2007-04-11 株式会社ルネサステクノロジ 半導体装置
US6303410B1 (en) * 1998-06-01 2001-10-16 North Carolina State University Methods of forming power semiconductor devices having T-shaped gate electrodes
GB0012138D0 (en) * 2000-05-20 2000-07-12 Koninkl Philips Electronics Nv A semiconductor device
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7560359B2 (en) * 2004-11-26 2009-07-14 Samsung Electronics Co., Ltd. Methods of forming asymmetric recesses and gate structures that fill such recesses and related methods of forming semiconductor devices that include such recesses and gate structures
JP2006229135A (ja) * 2005-02-21 2006-08-31 Denso Corp 半導体装置の製造方法
US7276766B2 (en) * 2005-08-01 2007-10-02 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance
JP2005322949A (ja) 2005-08-05 2005-11-17 Renesas Technology Corp 半導体装置
JP2007048769A (ja) * 2005-08-05 2007-02-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7667265B2 (en) * 2006-01-30 2010-02-23 Fairchild Semiconductor Corporation Varying mesa dimensions in high cell density trench MOSFET
JP2009188294A (ja) * 2008-02-08 2009-08-20 Nec Electronics Corp パワーｍｏｓｆｅｔ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040124464A1 (en) * 2002-12-25 2004-07-01 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device having semiconductor-layer-forming position controlled by ion implantation without using photoresist pattern, and method of manufacturing such power semiconductor device
KR100809332B1 (ko) * 2006-09-04 2008-03-05 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법

Also Published As

Publication number Publication date
DE102011086733A1 (de) 2012-06-21
US20120153382A1 (en) 2012-06-21
DE102011086733B4 (de) 2020-03-26
CN102544071A (zh) 2012-07-04
CN102544071B (zh) 2014-11-05
JP2012129446A (ja) 2012-07-05
JP5656608B2 (ja) 2015-01-21
US8530966B2 (en) 2013-09-10
KR20120068701A (ko) 2012-06-27

Similar Documents

Publication Publication Date Title
KR101319470B1 (ko) 반도체 장치
US9634130B2 (en) Semiconductor device
US8120098B2 (en) Semiconductor device and power converter using the same
US11056584B2 (en) Semiconductor device
US9136362B2 (en) Semiconductor device having lateral element
JP2009038318A (ja) 半導体装置
US8772833B2 (en) Power semiconductor device and fabrication method thereof
KR20090007327A (ko) 전력 디바이스를 위한 전하 균형 기술
JP2004519848A (ja) 半導体デバイス
CN103579311A (zh) 半导体装置
US20120119318A1 (en) Semiconductor device with lateral element
KR100882226B1 (ko) 전력용 반도체장치
JP2012064849A (ja) 半導体装置
JPH04361571A (ja) Ｍｏｓ型半導体装置
US9111766B2 (en) Transistor device with a field electrode
JP7176206B2 (ja) 炭化珪素半導体装置および炭化珪素半導体回路装置
JP2012015279A (ja) 半導体装置及びその製造方法
KR20140034054A (ko) 반도체 장치 및 그것을 이용한 반도체 집적 회로 장치
CN107104100B (zh) 双极性晶体管装置
JP6635900B2 (ja) 半導体装置
JP2017073410A (ja) 半導体装置および半導体装置の製造方法
KR101616157B1 (ko) 전력 반도체 소자 및 그 제조 방법
CN203910806U (zh) 半导体器件
WO2022097221A1 (ja) 半導体装置、電力変換装置及び半導体装置の製造方法
US20240047563A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170920

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 6