CN102544071A - 半导体装置 - Google Patents
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Abstract
本发明的目的是提供一种具有沟槽栅构造的半导体装置，以通过改善沟槽端部的布局形状，能够防止栅极氧化膜强度下降或耐压振荡。本发明涉及的半导体装置具备沟槽(5)，从P基极层(4)表面跨越延伸到P阱层(3)表面而形成，且在P阱层(3)表面具有延伸方向的沟槽端部(8)，沟槽(5)具备从沟槽端部(8)跨越延伸到P基极层(4)与P阱层(3)边界附近的P基极层(4)表面内的第1区域，以及在P基极层(4)表面内从第1区域端部延伸的第2区域，第1区域的沟槽宽度比第2区域的沟槽宽度宽。
Description
技术领域
本发明涉及半导体装置，特别涉及具有沟槽栅(trench gate)构造的电力用半导体装置的末端区域。
背景技术
作为半导体装置的功率器件半导体，不仅作为用于马达控制的反相电路(inverter circuit)、转换电路(converter circuit)等的产业用的需要，近年来，由于环保意识的提高，所以在风力发电、太阳光发电等的环境事业的应用逐渐增多。
特别是，在电源电路或开关电源电路等中，对功率MOSFET要求高速开关性能和低导通电阻性能。
为使功率MOSFET低导通电阻化，利用晶圆工艺中的图案细微化，提高晶体管单元密度成为技术趋势，为使晶体管单元高密度化而采用沟槽栅构造(参照专利文献1)。
而且，为了能进行高速开关，需要要求栅极低电容化、使沟槽开口宽度狭窄或使沟槽浅。另外，不仅是网孔沟槽(mesh trench)，也使用能降低栅极电容的条纹沟槽(stripe trench)。
专利文献1：日本专利第3904648号公报
发明内容
作为使沟槽图案细的技术，使用受激准分子分档器(excimerstepper)的细微加工技术，但在这种情况下，图案越窄，则沟槽端部越成为尖端形状。
如果在沟槽端部成为这样的尖端形状的部位形成栅极氧化膜，则存在着不能形成均匀的氧化膜、绝缘强度(耐量)下降这一问题。
另外，在使栅极-源极短路的状态下，在源极-漏极间施加电压时，存在着成为沟槽端部的电场变强、耐压振荡等不稳定的状态这一问题。
本发明为解决如上所述的问题构思而成，其目的是提供一种具有沟槽栅构造的半导体装置，以通过改善沟槽端部的布局形状，能够防止栅极氧化膜强度下降或耐压振荡。
本发明涉及的半导体装置具备：第1导电型的漂移层，在第1导电型的半导体衬底上形成；第2导电型的基极层，在所述漂移层表面选择性地形成；第2导电型的阱层，与所述基极层邻接且在所述漂移层表面形成；沟槽，从所述基极层表面跨越延伸到所述阱层表面而形成，且在所述阱层表面具有延伸方向的沟槽端部；以及栅极电极，在包含所述沟槽的所述漂移层上选择性地形成，所述沟槽具备从所述沟槽端部跨越延伸到所述基极层与所述阱层边界附近的所述基极层表面内的第1区域，以及在所述基极层表面内从所述第1区域端部延伸的第2区域，所述第1区域的沟槽宽度比所述第2区域的沟槽宽度宽。
依据本发明涉及的半导体装置，通过以下构成，即具备从基极层表面跨越延伸到阱层表面而形成，且在所述阱层表面具有延伸方向的沟槽端部的沟槽，所述沟槽具备从所述沟槽端部跨越延伸到所述基极层与所述阱层边界附近的所述基极层表面内的第1区域，以及在所述基极层表面内从所述第1区域端部延伸的第2区域，所述第1区域的沟槽宽度比所述第2区域的沟槽宽度宽，从而能够抑制在沟槽端部形成尖端形状，且防止栅极氧化膜强度下降或耐压振荡。
附图说明
图1是实施方式1涉及的半导体装置的俯视图。
图2是实施方式1涉及的半导体装置的图1的G-G’截面图。
图3是实施方式1涉及的半导体装置的图1的H-H’截面图。
图4是实施方式1涉及的半导体装置的图1的I区域放大图。
图5是示出实施方式1涉及的半导体装置的向沟槽端部的电场强度的图。
图6是示出在实施方式1涉及的半导体装置的栅极泄漏电流波形的图。
图7是示出在实施方式1涉及的半导体装置的漏极耐压波形的图。
图8是实施方式1涉及的半导体装置的沟槽末端区域的俯视图。
图9是前提技术涉及的半导体装置的俯视图。
图10是前提技术涉及的半导体装置的图9的A-A’截面图。
图11是前提技术涉及的半导体装置的图9的B-B’截面图。
图12是前提技术涉及的半导体装置的图9的C区域放大图。
图13是前提技术涉及的半导体装置的追加标记电极端子的图。
图14是示出前提技术涉及的半导体装置的向沟槽端部的电场强度的图。
图15是示出前提技术涉及的半导体装置的栅极泄漏电流波形的图。
图16是示出前提技术涉及的半导体装置的漏极耐压波形的图。
具体实施方式
<A.实施方式1>
图9是作为本发明的前提技术的具有沟槽栅构造的功率MOSFET的沟槽末端区域的俯视图。方便起见，栅极电极107、源极电极110示出一部分，另外省略N+源极区域的图示。
如图所示，跨越P阱层103和P基极层104地排列多个沟槽105，在各沟槽105之间，跨越P阱层103和P基极层104(即跨越P阱阶梯差部12)地形成多个源极接触部109。
以覆盖P阱层103、沟槽105的方式形成栅极电极107，另外，覆盖P基极层104、源极接触部109、一部分P阱层103、一部分沟槽105，而形成源极电极110。
图10是图9所示的沟槽区域的A-A’截面图；图11是图9所示的硅台面区域的B-B’截面图。
如图11(B-B’截面)所示，在高浓度N型衬底101上形成的低浓度N型漂移层102表面，邻接形成P阱层103、P基极层104，如图10(A-A’截面)所示，在从形成P基极层104的区域跨越延伸到形成P阱层103的区域，形成沟槽105。在P阱层103的内部，沟槽105具有作为延伸方向的末端构造的沟槽端部111。
在沟槽105的内壁，形成栅极氧化膜106，在栅极氧化膜106的更靠近内侧，形成由掺杂高浓度的磷的多晶硅构成的栅极电极107。
如图10、图11所示，进一步以覆盖主面整体的方式形成层间绝缘膜108，但跨越在硅台面区域的P阱层103、P基极层104上，选择性地形成源极接触部109(参照图11)。
而且在其上层，形成与源极接触部109连接的、由铝或铝硅构成的源极电极110。
图12是放大沟槽端部111的C区域的俯视图。例如，在沟槽宽度为0.25μm以下那样的细微的沟槽图案的情况下，沟槽端部111的照相制版时的分辨率下降，图案成为锐角形状。与之相伴的是，沟槽端部111成为尖端形状。
其结果是，沟槽端部111的栅极氧化膜106形成为比沟槽平面部112薄。
图13是追加标记图10的栅极、源极、漏极的端子的、在形成细微的沟槽图案的情况下的截面图。D区域是图12的沟槽端部111的栅极拉升部，E区域是相同的沟槽端部111的沟槽底部。如图13所示，由于形成细微的沟槽图案，所以从D区域形成到E区域的栅极氧化膜106会较薄地形成。
这里，在测定栅极绝缘强度时，在短路源极和漏极的状态下，在栅极-源极间施加电压(Vg)，并测量电流(Ig)。另外，在测定漏极-源极间的耐压时，在短路栅极和源极的状态下，在漏极施加电压(Vd)，并测量漏极电流(Id)。此时的漏极电流也称为泄漏电流。
图14是示出测定沟槽端部111的栅极绝缘强度时的电场强度的图。如图14所示，在沟槽端部111中，来自多个方向的电场集中于1点，所以施加比沟槽平面部112强的电场。
其结果是，如图15所示，从向栅极施加的电场大概超过3MV/cm时开始，泄漏电流增加。此外，图15中横轴取为向栅极的施加电场[MV/cm]，纵轴取为泄漏电流[A]，且示出施加电场和泄漏电流的关系。
另外，在漏极-源极间耐压测定时，已判明沟槽端部111中的强电场导致耐压振荡现象的发生。图16是用AC半波测定漏极耐压86V的MOSFET芯片的耐压波形，了解到由于雪崩(avalanche)击穿电流的振荡，所以处于不稳定状态。此外在图16中，横轴取为漏极耐压[V]，纵轴取为漏极电流[A]。
在以下的实施方式中示出能解决以上那样的问题的半导体装置。
<A-1.结构>
图1是本发明涉及的半导体装置，是具有沟槽栅构造的功率MOSFET的沟槽末端区域的俯视图。方便起见，栅极电极7和源极电极11示出一部分，另外省略N+源极区域的图示。
如图所示，跨越P阱层3和P基极层4排列多个沟槽5，在各沟槽5之间，同样地跨着P阱层3和P基极层4(即跨越P阱阶梯差部12)形成多个源极接触部10。
以覆盖P阱层3、沟槽5的方式形成栅极电极7，另外，覆盖P基极层4、源极接触部10、P阱层3的一部分、沟槽5的一部分而形成源极电极11。
图2是图1所示的沟槽区域的G-G’截面图；图3是图1所示的硅台面区域的H-H’截面图。
如图3(H-H’截面)所示，在作为第1导电型的半导体衬底的高浓度N型衬底1上形成的低浓度的N型漂移层2(第1导电型的漂移层)表面，第2导电型的P阱层3、P基极层4邻接且一并选择性地形成；如图2(G-G’截面)所示，从形成P基极层4的区域向形成P阱层3的区域跨越延伸，形成沟槽5。沟槽5在P阱层3的内部，具有作为延伸方向的末端构造的沟槽端部8。
在沟槽5的内壁，形成栅极氧化膜6；在栅极氧化膜6的更靠近内侧，形成由掺杂高浓度的磷的多晶硅构成的栅极电极7。在包含沟槽5的N型漂移层2上，选择性地形成栅极电极7。
而且，以覆盖主面整体的方式形成层间绝缘膜9(图2、图3)，但跨越硅台面区域的P阱层3和P基极层4上，选择性地形成源极接触部10(图3)。
而且在其上层，形成与源极接触部10连接的、由铝或铝硅构成的源极电极11。
沟槽端部8的沟槽宽度形成为比其他部分加大(over sizing)，另外加大的沟槽端部8(第1区域)跨越延伸到P阱层3和P基极层4的边界即P阱阶梯差部12附近的P基极层4表面内。即，加大形成的沟槽端部8(第1区域)和未加大形成的沟槽平面部112(第2区域)的边界，相对于P阱层3和P基极层4的边界即P阱阶梯差部12，靠近P基极层4一侧。这里，加大是指，特定部位的尺寸形成为比规定的大小大，在本发明中，对应于较大地形成沟槽宽度。
图4是放大沟槽端部8的I区域(参照图1)的俯视图。通过加大沟槽端部8，从而不成为尖端形状，沟槽内壁的栅极氧化膜6，在沟槽平面部112和沟槽端部8均匀地形成。
而且，加大的区域(第1区域)，从P阱层3经由P阱阶梯差部12直到到达P基极层4，所以能够抑制P阱层3形成时产生的硅阶梯差导致的沟槽照相制版容限(margin)的下降。
如图8所示，作为沟槽5的开口宽度，未加大的部分(第2区域)的沟槽宽度X适用于0.25μm以下的半导体装置，从而在细微化的情况下，能够发挥沟槽端部8的电场缓冲的效果。另外，通过将加大的部分(第1区域)的沟槽宽度Y设定为0.35μm以上，能够进一步抑制P阱层3形成图案的P阱阶梯差部12导致的沟槽照相制版容限的下降。此外，上述的沟槽宽度为例示，并不作为本发明中的沟槽宽度的限制。
<A-2.动作>
这里，在测定栅极绝缘强度时，在短路源极和漏极的状态下，在栅极-源极间施加电压(Vg)，并测量电流(Ig)。另外，在测定漏极-源极间的耐压时，在短路栅极和源极的状态下，在漏极施加电压(Vd)，并测量漏极电流(Id)。此时的漏极电流也称为泄漏电流。
图5示出本发明涉及的半导体装置的、向沟槽端部8的栅极绝缘强度测定时的电场强度。如图5所示，了解到在本发明涉及的半导体装置的沟槽端部8中，没有电场的集中，所以施加与沟槽平面部112同样的电场。
其结果是，如图6所示，了解到直到向栅极的施加电场超过大概5MV/cm，几乎未产生泄漏电流，提高了栅极绝缘强度。此外，图6中横轴取为向栅极的施加电场[MV/cm]，纵轴取为泄漏电流[A]，且示出施加电场和泄漏电流的关系。
另外，在漏极-源极间耐压测定时，示出利用沟槽端部8中的电场缓冲，也没有泄漏电流或振荡现象的产生的正常的耐压波形。图7是用AC半波测定漏极耐压86V的MOSFET芯片的耐压波形，能得到正常的耐压波形。此外在图7中，横轴取为漏极耐压[V]，纵轴取为漏极电流[A]。
在本实施方式中，示出适用于利用硅材料的功率MOSFET的示例，但在适用于利用近年来不断开发的期待高效率的宽带隙(widebandgap)半导体(碳化硅等)的器件的情况下，也起到同样的效果。
另外，在以上的实施方式中，对例如功率MOSFET作为半导体装置进行叙述，但在IGBT等其他半导体装置中，也起到同样的效果。
<A-3.效果>
依据本发明涉及的实施方式1，在半导体装置中具备沟槽5，沟槽5以从P基极层4表面向P阱层3表面跨越延伸的方式形成，且在P阱层3表面具有延伸方向的沟槽端部8，沟槽5具备从沟槽端部8跨越延伸到P基极层4与P阱层3边界附近的P基极层4表面内的第1区域，以及在P基极层4表面内从第1区域端部延伸的第2区域，第1区域的沟槽宽度比第2区域的沟槽宽度宽，从而抑制在沟槽端部8形成尖端形状，能防止栅极氧化膜强度下降或耐压振荡。
而且，通过将加大的第1区域延长到P阱层3和P基极层4的边界，利用在P阱层3和P基极层4的边界部形成的阶梯差区域，防止照相制版分辨不良。
另外，依据本发明涉及的实施方式1，在半导体装置中，通过第2区域的沟槽宽度为0.25μm以下，能够形成细微的沟槽图案，能够实现装置的小型化。另外，越是细微图案越成为尖端形状，所以通过连接沟槽端部8，能得到防止耐压不良和提高栅极绝缘破坏强度的效果。
另外，依据本发明涉及的实施方式1，在半导体装置中，通过第1区域的沟槽宽度为0.35μm以上，能够抑制沟槽端部8成为尖端形状。
另外，利用在P阱层3和P基极层4的边界形成的阶梯差区域，照相制版分辨不良得到抑制。
另外，依据本发明涉及的实施方式1，在半导体装置中，作为半导体衬底的高浓度N型衬底1由宽带隙半导体构成，从而能够实现更高效率的半导体装置。
在本发明的实施方式中，对各结构单元的材质、材料、实施的条件等进行记载，但并不限于这些例示的记载。
附图标记说明
1、101高浓度N型衬底；2、102N型漂移层；3、103P阱层；4、104P基极层；5、105沟槽；6、106栅极氧化膜；7、107栅极电极；8、111沟槽端部；9、108层间绝缘膜；10、109源极接触部；11、110源极电极；12P阱阶梯差部；112沟槽平面部。
Claims (4)
1.一种半导体装置，具备：
第1导电型的漂移层，在第1导电型的半导体衬底上形成；
第2导电型的基极层，在所述漂移层表面选择性地形成；
第2导电型的阱层，与所述基极层邻接且在所述漂移层表面形成；
沟槽，从所述基极层表面跨越延伸到所述阱层表面而形成，且在所述阱层表面具有延伸方向的沟槽端部；以及
栅极电极，在包含所述沟槽的所述漂移层上选择性地形成，
所述沟槽具备从所述沟槽端部跨越延伸到所述基极层与所述阱层边界附近的所述基极层表面内的第1区域，以及在所述基极层表面内从所述第1区域端部延伸的第2区域，
所述第1区域的沟槽宽度比所述第2区域的沟槽宽度宽。
2.如权利要求1所述的半导体装置，其中所述第2区域的沟槽宽度为0.25μm以下。
3.如权利要求1或2所述的半导体装置，其中所述第1区域的沟槽宽度为0.35μm以上。
4.如权利要求1或2所述的半导体装置，其中所述半导体衬底由宽带隙半导体构成。
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