KR20090007327A - 전력 디바이스를 위한 전하 균형 기술 - Google Patents

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Abstract

전하 균형 전력 반도체 디바이스는, 도전 상태로 바이어스된 때 전류를 흐르게 할 수 있는 복수의 셀을 포함하는 활성 구역을 포함한다. 비활성 주변 영역은 상기 활성 구역을 둘러싸고, 상기 복수의 셀이 상기 도전 상태로 바이어스된 때 상기 비활성 주변 영역을 통해 전류가 흐르지 않는다. 번갈아 배열된 스트립형 p 필러들과 스트립형 n 필러들은 상기 전력 반도체 디바이스를 수용하는 다이의 길이 방향을 따라서 상기 활성 구역 및 상기 비활성 주변 영역의 모두를 통해 연장된다.
전력 디바이스, 전하 균형, 필러, 스트립, 활성 구역, 필드 플레이트, 항복 전압

Description

전력 디바이스를 위한 전하 균형 기술{CHARGE BALANCE TECHNIQUES FOR POWER DEVICES}
[관련 출원의 상호 참조]
본 출원은 공동으로 양수된 2004년 12월 29일자 미국 특허출원 제11/026,276호와 관련되며, 상기 특허출원의 개시 내용은 그 전체로서 참조에 의해 여하한 목적으로 본 명세서에 편입된다.
본 발명은 전력 반도체 디바이스 기술에 관한 것이고, 보다 구체적으로는 전력 반도체 디바이스를 위한 전하 균형 기술에 관한 것이다.
수직형 전력 반도체 디바이스는 두 개의 대향하는 평면에 전극들이 배열되는 구조를 갖는다. 상기 수직형 전력 디바이스가 온(on)이 되면, 드리프트 전류가 상기 디바이스 내에서 수직으로 흐른다. 상기 수직형 전력 디바이스가 오프(off)가 되면, 상기 디바이스에 인가된 역 바이어스 전압(reverse bias voltage) 때문에 수평 및 수직 방향으로 연장되는 공핍 영역이 상기 디바이스 내에 형성된다. 높은 항복 전압을 얻기 위해, 상기 전극들 사이에 위치한 드리프트층이 고저항 물질로 만들어지고, 상기 드리프트층의 두께가 증가된다. 그러나, 이는 상기 디바이스의 온-저항(on-resistance) Rdson을 증가시킴으로써 도전성 및 디바이스의 스위칭 속도를 감소시키고 이에 따라 상기 디바이스의 성능을 떨어뜨린다.
이러한 문제를 해결하기 위해, 서로 번갈아 배열되는 수직으로 연장된 n 영역들(n 필러) 및 p 영역들(p 필러)을 포함하는 드리프트층을 갖는 전하 균형 전력 디바이스가 제안되었다. 도 1A는 그러한 디바이스 100의 개략적인 레이아웃이다. 디바이스 100은 p 링 120을 포함하는 비활성 주변 영역에 의해 둘러싸인 활성 구역 110 및 외측 종단 영역 130을 포함한다. 상기 주변 p 링 120은 모서리가 라운딩된 직사각형 모양이다. 종단 영역 130은, 설계에 따라서는, 유사한 모양을 갖고 서로 번갈아 배치된 p 및 n 링을 포함할 수 있다. 활성 구역 110은 번갈아 배열된 p 필러들 110P 및 n 필러들 110N을 포함하고, 상기 p 필러 110P 및 n 필러 110N은 스트립 형태로 수직 방향으로 연장되고 상기 주변 링 120에서 최상부 및 바닥을 따라 종단된다. 상기 활성 구역 내에 번갈아 배치된 상기 p 및 n 필러들의 물리적 구조는 도 1A의 선분 A-A'에 대한 어레이 영역 110의 단면도인 도 1B에서 보다 명확히 확인할 수 있다.
도 1B에 도시된 전력 디바이스는 번갈아 배치된 p 필러들 110P 및 n 필러들 110N을 포함하는 드리프트층 16을 갖는 종래의 평면 게이트 수직형 모스펫이다. 소스 금속 28은 상기 디바이스의 상면을 따라 소스 영역 20 및 웰 영역 18과 전기적으로 접촉하고, 드레인 금속 14는 상기 디바이스의 바닥측을 따라 드레인 영역 12와 전기적으로 접촉한다. 상기 디바이스가 온이 되면, 도전성 타입이 번갈아 배치된 드리프트층 16을 통해 전류 경로가 형성된다. 상기 n 필러 및 p 필러의 도핑 농도 및 물리적 치수는 인접한 필러들 간에 전하 균형을 얻을 수 있도록 설계됨으로써, 상기 디바이스가 오프 상태일 때 상기 드리프트층 16이 완전히 공핍될 것을 보장한다.
도 1A를 다시 참조하면, 높은 항복 전압을 얻기 위해, n 필러 내의 n 전하의 양과 p 필러 내의 p 전하의 양은 상기 활성 구역 110 내에서 뿐만 아니라 상기 활성 구역과 상기 비활성 주변 영역의 경계에서 균형을 이루어야 한다. 그러나, 모든 경계 영역에서, 특히, p 및 n 필러들이 다양한 길이를 갖는 모서리 영역 뿐만 아니라 상기 p 및 n 필러들이 주변 링 120 내로 종단되는 최상측 및 바닥측 경계 영역을 따라서 전하 균형을 얻기는 어려운데, 이는 상기 다양한 영역들의 기학학적 형상의 변화 때문이다. 이는 도 1A의 전력 디바이스 100의 좌상부 모서리의 확대도를 도시하는 도 1C에 보다 명확히 나타난다.
도 1C에서, 활성 구역 110의 단위 셀은 S1으로 표시된다. 활성 p 필러 111(좌측 절반부 111-1 및 우측 절반부 111-2로 나누어짐) 및 활성 n 필러 113(좌측 절반부 113-1 및 우측 절반부 113-2로 나누어짐)은 n 필러 112에 의해 이격된다. 단위 셀 S1 내의 활성 p 필러 111의 우측 절반부 111-2의 p 전하의 양 Qp1과 활성 p 필러 113의 좌측 절반부 113-1의 p 전하양 Qp2의 합인 (Qp1+Qp2)은 활성 n 필러 112의 n 전하양 Qn1과 같다. 따라서, 이러한 전하 균형이 유지되는 활성 구역 110의 모든 부분에서 최적의 항복 전압이 얻어진다.
도시된 바와 같이, 상기 비활성 주변 영역의 모서리 부분은 주변 p 링 120 및 번갈아 배열된 n 링 131과 p 링 132를 갖는 종단 영역 130을 포함한다. 주변 p 링 120(하측 절반부 121 및 상측 절반부 122로 나누어짐)과 종단 영역 p 링 132(하측 절반부 132-1 및 상측 절반부 132-2로 나누어짐)는 n 링 131에 의해 이격된다. 단위 셀 S2 내의 p 링 132의 하측 절반부 132-1의 p 전하의 양 Qpt1과 링 120의 상측 절반부 122의 p 전하양 Qpe의 합인 (Qpt1+Qpe)은 n 링 131의 n 전하량과 같다. 따라서, 이러한 전하 균형이 유지되는 비활성 주변 영역의 모든 부분에서 최적의 항복 전압이 얻어진다.
그러나, 기하학적 형상의 제한때문에, 상기 활성 구역과 비활성 주변 영역 사이의 경계에서는 많은 부분에서 p 전하의 양과 n 전하의 양이 균형을 이루지 못한다. 이러한 영역들에서 전하 균형이 이루어지지 않음으로써 상기 디바이스의 항복 전압 특성이 나빠진다. 따라서, 종래 기술의 활성 구역과 비활성 주변 영역간 경계에서의 전하 불균형 문제를 제거함으로써 더 높은 항복 전압을 얻을 수 있는 전하 균형 기술이 요구된다.
본 발명의 일 실시예에 의하면, 전하 균형 전력 반도체 디바이스는, 도전 상태로 바이어스된 때 전류를 흐르게 할 수 있는 복수의 셀을 포함하는 활성 구역을 포함한다. 비활성 주변 영역은 상기 활성 구역을 둘러싼다. 상기 복수의 셀이 상기 도전 상태로 바이어스된 때 상기 비활성 주변 영역을 통해 전류가 흐르지 않는다. 번갈아 배열된 제1 도전성 타입의 스트립형 필러들과 제2 도전성 타입의 스트립형 필러들은 상기 전력 반도체 디바이스를 수용하는 다이의 길이 방향을 따라서 상기 활성 구역 및 상기 비활성 주변 영역의 모두를 통해 연장된다.
일 실시예에서, 상기 제1 도전성 타입의 스트립형 필러들의 각각은 제2 도전성 타입의 스트립형 영역의 일부를 형성하는 불연속부를 포함한다. 상기 제2 도전성 타입의 스트립형 영역은 상기 비활성 주변 영역에서 다이의 길이에 수직인 방향으로 연장된다.
다른 실시예에서, 상기 제1 도전성 타입의 스트립형 필러들의 각각은 복수의 제2 도전성 타입의 스트립형 영역들의 부분들을 형성하는 복수의 불연속부를 포함한다. 상기 복수의 제2 도전성 타입의 스트립형 영역들은 상기 비활성 주변 영역에서 다이의 길이에 수직인 방향으로 연장된다.
본 발명의 다른 실시예에 의하면, 전하 균형 전력 반도체 디바이스는 도전 상태로 바이어스된 때 전류를 흐르게 할 수 있는 복수의 셀을 포함하는 활성 구역을 포함한다. 비활성 주변 영역은 상기 활성 구역을 둘러싼다. 상기 복수의 셀이 상기 도전 상태로 바이어스된 때 상기 비활성 주변 영역을 통해 전류가 흐르지 않는다. 스트립형 p 필러들 및 스트립형 n 필러들은 번갈아 배열된다. 상기 스트립형 p 필러들과 스트립형 n 필러들은 상기 전력 반도체 디바이스를 수용하는 다이의 길이 방향을 따라서 상기 활성 구역 및 상기 비활성 주변 영역의 모두를 통해 연장된다. 상기 스트립형 p 필러들의 각각은 복수의 스트립형 n 영역들의 부분들을 형성하는 복수의 불연속부를 포함한다. 상기 복수의 스트립형 n 영역들은 상기 비활성 주변 영역에서 상기 다이의 길이에 수직인 방향으로 연장된다.
본 명세서에 개시된 발명의 본질 및 이점은 본 명세서의 나머지 부분 및 첨부된 도면을 참조함으로써 보다 잘 이해될 수 있다.
도 1A는 종래의 전하 균형 전력 디바이스의 단순화된 레이아웃을 개략적으로 도시한다.
도 1B는 도 1A의 상기 전력 디바이스의 A-A' 선분에 대한 단면도이다.
도 1C는 도 1A의 상기 전력 디바이스의 좌상측 모서리의 확대도를 도시한다.
도 2는 본 발명의 예시적인 실시예에 의한 전하 균형 전력 디바이스의 단순화된 레이아웃을 개략적으로 도시한다.
도 3은 본 발명의 다른 예시적인 실시예에 의한 전하 균형 전력 디바이스의 단순화된 레이아웃을 개략적으로 도시한다.
도 4는 본 발명의 또 다른 예시적인 실시예에 의한 전하 균형 전력 디바이스의 단순화된 레이아웃을 개략적으로 도시한다.
도 5 및 6은 본 발명의 두 개의 예시적인 실시예에 의한, 필드 플레이트가 전하 균형 구조와 집적된 비활성 주변 영역의 단순화된 단면도를 도시한다.
도 2 내지 4는 본 발명의 세 가지의 예시적인 실시예에 따라 향상된 전하 균 형 기술이 구현된 다이의 단순화된 레이아웃을 개략적으로 도시한다. 이러한 기술들은, 종래의 전하 균형 디바이스에 있어서 활성 구역과 이를 둘러싸는 비활성 주변 영역 사이의 천이 영역에서 전하 균형을 이루는데 필요한, 복잡한 설계를 제거한다는 점에서 유리하다.
도 2에서, 전하 균형 전력 디바이스를 수용하는 다이 200은 다수의 활성 셀이 형성된 활성 구역 702 및 상기 활성 구역을 둘러싸는 비활성 주변 영역을 포함한다. 상기 비활성 주변 영역은 도 2에 X로 표시된 활성 구역 702의 수평 에지로부터 상기 다이의 대응하는 에지까지의 거리 및 도 2에 Y로 표시된 활성 구역 702의 수직 에지로부터 상기 다이의 대응하는 에지까지의 거리에 의해 정의된다. 일반적으로, "활성 구역(active area)"이라는 용어는 상기 디바이스 중 전류를 도전시킬 수 있는 활성 셀이 형성된 영역을 나타내기 위해 사용되고, "비활성 주변 영역(non-active perimeter region)"이라는 용어는 상기 디바이스 중 도전성 구조물이 형성되지 않은 영역을 나타내기 위해 사용된다.
도 2 내지 4의 거리 X 및 Y는 이 도면들에서 전하 균형 기술을 보다 명확히 나타내기 위해 현저히 과장되었다(실제로, 거리 X 및 Y는 도 2 내지 4에 도시된 것보다 현저히 작음). 다이 200에 수용된 전력 디바이스가 모스펫인 경우(예를 들어, 도 1B와 유사함), 도 2에 도면부호 202로서 표시된 활성 구역의 경계는 모스펫 셀이 형성되는 웰 영역의 경계에 대응한다.
도 2에 도시된 바와 같이, 수직으로 연장되는 p 필러들 210P와 n 필러들 210N은 서로 번갈아 배열됨으로써 전하 균형 구조를 형성한다. 일 실시예에서, 활 성 p 필러 210P은 실리콘 내에 트랜치를 생성하고 선택적 에피택시 성장(selective epitaxial growth; SEG)과 같은 공지 기술을 이용하여 상기 트랜치를 p-타입 실리콘으로 채움으로써 형성된다. 일반적으로, 상기 n 및 p 필러의 물리적 치수 및 도핑 농도는 인접하는 필러들 사이에 전하 균형이 이루어지도록 최적화되는데, 이는 위에서 도 1C의 단위 셀 S1과 관련하여 설명한 것과 유사하다.
도 2에서는 도시된 바와 같이, 활성 구역의 경계에서 상기 활성 구역 내의 p 및 n 필러들이 종단되는 종래의 전하 균형 디바이스와 달리, 활성 p 및 n 필러들이 활성 구역 뿐만 아니라 비활성 주변 영역을 통해 연장된다. 이는 상기 활성 구역의 에지 및 모서리에서의 전하 균형 문제를 제거함으로써, 상기 디바이스의 설계를 현저히 단순화하면서도 완벽한 전하 균형 및 항복 특성을 달성한다.
일 실시예에서, 거리 X 및 Y는 상기 활성 구역 외측이 완전히 공핍될 것을 보장하도록 선택된다. 실리콘 내에 트랜치를 형성함으로써 p 필러들이 형성되는 일 실시예에서, 거리 X 및 Y의 각각은 상기 p 필러 트랜치의 깊이와 같거나 그보다 크다. 도 2에서 활성 구역 202의 수직 에지가 n 필러 내에 있는 것으로 도시되었지만, 상기 활성 구역은 상기 활성 구역의 수직 에지가 p 필러 내에 있도록 확장되거나 축소될 수 있다. 활성 구역 202의 에지와 필러들에 관해서 오정렬(misalignment)의 문제는 존재하지 않는다. 일 실시예에서는, 시작 웨이퍼(starting wafer)가 도 2에 도시된 것과 같은 p 및 n 필러들을 포함할 수 있고, 활성 구역 및 다른 영역을 포함하는 전력 디바이스가 공지의 제조 기술을 사용하여 형성된다.
도 3은 본 발명의 다른 실시예를 도시하는데, 비활성 주변 영역의 상부 및 하부의 각각에서 수직으로 연장되는 p 필러들 내에 불연속부(discontinuity)가 존재한다는 점을 제외하고는 도 2와 유사하다. 상기 비활성 주변 영역의 하부에 도시된 바와 같이, 상기 불연속부는 각각의 p 필러를 310P-1과 310P-2의 두 부분으로 나누는 수평으로 연장되는 n 스트립 320N을 형성한다. 상기 p 필러의 불연속부는 상기 비활성 주변 영역 내의 필드(field)를 교란시켜, 이 영역의 실리콘 표면을 따라 상기 필드를 감소시킨다. 이는 상기 비활성 주변 영역의 항복 전압을 향상시키는 것을 돕는다.
일 실시예에서, 활성 구역 302의 에지로부터 n 스트립 320N까지의 간격 B는 상기 전력 디바이스의 정격 전압(voltage rating), 포토 기구(photo tool)의 한계, 다른 성능 및 디자인 목표를 기초로 결정된다. 일 실시예에서는, 필드 분포의 정밀한 조정을 가능하게 하는 작은 간격 B가 사용된다. 다시 말하지만, 상기 비활성 주변 영역에서의 치수(X, Y, B)는 모두 본 발명의 다양한 특성을 보다 용이하게 나타내기 위해 과장된 것이다.
도 4는 도 3의 실시예의 변형예로서, 비활성 주변 영역의 상부 및 하부의 각각에 여러 개의 불연속부가 각각의 p 필러 내에 형성되고 이에 따라 이들 영역에 n 스트립들 420N, 430N이 형성된다. 여러 개의 불연속부는 더 높은 정격 전압을 가능하게 한다. 도시된 바와 같이, 외측 스트립 430N은 내측 스트립 420N 보다 더 두껍다. 상기 N 스트립들의 폭과 이들 사이의 간격을 선택함에 있어서의 고려 사항은 종래의 종단 가드 링(termination guard ring)에 대한 것과 유사하다. 일 실 시예에서, 도 3 및 4의 n 스트립들은 다음과 같이 형성된다. 상기 p 필러들을 형성하는 과정에서, 상기 p 필러를 따라 단절이 생겨야 하는 위치에 p 필러가 형성되는 막기 위해 마스크가 사용된다.
도 2 내지 4의 기술은 필요하다면 다른 에지 종단 기술과 결합될 수 있다. 특히, 종단 필드 플레이트 기술은 도 2 내지 4의 기술과 결함됨으로써 비활성 주변 영역의 실리콘 표면에서 필드를 더욱 감소시킬 수 있어 유리하다. 이러한 결합의 두 가지 예가 도 5 및 6에 도시된다.
도 5는 다이의 활성 구역의 에지 영역에 대한 단면도를 도시한다. 도 5에서, 상기 활성 구역은 p웰 502의 좌측으로 연장되고, 비활성 주변 영역은 p웰 502의 우측으로 연장된다. 도 2 내지 4의 실시예에서와 같이, p 필러 510P 및 n 필러 510N은 상기 활성 구역 및 비활성 주변 영역의 모두를 통해서 연장된다. 도시된 바와 같이, p 필러 510P는 N 에피택시층 512 내의 소정 깊이에서 종단되고, p 필러들 510P 사이에서 연장되는 에피택시층 512의 부분들은 전하 균형 구조의 n 필러 510N을 형성한다. 부유하는(floating) p-타입 확산 링 504A-504C는 비활성 주변 영역에 형성되고 상기 활성 영역 주위로 연장된다. 도시된 바로부터 알 수 있듯이, 인접하는 링들 사이의 간격은 상기 활성 영역으로부터 멀어지는 방향으로 점진적으로 증가한다. 유전체층 506은 링 504A-504C를 그 위에 놓이는 구조물(도시되지 않음)로부터 절연시킨다. P웰 502는 상기 활성 구역의 마지막 p웰이거나 상기 종단 구조의 일부를 형성할 수도 있다. 어느 경우든, p웰 502는 상기 활성 p웰에 전기적으로 접속될 것이다.
도 5와 유사하게, 도 6은 다이의 활성 구역의 에지 영역의 단면도를 도시하고, 상기 활성 구역은 p웰 602의 좌측으로 연장되고 종단 영역은 p웰 602의 우측으로 연장된다. p 필러 610P 및 n 필러 610N은 상기 활성 및 종단 영역 모두를 통해 연장된다. 도 5의 실시예에서와 같이, p 필러 610P는 N 에피택시층 612 내의 소정 깊이에서 종단되고, p 필러들 610P 사이에서 연장되는 N 에피택시층의 부분들은 전하 균형 구조의 n 필러들 610N을 형성한다. 이 실시예에서는 그러나, 평면형 필드 플레이트 구조가 비활성 주변 영역 위에 형성된다. 상기 평면형 필드 플레이트 구조는 상기 비활성 주변 영역 위에서 연장되는 폴리실리콘층 608을 포함하고, 금속 접촉층 614는 폴리실리콘층 608을 p웰 602에 전기적으로 접속시킨다. 유전체층 606은 상기 비활성 주변 영역의 상기 전하 균형 구조를 그 위에 놓인 폴리실리콘층 608 및 도시되지 않은 다른 구조물로부터 절연시킨다. 도 5의 실시예에서와 같이, p웰 602는 상기 활성 구역의 마지막 p웰이거나 상기 종단 구조의 일부를 형성할 수도 있다. 어느 경우든, p웰 602는 상기 활성 p웰에 전기적으로 접속될 것이다.
도 5 및 6은 두 개의 다른 에지 종단 기술을 도시하는데, 이러한 두 개의 기술은 다양한 방식으로 결합될 수 있다. 예를 들어, 도 6의 실시예의 다른 구현예에서는, 여러 개의 부유하는 p-타입의 확산 링이 필드 플레이트 608의 좌측에 위치된다는 점을 제외하고는 도 5와 유사한 방식으로 상기 p-타입의 확산 링이 상기 비활성 주변 영역에 포함된다. 다른 예로서, 도 5의 실시예의 다른 구현예에서, 개별 평면형 필드 플레이트가 각각의 부유하는 p-타입 확산 링 504A 내지 504C에 접속된다.
본 명세서에 개시된 다양한 전하 균형 기술은 도 1B에 도시된 수직형 평면 게이트 모스펫 셀 구조 및 트랜치 게이트 또는 실드 게이트 구조와 같은 다른 전하 균형 모스펫 변형예들 뿐만 아니라, IGBTs, 양극성 트랜지스터, 다이오드 및 쇼트키 디바이스와 같은 다른 전하 균형 전력 디바이스와 집적될 수 있다. 예를 들어, 본 발명의 상기 다양한 실시예들은, 예컨대, 여하한 목적으로 참조에 의해 본 명세서에 편입된 상기 2004년 12월 29일자 미국 특허출원 제11/026,276호의 도 14,21 내지 24, 28A 내지 28D, 29A 내지 29C, 61A, 62A, 62B, 63A에 도시된 디바이스 중 어느 하나와 집적될 수 있다.
본 발명의 바람직한 실시예들이 위에서 설명되었지만, 많은 변경, 수정 및 대안들이 가능하다. 또한, 다양한 실시예를 설명하기 위해 본 명세서에 제공된 모든 수치적 치수 및 물질 타입은 단지 설명을 위한 것이며 본 발명을 제한하려는 것이 아니라는 점이 이해되어야 한다. 예를 들어, 상기 실시예들의 다양한 영역의 극성은 반대 타입의 디바이스를 얻기 위해 역전될 수 있다. 따라서, 이러한 그리고 다른 이유로, 상기 기재에 의해 본 발명의 영역을 제한해서는 안 되고, 본 발명의 영역은 첨부된 청구범위에 의해 정의되어야 한다.

Claims (25)

  1. 전하 균형 전력 반도체 디바이스에 있어서,
    도전 상태(conducting state)로 바이어스된 때 전류를 흐르게 할 수 있는 복수의 셀을 포함하는 활성 구역;
    상기 활성 구역을 둘러싸는 비활성 주변 영역 - 상기 복수의 셀이 상기 도전 상태로 바이어스된 때 상기 비활성 주변 영역을 통해 전류가 흐르지 않음 -; 및
    번갈아 배열된 제1 도전성 타입의 스트립형 필러들과 제2 도전성 타입의 스트립형 필러들 - 상기 제1 도전성 타입의 스트립형 필러들 및 제2 도전성 타입의 스트립형 필러들은 제2 도전성 타입의 실리콘 영역에 형성됨 - 을 포함하되,
    상기 번갈아 배열된 제1 도전성 타입의 스트립형 필러들과 제2 도전성 타입의 스트립형 필러들은 제1 방향을 따라서 상기 활성 구역 및 상기 비활성 주변 영역의 모두를 통해 연장되는 전하 균형 전력 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 도전성 타입의 스트립형 필러들의 각각은 제2 도전성 타입의 스트립형 영역의 일부를 형성하는 불연속부를 포함하고, 상기 제2 도전성 타입의 스트립형 영역은 상기 비활성 주변 영역에서 상기 제1 방향에 수직인 방향으로 연장되는 전하 균형 전력 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 도전성 타입의 스트립형 필러들의 각각은 복수의 제2 도전성 타입의 스트립형 영역들의 부분들을 형성하는 복수의 불연속부를 포함하고, 상기 복수의 제2 도전성 타입의 스트립형 영역들은 상기 비활성 주변 영역에서 상기 제1 방향에 수직인 방향으로 연장되는 전하 균형 전력 반도체 디바이스.
  4. 제1항에 있어서,
    수직 방향으로 도전성을 갖는 전력 디바이스인 전하 균형 전력 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 도전성 타입은 p 타입이고, 상기 제2 도전성 타입은 n 타입인 전하 균형 전력 반도체 디바이스.
  6. 제1항에 있어서,
    비활성 종단 영역 내의 필드 플레이트(field plate)를 더 포함하는 전하 균형 전력 반도체 디바이스.
  7. 제1항에 있어서,
    상기 비활성 주변 영역은 상기 활성 구역 주위에서 연장되는 제2 도전성 타입의 복수의 링을 포함하는 전하 균형 전력 반도체 디바이스.
  8. 제1항에 있어서,
    상기 비활성 주변 영역으로 연장되는 필드 플레이트 도전체를 더 포함하되,
    상기 필드 플레이트 도전체의 일부는 유전체에 의해 그 아래에 놓인 제1 도전성 타입의 스트립형 필러 및 제2 도전성 타입의 스트립형 필러로부터 절연되는 전하 균형 전력 반도체 디바이스.
  9. 수직 방향으로 도전성을 갖는 전하 균형 전력 반도체 디바이스에 있어서,
    도전 상태로 바이어스된 때 전류를 흐르게 할 수 있는 복수의 셀을 포함하는 활성 구역;
    상기 활성 구역을 둘러싸는 비활성 주변 영역 - 상기 복수의 셀이 상기 도전 상태로 바이어스된 때 상기 비활성 주변 영역을 통해 전류가 흐르지 않음 -; 및
    번갈아 배열된 제1 도전성 타입의 스트립형 필러들과 제2 도전성 타입의 스트립형 필러들을 포함하되,
    상기 제1 도전성 타입의 스트립형 필러들 및 상기 제2 도전성 타입의 스트립형 필러들은 제1 방향을 따라서 상기 활성 구역 및 상기 비활성 주변 영역의 모두를 통해 연장되고, 상기 제1 도전성 타입의 스트립형 필러들의 각각은 제2 도전성 타입의 스트립형 영역의 일부를 형성하는 불연속부를 포함하며, 상기 제2 도전성 타입의 스트립형 영역은 상기 비활성 주변 영역에서 상기 제1 방향에 수직인 방향으로 연장되는 전하 균형 전력 반도체 디바이스.
  10. 제9항에 있어서,
    상기 제1 도전성 타입은 p 타입이고, 상기 제2 도전성 타입은 n 타입인 전하 균형 전력 반도체 디바이스.
  11. 제9항에 있어서,
    비활성 종단 영역 내의 필드 플레이트를 더 포함하는 전하 균형 전력 반도체 디바이스.
  12. 제9항에 있어서,
    상기 비활성 주변 영역은 상기 활성 구역 주위에서 연장되는 제2 도전성 타입의 복수의 링을 포함하는 전하 균형 전력 반도체 디바이스.
  13. 제1항에 있어서,
    상기 비활성 주변 영역으로 연장되는 필드 플레이트 도전체를 더 포함하되,
    상기 필드 플레이트 도전체의 일부는 유전체에 의해 그 아래에 놓인 제1 도전성 타입의 스트립형 필러 및 제2 도전성 타입의 스트립형 필러로부터 절연되는 전하 균형 전력 반도체 디바이스.
  14. 전하 균형 전력 반도체 디바이스에 있어서,
    도전 상태로 바이어스된 때 전류를 흐르게 할 수 있는 복수의 셀을 포함하는 활성 구역;
    상기 활성 구역을 둘러싸는 비활성 주변 영역 - 상기 복수의 셀이 상기 도전 상태로 바이어스된 때 상기 비활성 주변 영역을 통해 전류가 흐르지 않음 -; 및
    번갈아 배열된 스트립형 p 필러들 및 스트립형 n 필러들을 포함하되,
    상기 스트립형 p 필러들과 스트립형 n 필러들은 상기 전력 반도체 디바이스 를 수용하는 다이(die)의 길이 방향을 따라서 상기 활성 구역 및 상기 비활성 주변 영역의 모두를 통해 연장되고, 상기 스트립형 p 필러들의 각각은 복수의 스트립형 n 영역들의 부분들을 형성하는 복수의 불연속부를 포함하며, 상기 복수의 스트립형 n 영역들은 상기 비활성 주변 영역에서 상기 다이의 길이에 수직인 방향으로 연장되는 전하 균형 전력 반도체 디바이스.
  15. 제14항에 있어서,
    수직 방향으로 도전성을 갖는 전력 디바이스인 전하 균형 전력 반도체 디바이스.
  16. 제14항에 있어서,
    비활성 종단 영역 내의 필드 플레이트를 더 포함하는 전하 균형 전력 반도체 디바이스.
  17. 제14항에 있어서,
    상기 비활성 주변 영역은 상기 활성 구역 주위에서 연장되는 제2 도전성 타입의 복수의 링을 포함하는 전하 균형 전력 반도체 디바이스.
  18. 제14항에 있어서,
    상기 비활성 주변 영역으로 연장되는 필드 플레이트 도전체를 더 포함하되,
    상기 필드 플레이트 도전체의 일부는 유전체에 의해 그 아래에 놓인 제1 도전성 타입의 스트립형 필러 및 제2 도전성 타입의 스트립형 필러로부터 절연되는 전하 균형 전력 반도체 디바이스.
  19. 실리콘 웨이퍼에 있어서,
    제1 도전성 타입의 실리콘 영역; 및
    상기 실리콘 영역 내에서 상기 실리콘 웨이퍼 둘레의 한 위치로부터 그에 대향하는 상기 실리콘 웨이퍼 둘레의 다른 위치까지 평행하게 연장되는 복수의 제2 도전성 타입의 스트립형 필러들을 포함하되,
    상기 복수의 제2 도전성 타입의 스트립형 필러들은 상기 실리콘 영역 내의 미리 정해진 깊이까지 연장되는 실리콘 웨이퍼.
  20. 제19항에 있어서,
    상기 제1 도전성 타입은 n 타입이고, 상기 제2 도전성 타입은 p 타입인 실리 콘 웨이퍼.
  21. 실리콘 다이에 있어서,
    제1 도전성 타입의 실리콘 영역; 및
    상기 실리콘 영역 내에서 상기 실리콘 다이 둘레의 한 위치로부터 그에 대향하는 상기 실리콘 웨이퍼 둘레의 다른 위치까지 평행하게 연장되는 복수의 제2 도전성 타입의 스트립형 필러들을 포함하되,
    상기 복수의 제2 도전성 타입의 스트립형 필러들은 상기 실리콘 영역 내의 미리 정해진 깊이까지 연장되는 실리콘 다이.
  22. 제21항에 있어서,
    상기 제1 도전성 타입은 n 타입이고, 상기 제2 도전성 타입은 p 타입인 실리콘 웨이퍼.
  23. 제1 도전성 타입의 실리콘 영역을 포함하는 반도체 다이에 전하 균형 구조를 형성하는 방법에 있어서,
    상기 실리콘 영역 내에서 상기 실리콘 다이의 한 에지로부터 그에 대향하는 에지까지 평행하게 연장되는 복수의 제2 도전성 타입의 스트립형 필러들을 형성하는 단계를 포함하되,
    상기 복수의 제2 도전성 타입의 스트립형 필러들은 상기 실리콘 영역 내의 미리 정해진 깊이까지 연장되는 전하 균형 구조의 형성 방법.
  24. 제23항에 있어서,
    상기 복수의 제2 도전성 타입의 스트립형 필러들을 형성하는 단계는,
    상기 실리콘 영역 내에서 상기 미리 정해진 깊이까지 연장되고, 상기 실리콘 다이의 한 에지로부터 그에 대향하는 에지까지 연장되는 복수의 트랜치를 형성하는 단계; 및
    상기 복수의 트랜치를 제2 도전성 타입의 실리콘 물질로 채우는 단계를 포함하는 전하 균형 구조의 형성 방법.
  25. 제23항에 있어서,
    상기 제1 도전성 타입은 n 타입이고, 상기 제2 도전성 타입은 p 타입인 전하 균형 구조의 형성 방법.
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