JP2011159903A - 半導体装置 - Google Patents
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Abstract
【課題】パワーＭＯＳＦＥＴを備える半導体装置のコストの低減を図る。
【解決手段】半導体装置１では、Ｐ型の半導体基板２上に、Ｎ型の半導体層３が積層されている。そして、半導体装置１は、ＬＤＭＯＳ領域５に、ボディ領域８、ドレインバッファ領域９、ソース領域１１およびゲート電極１４などからなるＬＤＭＯＳＦＥＴを備えている。すなわち、半導体装置１は、ＬＤＭＯＳＦＥＴを備えながら、厚膜ＳＯＩ基板ではなく、Ｎ型の半導体層３が直上に設けられたＰ型の半導体基板２を採用している。そして、フィールド絶縁膜１３上に７つのフィールドプレート１５が設けられ、そのフィールドプレート１５の間隔がボディ領域８側（ソース領域１１側）ほど小さくされている。
【選択図】図１
【解決手段】半導体装置１では、Ｐ型の半導体基板２上に、Ｎ型の半導体層３が積層されている。そして、半導体装置１は、ＬＤＭＯＳ領域５に、ボディ領域８、ドレインバッファ領域９、ソース領域１１およびゲート電極１４などからなるＬＤＭＯＳＦＥＴを備えている。すなわち、半導体装置１は、ＬＤＭＯＳＦＥＴを備えながら、厚膜ＳＯＩ基板ではなく、Ｎ型の半導体層３が直上に設けられたＰ型の半導体基板２を採用している。そして、フィールド絶縁膜１３上に７つのフィールドプレート１５が設けられ、そのフィールドプレート１５の間隔がボディ領域８側（ソース領域１１側）ほど小さくされている。
【選択図】図１
Description
本発明は、半導体装置に関する。
モータドライバや電源回路に備えられるパワーＭＯＳＦＥＴとして、たとえば、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）が知られている。
図７は、ＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、厚膜ＳＯＩ（Silicon On Insulator）基板１０２を備えている。厚膜ＳＯＩ基板１０２は、シリコン基板１０３上に、ＳｉＯ２（酸化シリコン）からなるＢＯＸ（Buried Oxide）層１０４を介して、Ｓｉ（シリコン）からなるＮ型のエピタキシャル層１０５を積層した構造を有している。
図７は、ＬＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、厚膜ＳＯＩ（Silicon On Insulator）基板１０２を備えている。厚膜ＳＯＩ基板１０２は、シリコン基板１０３上に、ＳｉＯ２（酸化シリコン）からなるＢＯＸ（Buried Oxide）層１０４を介して、Ｓｉ（シリコン）からなるＮ型のエピタキシャル層１０５を積層した構造を有している。
エピタキシャル層１０５には、環状のディープトレンチ１０６がその表面から掘り下げて形成されている。ディープトレンチ１０６の最深部は、ＢＯＸ層１０４に達している。ディープトレンチ１０６内は、シリコン酸化膜１０７を介して、ポリシリコン１０８で埋め尽くされている。これにより、ディープトレンチ１０６に囲まれる領域は、その周囲から絶縁分離（誘電体分離）され、ＬＤＭＯＳＦＥＴが形成される素子形成領域となっている。
素子形成領域において、エピタキシャル層１０５の表層部には、Ｎ型のドレインバッファ領域１０９が形成されている。ドレインバッファ領域１０９の表層部には、ドレインバッファ領域１０９よりも高いＮ型不純物濃度を有するＮ型のドレインコンタクト領域１１０が選択的に形成されている。
ドレインバッファ領域１０９の周囲には、Ｐ型のドリフト領域１１１が形成されている。ドリフト領域１１１は、ドレインバッファ領域１０９に接している。ドリフト領域１１１の全域上には、ＬＯＣＯＳ酸化膜１１２が形成されている。
ドレインバッファ領域１０９の周囲には、Ｐ型のドリフト領域１１１が形成されている。ドリフト領域１１１は、ドレインバッファ領域１０９に接している。ドリフト領域１１１の全域上には、ＬＯＣＯＳ酸化膜１１２が形成されている。
また、エピタキシャル層１０５の表層部には、ディープトレンチ１０６とドリフト領域１１１との間に、それらと間隔を空けて、Ｐ型のボディ領域１１３が形成されている。ボディ領域１１３の表層部には、Ｎ型のソース領域１１４と、ボディ領域１１３よりも高いＰ型不純物濃度を有するＰ型のボディコンタクト領域１１５とが互いに隣接して形成されている。
エピタキシャル層１０５の表面上には、ソース領域１１４とＬＯＣＯＳ酸化膜１１２との間に、ゲート酸化膜１１６が形成されている。ゲート酸化膜１１６上には、ゲート電極１１７が形成されている。
厚膜ＳＯＩ基板１０２上は、ＳｉＯ２からなる層間絶縁膜１１８で覆われている。層間絶縁膜１１８上には、ソース配線１１９およびドレイン配線１２０が形成されている。ソース配線１１９は、層間絶縁膜１１８に形成されたコンタクトホール１２１を介して、ソース領域１１４およびボディコンタクト領域１１５に接続されている。ドレイン配線１２０は、層間絶縁膜１１８に形成されたコンタクトホール１２２を介して、ドレインコンタクト領域１１０に接続されている。
厚膜ＳＯＩ基板１０２上は、ＳｉＯ２からなる層間絶縁膜１１８で覆われている。層間絶縁膜１１８上には、ソース配線１１９およびドレイン配線１２０が形成されている。ソース配線１１９は、層間絶縁膜１１８に形成されたコンタクトホール１２１を介して、ソース領域１１４およびボディコンタクト領域１１５に接続されている。ドレイン配線１２０は、層間絶縁膜１１８に形成されたコンタクトホール１２２を介して、ドレインコンタクト領域１１０に接続されている。
このように、ＬＤＭＯＳＦＥＴなどのパワーＭＯＳＦＥＴを備える半導体装置には、厚膜ＳＯＩ基板１０２が用いられている。しかしながら、厚膜ＳＯＩ基板１０２は、１枚あたりの価格が数万円程度であるため、厚膜ＳＯＩ基板１０２を用いた半導体装置は、コストが高いという問題を有している。
本発明の目的は、コストの低減を図ることができる、半導体装置を提供することである。
本発明の目的は、コストの低減を図ることができる、半導体装置を提供することである。
前記の目的を達成するため、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられ、前記半導体基板に接する第２導電型の半導体層と、前記半導体層の表層部に形成された第１導電型のボディ領域と、前記半導体層の表層部に、前記ボディ領域と間隔を空けて形成された第２導電型の第１不純物領域と、前記ボディ領域の表層部に、前記ボディ領域の周縁と間隔を空けて形成された第２導電型の第２不純物領域と、前記半導体層上に形成され、前記ボディ領域の周縁と前記第２不純物領域の周縁との間の部分に対向するゲート電極と、前記半導体層の表面における前記ボディ領域と前記第１不純物領域との間の部分に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上に、互いに間隔を空けて形成された３つ以上のフィールドプレートとを備えている。
この半導体装置では、第１導電型の半導体基板上に、第２導電型の半導体層が半導体基板に接して形成されている。そして、半導体装置は、半導体層に形成されたボディ領域、第１不純物領域および第２不純物領域ならびに半導体層上に形成されたゲート電極を含むＬＤＭＯＳＦＥＴを備えている。すなわち、本発明に係る半導体装置は、ＬＤＭＯＳＦＥＴを備えながら、厚膜ＳＯＩ基板ではなく、第２導電型の半導体層が直上に設けられた第１導電型の半導体基板を採用している。
単一層からなる半導体基板は、１枚あたりの価格が数千円程度であり、厚膜ＳＯＩ基板よりもはるかに安価である。そして、半導体層は、たとえば、エピタキシャル成長法により、安価かつ容易に形成することができる。よって、本発明に係る半導体装置では、厚膜ＳＯＩ基板を採用した半導体装置と比較して、コストの低減を図ることができる。
本願発明者は、本発明に至る過程において、半導体層の比抵抗を上げることにより、ＬＤＭＯＳＦＥＴの素子耐圧を高めることができることを見出した。しかしながら、半導体層の比抵抗を上げると、第１不純物領域および第２不純物領域間に高電圧が印加されたときに、半導体層の第２不純物領域に近い部分に電界集中が生じ、この電界集中によるリークが発生することが判った。
本願発明者は、本発明に至る過程において、半導体層の比抵抗を上げることにより、ＬＤＭＯＳＦＥＴの素子耐圧を高めることができることを見出した。しかしながら、半導体層の比抵抗を上げると、第１不純物領域および第２不純物領域間に高電圧が印加されたときに、半導体層の第２不純物領域に近い部分に電界集中が生じ、この電界集中によるリークが発生することが判った。
そこで、本発明に係る半導体装置では、フィールド絶縁膜上に３つ以上のフィールドプレートが設けられ、そのフィールドプレートの間隔がボディ領域側（第２不純物領域側）ほど小さくされている。これにより、互いに隣り合うフィールドプレートにより構成されるキャパシタの容量がボディ領域側ほど大きくなる。その結果、半導体層の第２不純物領域に近い部分での電界の集中を抑制することができ、その電界集中によるリークの発生を抑制することができる。
複数のフィールドプレートは、互いに長さの異なる複数の環状プレートを含んでいてもよく、その場合、複数の環状プレートは、相対的に長い環状プレートが相対的に短い環状プレートを取り囲むように配置されていることが好ましい。この場合、ゲート電極は、最外周の環状プレートと一体的な環状に形成されていることが好ましい。
半導体層の表層部におけるフィールド絶縁膜と対向する部分に、第１導電型のリサーフ層が形成されていてもよい。これにより、半導体層における電界の集中を一層抑制することができる。
半導体層の表層部におけるフィールド絶縁膜と対向する部分に、第１導電型のリサーフ層が形成されていてもよい。これにより、半導体層における電界の集中を一層抑制することができる。
リサーフ層は、半導体層における電界の集中が生じやすい部分に部分的に形成されてもよいし、フィールド絶縁膜と対向する部分の全域に形成されてもよい。リサーフ層がフィールド絶縁膜と対向する部分の全域に形成される場合、リサーフ層の第１導電型不純物の濃度を上げると、ＬＤＭＯＳＦＥＴの素子耐圧が向上するが、その反面、オン抵抗が大きくなる。したがって、リサーフ層の第１導電型不純物の濃度は、素子耐圧およびオン抵抗のバランスを考慮して決定されるとよい。
半導体層の表面に素子分離部が形成され、この素子分離部により、ボディ領域および第１不純物領域が形成されているＬＤＭＯＳ領域とその周囲の領域とが絶縁分離されてもよい。
この場合において、素子分離部によりＬＤＭＯＳ領域から絶縁分離された領域に、バイポーラトランジスタが形成されてもよい。
この場合において、素子分離部によりＬＤＭＯＳ領域から絶縁分離された領域に、バイポーラトランジスタが形成されてもよい。
また、素子分離部に対向する位置とボディ領域に対向する位置との間に、半導体基板と半導体層とに跨って、第１導電型のローアイソレーション領域が形成されてもよい。このローアイソレーション領域が形成されることにより、ボディ領域の下方での電界の集中を防止することができ、素子耐圧のさらなる向上を図ることができる。
以下では、本発明の実施の形態について、添付図面を参照しつつ詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の図解的な断面図である。図２（ａ）〜（ｃ）は、図１のＬＤＭＯＳ領域の図解的な平面図であって、図２（ａ）は全体図、図２（ｂ）はドレイン側の要部拡大図、図２（ｃ）はソース側の要部拡大図をそれぞれ示す。図１では、図面の簡素化のために、各部に対するハッチングの付与が省略されている。
図１は、本発明の一実施形態に係る半導体装置の図解的な断面図である。図２（ａ）〜（ｃ）は、図１のＬＤＭＯＳ領域の図解的な平面図であって、図２（ａ）は全体図、図２（ｂ）はドレイン側の要部拡大図、図２（ｃ）はソース側の要部拡大図をそれぞれ示す。図１では、図面の簡素化のために、各部に対するハッチングの付与が省略されている。
半導体装置１は、Ｐ型（第１導電型）の半導体基板２を備えている。半導体基板２は、たとえば、シリコン基板からなる。
半導体基板２上には、Ｎ型（第２導電型）の半導体層３が積層されている。半導体層３の比抵抗は、２７０Ω・ｃｍ２である。半導体層３は、たとえば、エピタキシャル成長法により形成される。
半導体基板２上には、Ｎ型（第２導電型）の半導体層３が積層されている。半導体層３の比抵抗は、２７０Ω・ｃｍ２である。半導体層３は、たとえば、エピタキシャル成長法により形成される。
半導体層３の表面には、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されるシリコン酸化膜である素子分離部としてのＬＯＣＯＳ膜４が形成されている。ＬＯＣＯＳ膜４により、ＬＤＭＯＳ領域５、ＣＭＯＳ領域６およびＢｉ領域７がそれぞれ個別に取り囲まれて、互いに絶縁分離されている。
ＬＤＭＯＳ領域５には、半導体層３の表層部に、Ｐ型のボディ領域８と、Ｎ型のドレインバッファ領域９とが形成されている。
ＬＤＭＯＳ領域５には、半導体層３の表層部に、Ｐ型のボディ領域８と、Ｎ型のドレインバッファ領域９とが形成されている。
ボディ領域８は、平面視で環状に形成されている。ボディ領域８の表層部には、Ｎ型のソース領域１１およびＰ型のボディコンタクト領域１０とが互いに隣接して形成されている。ボディコンタクト領域１０は、ボディ領域８の外周側に形成され、ソース領域１１とボディ領域８の内周縁との間には間隔が空けられている。ボディコンタクト領域１０のＰ型不純物濃度は、ボディ領域８のＰ型不純物濃度よりも高い。
ドレインバッファ領域９は、ボディ領域８に取り囲まれる領域の中央部に、ボディ領域８と間隔を空けて形成されている。ドレインバッファ領域９の表層部において、平面視でドレインバッファ領域９の中央部には、ドレインバッファ領域９よりも高いＮ型不純物濃度を有するＮ型のドレインコンタクト領域１２が形成されている。
半導体層３の表面には、ボディ領域８とドレインコンタクト領域１２との間の部分に、環状のフィールド絶縁膜１３が形成されている。フィールド絶縁膜１３の内周縁は、ドレインコンタクト領域１２の周縁上に配置され、フィールド絶縁膜１３の外周縁は、ボディ領域８と間隔を空けた位置に配置されている。フィールド絶縁膜１３は、ＬＯＣＯＳ膜４と同一工程で形成される。
半導体層３の表面には、ボディ領域８とドレインコンタクト領域１２との間の部分に、環状のフィールド絶縁膜１３が形成されている。フィールド絶縁膜１３の内周縁は、ドレインコンタクト領域１２の周縁上に配置され、フィールド絶縁膜１３の外周縁は、ボディ領域８と間隔を空けた位置に配置されている。フィールド絶縁膜１３は、ＬＯＣＯＳ膜４と同一工程で形成される。
また、半導体層３の表面には、ボディコンタクト領域１０とフィールド絶縁膜１３との間に跨るように、図示しないゲート絶縁膜が形成されている。
ゲート絶縁膜上には、ゲート電極１４が形成されている。ゲート電極１４は、不純物がドープされたポリシリコンからなる。
これにより、ＬＤＭＯＳ領域５には、ボディ領域８、ドレインバッファ領域９、ソース領域１１およびゲート電極１４などからなるＬＤＭＯＳＦＥＴが備えられている。
ゲート絶縁膜上には、ゲート電極１４が形成されている。ゲート電極１４は、不純物がドープされたポリシリコンからなる。
これにより、ＬＤＭＯＳ領域５には、ボディ領域８、ドレインバッファ領域９、ソース領域１１およびゲート電極１４などからなるＬＤＭＯＳＦＥＴが備えられている。
そして、フィールド絶縁膜１３上には、少なくとも３つ（本実施形態では、７つ）のフィールドプレート１５が形成されている。フィールドプレート１５は、ゲート電極１４と同じ材料からなる。フィールドプレート１５は、フィールド絶縁膜１３に沿った互いに相似な（周囲長が異なる）環状をなしており、相対的に長いフィールドプレート１５が相対的に短いフィールドプレート１５を取り囲むように、互いに間隔を空けて配置されている。ゲート電極１４は、フィールド絶縁膜１３上に載り上がり、最外周のフィールドプレート１５は、ゲート電極１４と一体的に形成されている。
ＣＭＯＳ領域６において、半導体層３の表面には、ＮＭＯＳ領域１６とＰＭＯＳ領域１７とを互いに絶縁分離するためのＬＯＣＯＳ膜１８が形成されている。ＬＯＣＯＳ膜１８は、ＬＯＣＯＳ膜４およびフィールド絶縁膜１３と同一工程で形成される。
ＮＭＯＳ領域１６には、半導体層３の表層部に、Ｐ型のＰウェル領域１９が形成されている。また、Ｐウェル領域１９の下方には、Ｐウェル領域１９よりも高いＰ型不純物濃度を有するＰ型の高濃度不純物領域２０が形成されている。高濃度不純物領域２０は、平面視でＰウェル領域１９とほぼ同じサイズを有し、半導体基板２と半導体層３とに跨って形成されている。
ＮＭＯＳ領域１６には、半導体層３の表層部に、Ｐ型のＰウェル領域１９が形成されている。また、Ｐウェル領域１９の下方には、Ｐウェル領域１９よりも高いＰ型不純物濃度を有するＰ型の高濃度不純物領域２０が形成されている。高濃度不純物領域２０は、平面視でＰウェル領域１９とほぼ同じサイズを有し、半導体基板２と半導体層３とに跨って形成されている。
Ｐウェル領域１９の表層部には、Ｎ型のソース領域２１およびＮ型のドレイン領域２２が互いに間隔を空けて形成されている。
ソース領域２１とドレイン領域２２との間の領域は、チャネル領域であり、このチャネル領域の表面上には、図示しないゲート絶縁膜を挟んで、ゲート電極２３が形成されている。ゲート電極２３は、ゲート電極１４と同じ材料からなり、ゲート電極１４と同一工程で形成される。
ソース領域２１とドレイン領域２２との間の領域は、チャネル領域であり、このチャネル領域の表面上には、図示しないゲート絶縁膜を挟んで、ゲート電極２３が形成されている。ゲート電極２３は、ゲート電極１４と同じ材料からなり、ゲート電極１４と同一工程で形成される。
これにより、ＮＭＯＳ領域１６には、ソース領域２１、ドレイン領域２２およびゲート電極２３などからなるＮＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor）が備えられている。
ＰＭＯＳ領域１７には、半導体層３の表層部に、Ｎ型のＮウェル領域２４が形成されている。また、Ｎウェル領域２４の下方には、Ｎウェル領域２４よりも高いＮ型不純物濃度を有するＮ型の高濃度不純物領域２５が形成されている。高濃度不純物領域２５は、平面視でＮウェル領域２４とほぼ同じサイズを有し、半導体基板２と半導体層３とに跨って形成されている。
ＰＭＯＳ領域１７には、半導体層３の表層部に、Ｎ型のＮウェル領域２４が形成されている。また、Ｎウェル領域２４の下方には、Ｎウェル領域２４よりも高いＮ型不純物濃度を有するＮ型の高濃度不純物領域２５が形成されている。高濃度不純物領域２５は、平面視でＮウェル領域２４とほぼ同じサイズを有し、半導体基板２と半導体層３とに跨って形成されている。
Ｎウェル領域２４の表層部には、Ｐ型のソース領域２６およびＰ型のドレイン領域２７が互いに間隔を空けて形成されている。
ソース領域２６とドレイン領域２７との間の領域は、チャネル領域であり、このチャネル領域の表面上には、図示しないゲート絶縁膜を挟んで、ゲート電極２８が形成されている。ゲート電極２８は、ゲート電極１４，２３と同じ材料からなり、ゲート電極１４，２３と同一工程で形成される。
ソース領域２６とドレイン領域２７との間の領域は、チャネル領域であり、このチャネル領域の表面上には、図示しないゲート絶縁膜を挟んで、ゲート電極２８が形成されている。ゲート電極２８は、ゲート電極１４，２３と同じ材料からなり、ゲート電極１４，２３と同一工程で形成される。
これにより、ＰＭＯＳ領域１７には、ソース領域２６、ドレイン領域２７およびゲート電極２８などからなるＰＭＯＳＦＥＴ（Positive-channel Metal Oxide Semiconductor Field Effect Transistor）が備えられている。
Ｂｉ領域７には、半導体層３の表層部に、Ｐ型のベース領域２９およびＮ型のコレクタ領域３０が互いに間隔を空けて形成されている。
Ｂｉ領域７には、半導体層３の表層部に、Ｐ型のベース領域２９およびＮ型のコレクタ領域３０が互いに間隔を空けて形成されている。
ベース領域２９とコレクタ領域３０との間において、半導体層３の表面には、ＬＯＣＯＳ膜３１が形成されている。ＬＯＣＯＳ膜３１は、ＬＯＣＯＳ膜４，１８およびフィールド絶縁膜１３と同一工程で形成される。
ベース領域２９の表層部には、Ｎ型のエミッタ領域３２およびＰ型のベースコンタクト領域３３が互いに間隔を空けて形成されている。ベースコンタクト領域３３のＰ型不純物濃度は、ベース領域２９のＰ型不純物濃度より高い。
ベース領域２９の表層部には、Ｎ型のエミッタ領域３２およびＰ型のベースコンタクト領域３３が互いに間隔を空けて形成されている。ベースコンタクト領域３３のＰ型不純物濃度は、ベース領域２９のＰ型不純物濃度より高い。
コレクタ領域３０の表層部には、コレクタ領域３０よりも高いＮ型不純物濃度を有するコレクタコンタクト領域３４が形成されている。
これにより、Ｂｉ領域７には、ベース領域２９、コレクタ領域３０およびエミッタ領域３２などからなるバイポーラトランジスタが備えられている。
ベース領域２９およびコレクタ領域３０の下方には、エミッタ領域３２よりも高いＮ型不純物濃度を有するＮ型不純物領域３５が形成されている。このＮ型不純物領域３５は、半導体基板２と半導体層３とに跨り、エミッタ領域３２の最深部に接続され、ベース領域２９と対向する位置まで延びている。
これにより、Ｂｉ領域７には、ベース領域２９、コレクタ領域３０およびエミッタ領域３２などからなるバイポーラトランジスタが備えられている。
ベース領域２９およびコレクタ領域３０の下方には、エミッタ領域３２よりも高いＮ型不純物濃度を有するＮ型不純物領域３５が形成されている。このＮ型不純物領域３５は、半導体基板２と半導体層３とに跨り、エミッタ領域３２の最深部に接続され、ベース領域２９と対向する位置まで延びている。
また、半導体層３には、ＬＤＭＯＳ領域５を取り囲むＬＯＣＯＳ膜４の下方に、Ｐ型のウェル領域３６がそのＬＯＣＯＳ膜４に沿って環状に形成されている。
さらに、ウェル領域３６の下方には、ウェル領域３６よりも高いＰ型不純物濃度を有するローアイソレーション領域３７が形成されている。ローアイソレーション領域３７は、半導体基板２と半導体層３とに跨り、ウェル領域３６の最深部に接続され、ボディ領域８と対向する位置まで延びている。
さらに、ウェル領域３６の下方には、ウェル領域３６よりも高いＰ型不純物濃度を有するローアイソレーション領域３７が形成されている。ローアイソレーション領域３７は、半導体基板２と半導体層３とに跨り、ウェル領域３６の最深部に接続され、ボディ領域８と対向する位置まで延びている。
また、半導体層３の上方には、図示しない層間絶縁膜が形成されている。この層間絶縁膜上には、複数の配線が形成されている。たとえば、ドレインバッファ領域９と層間絶縁膜を挟んで対向する位置には、ドレイン配線３８が形成されている。ドレイン配線３８は、層間絶縁膜を貫通するプラグ３９を介して、ドレインコンタクト領域１２と電気的に接続されている。ドレイン配線３８は、平面視で、少なくとも最内周のフィールドプレート１５と重なるようにレイアウトされている。また、層間絶縁膜（図示せず）上において、ソース領域１１およびボディコンタクト領域１０と層間絶縁膜を挟んで対向する位置には、ソース配線４０が形成されている。ソース配線４０は、層間絶縁膜を貫通するプラグ４１を介して、ソース領域１１およびボディコンタクト領域１０と電気的に接続されている。ソース配線４０は、平面視で、少なくともゲート電極１４と最外周のフィールドプレート１５との一体型プレートに重なるようにレイアウトされている。
図３は、ＬＤＭＯＳＦＥＴの素子耐圧測定時のＩ−Ｖ波形を示すグラフである。このグラフでは、横軸にドレイン電圧をとり、縦軸にドレイン電流をとっている。
本願発明者は、本発明に至る過程において、図１に示す半導体装置１からフィールドプレート１５を省略したモデルを作製し、そのモデルにおいて、ソース領域１１およびゲート電極１４を接地し、ＬＤＭＯＳ領域５のドレインバッファ領域９にドレイン電圧を印加して、素子耐圧を測定した。
本願発明者は、本発明に至る過程において、図１に示す半導体装置１からフィールドプレート１５を省略したモデルを作製し、そのモデルにおいて、ソース領域１１およびゲート電極１４を接地し、ＬＤＭＯＳ領域５のドレインバッファ領域９にドレイン電圧を印加して、素子耐圧を測定した。
半導体装置１からフィールドプレート１５を省略したモデルでは、半導体層３の比抵抗が２７０Ω・ｃｍ２であるので、シミュレーション上では、７５０Ｖを超える素子耐圧が得られる。
しかしながら、実際にドレイン電圧を印加して、素子耐圧を測定すると、図３に示す波形Ａのように、ドレイン電圧が７００Ｖに達する前にリーク電流が瞬間的に流れ、ドレイン電圧が７００Ｖを超えた後、ブレークダウン（降伏）現象が生じることが判った。
しかしながら、実際にドレイン電圧を印加して、素子耐圧を測定すると、図３に示す波形Ａのように、ドレイン電圧が７００Ｖに達する前にリーク電流が瞬間的に流れ、ドレイン電圧が７００Ｖを超えた後、ブレークダウン（降伏）現象が生じることが判った。
図４は、ドレイン電圧印加時のＬＤＭＯＳ領域における半導体層の電位分布を示す等電位線図である。図５は、ドレイン電圧印加時のＬＤＭＯＳ領域における半導体層の電界強度分布を示すグラフである。
そこで、ドレイン電圧の印加時に、ＬＤＭＯＳ領域５における半導体層３の電位分布および電界強度分布を調べたところ、ドレイン電圧の印加時には、ドレインバッファ領域９側とソース領域１１側とを比較して、図４に示すように、ソース領域１１側（ソース側）で等電位線の間隔が狭くなり、図５に示すように、ソース領域１１側に大きい電界集中を生じた。
そこで、ドレイン電圧の印加時に、ＬＤＭＯＳ領域５における半導体層３の電位分布および電界強度分布を調べたところ、ドレイン電圧の印加時には、ドレインバッファ領域９側とソース領域１１側とを比較して、図４に示すように、ソース領域１１側（ソース側）で等電位線の間隔が狭くなり、図５に示すように、ソース領域１１側に大きい電界集中を生じた。
このソース領域１１側での電界集中がリーク電流を発生させる原因と考えられ、その電界集中を緩和することができれば、ＬＤＭＯＳＦＥＴの素子耐圧を向上することができる。
図６は、フィールドプレートの間隔を図解的に示す図である。
半導体装置１では、フィールド絶縁膜１３上の７つのフィールドプレート１５は、互いに隣り合うフィールドプレート間の間隔が、ソース領域１１側ほど小さくされている。具体的には、図６に示すように、最外周のフィールドプレート１５（ゲート電極１４と一体に形成されたフィールドプレート１５）から順に、各フィールドプレート１５に参照符号１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１５ｇを付して、フィールドプレート１５ａ，１５ｂ間の間隔を間隔Ｄ１とし、フィールドプレート１５ｂ，１５ｃ間の間隔を間隔Ｄ２とし、フィールドプレート１５ｃ，１５ｄ間の間隔を間隔Ｄ３とし、フィールドプレート１５ｄ，１５ｅ間の間隔を間隔Ｄ４とし、フィールドプレート１５ｅ，１５ｆ間の間隔を間隔Ｄ５とし、フィールドプレート１５ｆ，１５ｇ間の間隔を間隔Ｄ６とした場合、間隔Ｄ１〜Ｄ６は、
Ｄ１＜Ｄ２＜Ｄ３＜Ｄ４＜Ｄ５＜Ｄ６
の関係を有している。
図６は、フィールドプレートの間隔を図解的に示す図である。
半導体装置１では、フィールド絶縁膜１３上の７つのフィールドプレート１５は、互いに隣り合うフィールドプレート間の間隔が、ソース領域１１側ほど小さくされている。具体的には、図６に示すように、最外周のフィールドプレート１５（ゲート電極１４と一体に形成されたフィールドプレート１５）から順に、各フィールドプレート１５に参照符号１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１５ｇを付して、フィールドプレート１５ａ，１５ｂ間の間隔を間隔Ｄ１とし、フィールドプレート１５ｂ，１５ｃ間の間隔を間隔Ｄ２とし、フィールドプレート１５ｃ，１５ｄ間の間隔を間隔Ｄ３とし、フィールドプレート１５ｄ，１５ｅ間の間隔を間隔Ｄ４とし、フィールドプレート１５ｅ，１５ｆ間の間隔を間隔Ｄ５とし、フィールドプレート１５ｆ，１５ｇ間の間隔を間隔Ｄ６とした場合、間隔Ｄ１〜Ｄ６は、
Ｄ１＜Ｄ２＜Ｄ３＜Ｄ４＜Ｄ５＜Ｄ６
の関係を有している。
これにより、フィールドプレート１５ａ，１５ｂにより構成されるキャパシタの容量Ｃ１、フィールドプレート１５ｂ，１５ｃにより構成されるキャパシタの容量Ｃ２、フィールドプレート１５ｃ，１５ｄにより構成されるキャパシタの容量Ｃ３、フィールドプレート１５ｄ，１５ｅにより構成されるキャパシタの容量Ｃ４、フィールドプレート１５ｅ，１５ｆにより構成されるキャパシタの容量Ｃ５およびフィールドプレート１５ｆ，１５ｇにより構成されるキャパシタの容量Ｃ６は、
Ｃ１＞Ｃ２＞Ｃ３＞Ｃ４＞Ｃ５＞Ｃ６
の関係を有する。
Ｃ１＞Ｃ２＞Ｃ３＞Ｃ４＞Ｃ５＞Ｃ６
の関係を有する。
その結果、半導体層３のソース領域１１に近い部分での電界の集中を抑制することができ、その電界集中によるリークの発生を抑制することができる。よって、図３に示す波形Ｂのように、ＬＤＭＯＳＦＥＴの素子耐圧特性を、ドレイン電圧が７００Ｖ以下ではリーク電流が発生せず、ドレイン電圧が７５０Ｖ程度に達したときにブレークダウンを生じるような特性とすることができる。
また、半導体装置１では、ドレイン配線３８が平面視で少なくとも最内周のフィールドプレート１５と重なるようにレイアウトされている。言い換えれば、少なくとも最内周のフィールドプレート１５は、平面視でドレイン配線３８と重なるように配置されている。そのため、フィールドプレート１５間のキャパシタにより形成される電界がドレイン配線３８（ドレイン電圧）の影響を受けることを防止でき、フィールドプレート１５間のキャパシタによる電界集中の抑制の効果を良好に発揮することができる。
また、半導体装置１では、ローアイソレーション領域３７が形成されているので、ボディ領域８の下方での電界の集中を防止することができ、素子耐圧のさらなる向上が図られている。
そして、半導体装置１では、厚膜ＳＯＩ基板ではなく、Ｎ型の半導体層３が直上に設けられたＰ型の半導体基板２が採用されている。半導体基板２は、厚膜ＳＯＩ基板よりもはるかに安価である。そして、半導体層は、たとえば、エピタキシャル成長法により、安価かつ容易に形成することができる。よって、半導体装置１では、厚膜ＳＯＩ基板を採用した半導体装置と比較して、コストの低減を図ることができる。
そして、半導体装置１では、厚膜ＳＯＩ基板ではなく、Ｎ型の半導体層３が直上に設けられたＰ型の半導体基板２が採用されている。半導体基板２は、厚膜ＳＯＩ基板よりもはるかに安価である。そして、半導体層は、たとえば、エピタキシャル成長法により、安価かつ容易に形成することができる。よって、半導体装置１では、厚膜ＳＯＩ基板を採用した半導体装置と比較して、コストの低減を図ることができる。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することも可能である。
たとえば、図１に破線で示すように、ＬＤＭＯＳ領域５において、フィールド絶縁膜１３の下方に、Ｐ型のリサーフ層５１が形成されていてもよい。リサーフ層５１は、半導体層３における電界の集中が生じやすい部分、つまりソース領域１１に近い部分に部分的に形成されるとよい。これにより、半導体層３における電界の集中を一層抑制することができる。
たとえば、図１に破線で示すように、ＬＤＭＯＳ領域５において、フィールド絶縁膜１３の下方に、Ｐ型のリサーフ層５１が形成されていてもよい。リサーフ層５１は、半導体層３における電界の集中が生じやすい部分、つまりソース領域１１に近い部分に部分的に形成されるとよい。これにより、半導体層３における電界の集中を一層抑制することができる。
リサーフ層５１は、フィールド絶縁膜１３と対向する部分の全域に形成されてもよい。リサーフ層５１がフィールド絶縁膜１３と対向する部分の全域に形成される場合、リサーフ層５１のＰ型不純物濃度を上げると、ＬＤＭＯＳＦＥＴの素子耐圧が向上するが、その反面、オン抵抗が大きくなる。したがって、リサーフ層５１のＰ型不純物の濃度は、素子耐圧およびオン抵抗のバランスを考慮して決定されるとよい。
また、本発明は、半導体装置１と各半導体部分の導電型（Ｐ型、Ｎ型）を反転した構造を有するものに適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体基板
３ 半導体層
８ ボディ領域
９ ドレインバッファ領域（第１不純物領域）
１１ ソース領域（第２不純物領域）
１２ ドレインコンタクト領域
１３ フィールド絶縁膜
１４ ゲート電極
１５ フィールドプレート
２９ ベース領域（バイポーラトランジスタ）
３０ コレクタ領域（バイポーラトランジスタ）
３２ エミッタ領域（バイポーラトランジスタ）
３７ ローアイソレーション領域
３８ ドレイン配線
５１ リサーフ層
２ 半導体基板
３ 半導体層
８ ボディ領域
９ ドレインバッファ領域（第１不純物領域）
１１ ソース領域（第２不純物領域）
１２ ドレインコンタクト領域
１３ フィールド絶縁膜
１４ ゲート電極
１５ フィールドプレート
２９ ベース領域（バイポーラトランジスタ）
３０ コレクタ領域（バイポーラトランジスタ）
３２ エミッタ領域（バイポーラトランジスタ）
３７ ローアイソレーション領域
３８ ドレイン配線
５１ リサーフ層
Claims (8)
- 第１導電型の半導体基板と、
前記半導体基板上に設けられ、前記半導体基板に接する第２導電型の半導体層と、
前記半導体層の表層部に形成された第１導電型のボディ領域と、
前記半導体層の表層部に、前記ボディ領域と間隔を空けて形成された第２導電型の第１不純物領域と、
前記ボディ領域の表層部に、前記ボディ領域の周縁と間隔を空けて形成された第２導電型の第２不純物領域と、
前記半導体層上に形成され、前記ボディ領域の周縁と前記第２不純物領域の周縁との間の部分に対向するゲート電極と、
前記半導体層の表面における前記ボディ領域と前記第１不純物領域との間の部分に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜上に、互いに間隔を空けて形成された複数のフィールドプレートとを含み、
前記フィールドプレートの間隔が前記ボディ領域側ほど小さい、半導体装置。 - 前記半導体層の表層部における前記フィールド絶縁膜と対向する部分に形成された第１導電型のリサーフ層をさらに含む、請求項１に記載の半導体装置。
- 複数の前記フィールドプレートが、互いに間隔を空けて少なくとも３つ以上形成されている、請求項１または２に記載の半導体装置。
- 複数の前記フィールドプレートが互いに長さの異なる複数の環状プレートを含み、
複数の前記環状プレートは、相対的に長い前記環状プレートが相対的に短い前記環状プレートを取り囲むように配置されている、請求項１〜３のいずれか一項に記載の半導体装置。 - 前記ゲート電極が、最外周の前記環状プレートと一体的な環状に形成されている、請求項４に記載の半導体装置。
- 前記半導体層の表面に形成され、前記ボディ領域および前記第１不純物領域が形成されているＬＤＭＯＳ領域をその周囲の領域から絶縁分離するための素子分離部をさらに含む、請求項１〜５のいずれか一項に記載の半導体装置。
- 前記素子分離部により前記ＬＤＭＯＳ領域から絶縁分離された領域に形成されたバイポーラトランジスタをさらに含む、請求項６に記載の半導体装置。
- 前記半導体基板と前記半導体層とに跨って形成され、前記素子分離部に対向する位置と前記ボディ領域に対向する位置との間に延びた第１導電型のローアイソレーション領域をさらに含む、請求項６または７に記載の半導体装置。
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