JPH09266310A

JPH09266310A - 半導体装置

Info

Publication number: JPH09266310A
Application number: JP8250299A
Authority: JP
Inventors: Yutaka Fujimoto; 裕藤本; Mitsuhiro Saito; 斎藤　　光弘; Yushi Imai; 今井　　祐志; Hiroyuki Ban; 伴　　博行
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-01-22
Filing date: 1996-09-20
Publication date: 1997-10-07
Anticipated expiration: 2016-09-20
Also published as: JP3543508B2

Abstract

(57)【要約】【課題】ＬＤＭＯＳを絶縁分離された素子領域に形成
した場合のスイッチングノイズの発生を抑制する。【解決手段】表面電界緩和型のＬＤＭＯＳを、酸化膜
２２、２３にて絶縁分離した素子領域に形成し、その場
合に、ＬＤＭＯＳの最外周領域に、Ｎ⁺型基板２１ｂと
ディープＮ⁺拡散層２６を設けて、その電位を接地又は
電源電位に固定するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、負荷駆動用の半導
体素子、例えばＬＤＭＯＳ（Lateral DiffusedMOS ）ト
ランジスタ（以下、単にＬＤＭＯＳという）を有してな
る半導体装置に関する。

【０００２】

【発明が解決しようとする課題】従来のＬＤＭＯＳの構
成を図９に示す。ＬＤＭＯＳは、図に示すように、Ｎ型
基板１にＮウェル２が形成され、このＮウェル２内にチ
ャネルＰウェル３が形成されるとともにチャネルＰウェ
ル３内にＮ型拡散層４が形成され、またＮウェル２内に
Ｎ型拡散層５が形成されている。基板表面にはゲート酸
化膜６を介してゲート電極７が形成されており、ゲート
電極７直下のチャネルＰウェル３の表面領域にはチャネ
ル領域８が形成されている。

【０００３】そして、Ｎ型拡散層４をソース領域、Ｎ型
拡散層５をドレイン領域とし、ＬＯＣＯＳ酸化膜９下の
Ｎウェル２をドリフト領域としている。なお、１０、１
１はそれぞれソース電極、ドレイン電極であり、１２は
チャネルＰウェル３の電位を取るための拡散層、１３は
層間絶縁膜である。このようなＬＤＭＯＳにおいて、オ
ン抵抗を小さくして電流を流しやすくするために、Ｎウ
ェル２の濃度を高くすると、ドリフト領域で空乏層が拡
大しにくくなり高耐圧を得ることができなくなる。逆
に、Ｎウェル２の濃度を低くすると、高耐圧化を図るこ
とができる反面、電流が流れにくくなりオン抵抗が大き
くなるという問題がある。

【０００４】このような問題を解決するものとして、特
公昭５９ー２４５５０号公報および特開平５ー２６７６
５２号公報に示す、表面電界緩和型（ＲＥＳＵＲＦ）Ｌ
ＤＭＯＳがある。その概略構成を図１０に示す。この表
面電界緩和型ＬＤＭＯＳにおいては、Ｐ型基板１４にＮ
ウェル２が形成されている。この場合、Ｎウェル２を拡
散形成すると、Ｎウェル２表面での濃度が高くなり、Ｎ
ウェル２表面での電流が流れやすくなるとともに、Ｎウ
ェル２全体で空乏層が広がりやすくなるため、高耐圧化
を図ることができる。なお、Ｎウェル２のドリフト領域
のドーパント濃度は、上記公報に記載されているよう
な、いわゆるＲＥＳＵＲＦ条件を満たすように設定され
ている。

【０００５】また、他の従来技術として、半導体基板の
一主面側にＳｉＯ₂等の絶縁膜で素子領域を島状に分離
した構造、すなわちＳＯＩ（Silicon On Insulator）構
造のものが種々提案されている。この場合、それぞれの
素子領域に、バイポーラトランジスタ、ＣＭＯＳ等の素
子が形成される。そこで、上記した電力用のＬＤＭＯＳ
も、島状に分離された素子領域に形成することが考えら
れる。

【０００６】例えば、図９に示すＬＤＭＯＳを絶縁膜で
周囲を囲むように構成した場合、絶縁膜にはＮ型基板１
が接することになる。この構造の場合、Ｎ型基板１、Ｎ
ウェル２はドレイン電位と共通となる。このため、図１
１（Ａ）に示すように、電源側に負荷、ＧＮＤ（接地）
側にＬＤＭＯＳを接続したローサイドスイッチ型で負荷
駆動を行うようにした場合、ＬＤＭＯＳのスイッチング
に合わせてドレイン電位はＧＮＤから電源（又はそれ以
上）の電位まで変動し、Ｎ型基板１の電位もそれに応じ
て変動する。

【０００７】絶縁膜を用いて素子分離を行う場合、絶縁
膜には寄生キャパシタが存在するため、絶縁膜と接する
領域の電位が大きく変動すると、スイッチングノイズ
が、他の素子領域に伝播し、他の半導体素子の誤動作の
要因となる。また、図１０に示す表面電界緩和型ＬＤＭ
ＯＳにおいては、Ｐ型基板１４が分離用絶縁膜と接する
ことになる。この場合、図１０に示すように、Ｐ型基板
１４とソース電極とを同電位にするためには、電位を取
るためのディープＰ⁺拡散層を形成する必要がある。こ
のように構成した場合、図１１（Ｂ）に示すように、電
源側にＬＤＭＯＳ、ＧＮＤ側に負荷を接続したハイサイ
ドスイッチ型で負荷駆動を行うようにした場合、ＬＤＭ
ＯＳのスイッチングに合わせてソース電位が大きく変動
するため、上記したのと同様、スイッチングノイズが発
生する。

【０００８】ＳＯＩ構造において、従来では、バイポー
ラトランジスタ、ＣＭＯＳ等の比較的サイズの小さい素
子を素子領域に形成していたため、上記のようなスイッ
チングノイズは問題とならないが、ＬＤＭＯＳのような
負荷駆動用のものでは、素子サイズが大きく、上記した
スイッチングノイズが問題となる。本発明は、負荷駆動
用の半導体素子を、絶縁分離された素子領域に形成する
場合に、上記したスイッチングノイズの発生を抑制する
ことを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１乃至１２に記載の発明においては、負荷駆
動用の半導体素子を絶縁分離された素子領域に形成し、
さらに半導体素子と絶縁膜との間に、半導体素子の周囲
を囲む電位固定領域を形成したことを特徴としている。

【００１０】従って、半導体素子の周囲を電位固定領域
にて囲むことにより、負荷駆動時の電位変動を抑制し、
スイッチングノイズの発生を抑制することができる。負
荷駆動用の半導体素子としては、請求項２、４に記載し
たようなＬＤＭＯＳを用いることができる。また、請求
項４に記載の表面電界緩和型のＬＤＭＯＳにおいては、
ドレイン領域に逆起電圧が印加された場合に、第２ウェ
ルから第１ウェル、第１半導体層および電位固定領域を
介して電流経路が形成されるため、逆起電圧印加時のチ
ャネル形成部分での素子破壊を防止することができる。

【００１１】さらに、請求項６に記載の発明のように、
第１ウェルの電位をソース電位に固定するようにすれ
ば、電位変動によるスイッチングノイズの発生を一層抑
制することができる。また、請求項７、８に記載の発明
のように、ＭＯＳトランジスタをハイサイドスイッチ型
とする場合には、電位固定領域を電源に接続し、ＭＯＳ
トランジスタをローサイドスイッチ型とする場合には、
電位固定領域を接地に接続する。

【００１２】この場合、請求項９乃至１２に記載の発明
のように、電位固定領域に電源あるいは接地のいずれか
一方を選択して接続するようにすれば、ＭＯＳトランジ
スタをローサイドスイッチ型でもハイサイドスイッチ型
でも自由に選択使用することができる。

【００１３】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図３に、本発明の一実施形態にて適
用する表面電界緩和型ＬＤＭＯＳ１００の断面構成を示
す。この図３に示すものでは、Ｎ型層１５にＰウェル１
６を形成し、その中にＮウェル２を形成する２重ウェル
構造としている。なお、Ｎウェル２のドリフト領域は、
いわゆるＲＥＳＵＲＦ条件を満たすようにドーパント濃
度が設定されている。また、図中の符号で図９、図１０
に示すものと同一のものは、同一もしくは均等の構成を
示している。

【００１４】図３に示す表面電界緩和型ＬＤＭＯＳ１０
０は、高耐圧および低オン抵抗の本来の効果を有すると
ともに、ドレイン電極１１にＬ負荷が接続された場合の
逆起電圧印加時のチャネル形成部分の破壊を防止するこ
とができるものである。この点につき図４を用いて説明
する。ドレイン電極１１にＬ負荷１９が接続されている
場合、ゲート電極７に印加される電圧を低下させてスイ
ッチオフした時、ドレイン電極１１に逆起電圧が印加さ
れる。ここで、Ｎウェル２とＰウェル１６との間に形成
される寄生ダイオードＶＺ１と、Ｎウェル２とチャネル
Ｐウェル３との間に形成される寄生ダイオードＶＺ２と
があるが、Ｎウェル２内の電位上昇により、寄生ダイオ
ードＶＺ１が先にブレークダウンする。

【００１５】すなわち、上記のような逆起電圧が印加さ
れると、Ｎウェル２とＰウェル１６における電位分布は
図５に示すようになり、ドレイン領域５からソース領域
４方向への横方向に比べて基板方向への縦方向に電位勾
配が急になっており、これにより寄生ダイオードＶＺ１
が先にブレークダウンする。この場合、Ｐウェル１６で
の抵抗Ｒ２によりＰウェル１６内の電圧が上昇してい
き、Ｐウェル１６とＮ型層１５間の寄生ダイオードＶＺ
３がオンし、Ｎウェル２とＰウェル１６とＮ型層１５に
よる寄生バイポーラトランジスタ１８がオンして、面積
の広い基板方向に電流が流れるため、電流を分散するこ
とができ、従って、電流が流れることによる発熱を抑制
できる。これによって、破壊耐量の低いチャネル形成部
分での素子の破壊を防止でき、素子の破壊耐量を向上さ
せることができる。

【００１６】また、ソース領域４を含んでＰウェル１６
に達するベース１７が設けられており、Ｐウェル１６か
らソース側に電流Ｉを流すようにしている。このことに
よりチャネル形成部分には電流が一層流れにくくなる。
なお、上記構成においては、寄生バイポーラトランジス
タ１８により基板方向に電流を流すものを示したが、Ｐ
ウェル１６が基板方向に十分薄く形成されている場合に
は、寄生バイポーラ動作でなく、パンチスルーにより基
板方向に電流を流すことができる。

【００１７】本実施形態においては、ＳＯＩ構造におけ
る素子領域に、上記した表面電界緩和型ＬＤＭＯＳ１０
０とＣＭＯＳとＮＰＮＴｒとをそれぞれ形成している。
図６にその概略的構成を示す。この図６に示す半導体装
置においては、Ｎ⁺基板２１ｂ上にＮ^-層（図３のＮ型
層１５に相当）２１ａを形成したＮ型基板２１と、Ｐ型
基板２０とをＳｉＯ₂等の絶縁膜２２を介して貼り合わ
せた貼り合わせ基板に、トレンチ溝を形成するとともに
その溝内に酸化膜２３を形成して、絶縁分離された複数
の素子領域を形成し、それぞれの素子領域にＬＤＭＯ
Ｓ、ＣＭＯＳ、ＮＰＮＴｒを形成している。

【００１８】この図６に示すものの製造方法を図７、図
８に示す工程図を基に説明する。まず、上記した貼り合
わせ基板を用意し、それにトレンチ溝を形成するととも
に、その溝内に酸化膜２３を形成し、さらに多結晶シリ
コン２４を埋設する。なお、この状態ではＮ型基板２１
表面に酸化膜２５が形成されている。そして、図７
（Ａ）に示すように、ＬＤＭＯＳの形成領域にディープ
Ｎ⁺拡散層２６を形成する。なお、図６、図７では、デ
ィープＮ⁺拡散層２６が酸化膜２３の片側のみに形成さ
れたものを図示しているが、実際は後述する図１に示す
ように、ディープＮ⁺拡散層２６が酸化膜２３の内周に
接するように形成されている。

【００１９】この後、Ｐウェル１６、Ｎウェル２を形成
するためのイオン注入を行い、それらを同時拡散させ
る。この場合、Ｐウェルにはボロン（Ｂ）、Ｎウェルに
は砒素（Ａｓ）を用い、両者の拡散係数の相違により、
Ｐウェルを深く、Ｎウェルを浅く形成する。この工程に
おいては、ボロンと砒素の同時拡散を行っているため、
それに必要なマスクを１枚のみとすることができる。

【００２０】なお、上記イオン注入において、ボロンの
ドーズ量は３×１０¹²〜１×１０¹³原子／ｃｍ²であ
り、砒素のドーズ量は３×１０¹²〜１×１０¹³原子／ｃ
ｍ²である。また、注入したイオンを拡散させる場合、
１２００℃で約６００分程度のドライブインを行う。な
お、ＲＥＳＵＲＦ構造の条件としては、Ｎウェル層２の
表面からＰウェル層１６とのＰＮ接合までの深さ方向の
不純物濃度が、数式１で示す関係になる必要がある。

【００２１】

【数１】

【００２２】ここで、Ｎ_d（ｘ）は、単位体積当たりの
不純物濃度を表し、ｘは深さを表し、ｘ_jは、Ｎウェル
層２とＰウェル層１６とのＰＮ接合深さを表す。次に、
図７（Ｂ）に示すように、ＣＭＯＳの形成領域にＰウェ
ル２７、Ｎウェル２８を形成するためのイオン注入を行
い、拡散させる。その後、図７（Ｃ）に示すように、Ｎ
ＰＮＴｒの形成領域にイオン注入を行い、ドライブイン
してベース２８を形成する。この時、必要であればＬＤ
ＭＯＳ領域にも同様にしてベース１７を形成する。

【００２３】次に、図８（Ａ）に示すように、ＬＯＣＯ
Ｓ酸化を行う。この工程により、ＬＤＭＯＳの形成領域
にＬＯＣＯＳ酸化膜９が形成される。この後、ＬＤＭＯ
Ｓのゲート酸化膜６を形成するために、基板表面の酸化
を行う（図８（Ｂ））。そして、基板表面にＰｏｌｙ
Ｓｉを形成し、リンをドープした後、フォトエッチング
してパターニングを行い、ＬＤＭＯＳのゲート電極７を
形成する（図８（Ｃ））。

【００２４】この後は、通常の素子形成工程により、Ｌ
ＤＭＯＳ、ＣＭＯＳ、ＮＰＮＴｒを順次形成していき、
最終的に図６に示すものを構成する。なお、ＬＤＭＯＳ
の形成領域においては、ゲートをマスクとしてＮウェル
２内にチャネルＰウェル８およびソース領域４を拡散形
成する。なお、上記した表面電界緩和型ＬＤＭＯＳにお
いては、Ｎ型の半導体層２１にＰ型の第１ウェルとＮ型
の第２ウェルが形成された２重ウェル構造としているた
め、Ｎ型の半導体層２１をコレクタ層とするＮＰＮＴｒ
と同一基板上に形成することができる。

【００２５】次に、絶縁分離された素子領域に形成され
た表面電界緩和型ＬＤＭＯＳの具体的な構成について説
明する。図１に、その断面構成を示す。ディープＮ⁺拡
散層２６およびＮ⁺基板２１ｂを除く部分が、図３に示
した表面電界緩和型ＬＤＭＯＳ１００に相当している。
この図１に示す具体的構成においては、Ｐウェル１６の
電位をソース電位に固定するために、Ｐウェル２９およ
びベース３０が設けられている。

【００２６】図２に、図１の平面構成を示す。酸化膜２
３にて島状に分離形成された素子領域において、図１中
のＬＤＭＯＳ１００が複数形成された（具体的には、ソ
ース領域、ドレイン領域が格子状に交互に配置され、そ
の間にゲートが配置された）セル領域３１が配置され、
その周囲に、Ｐウェル１６の電位をソース電位に固定す
るＰウェル２９が配置されている。さらに、その外周に
おいて、酸化膜２３に接するようにディープＮ⁺拡散層
２６が形成されている。

【００２７】ディープＮ⁺拡散層２６にはボトム電極Ｂ
が接続されており、このボトム電極Ｂの電位を固定し
て、ディープＮ⁺拡散層２６およびＮ⁺基板２１ｂの電
位を固定する。絶縁膜２２には、図１に示すように寄生
キャパシタ３２が存在するが、ディープＮ⁺拡散層２６
およびＮ⁺基板２１ｂの電位を固定することにより、Ｌ
ＤＭＯＳがスイッチング動作してもＰ型基板２０の電位
が変動するのを抑制することができる。

【００２８】なお、図１１（Ａ）に示すローサイドスイ
ッチ型で負荷駆動を行う場合には、ボトム電極ＢをＧＮ
Ｄに接続し、図１１（Ｂ）に示すハイサイドスイッチ型
で負荷駆動を行う場合には、ボトム電極Ｂを電源に接続
する。従って、ローサイドスイッチ型でもハイサイドス
イッチ型でも、ボトム電極Ｂの電位が固定され、スイッ
チングノイズの発生が抑制される。

【００２９】また、図１１（Ｃ）に示すように、ＬＤＭ
ＯＳの上下に負荷が接続される場合には、ボトム電極Ｂ
を電源に接続する。さらに、図１１（Ｄ）に示すよう
に、ハイサイド側とローサイド側に２つのＬＤＭＯＳを
設けて負荷を駆動する場合には、ハイサイド側のＬＤＭ
ＯＳについてはボトム電極Ｂを電源に接続し、ローサイ
ド側のＬＤＭＯＳについてはＧＮＤに接続する。また、
図１１（Ｅ）に示すように、ハイサイド側の２つのＬＤ
ＭＯＳで１つの負荷を駆動する場合には、それぞれのＬ
ＤＭＯＳを電源に接続する。

【００３０】なお、ローサイドスイッチ型で負荷駆動を
行う場合、上述したように、ドレイン電極１１に逆起電
圧が印加されると基板方向に電流が流れるが、その電流
は、Ｎ⁺基板２１ｂおよびディープＮ⁺拡散層２６を介
しボトム電極Ｂから取り出されることになる。ここで、
ボトム電極Ｂを電源もしくはＧＮＤに接続する場合、ボ
トム電極Ｂの電極パターンを、電源もしくはＧＮＤの電
極パターンに予め接続するようにしておけばよいが、以
下のような構成を用いれば、ＬＤＭＯＳをローサイドス
イッチ型でもハイサイドスイッチ型でも自由に選択使用
することができる。

【００３１】例えば、図１２に示すように、ソース電極
の電極パッド３５、ドレイン電極の電極パッド３６にボ
トム電極Ｂの電極パターン３４を接続形成しておき、図
中の点線Ａ、Ｂのいずれかをトリミングによりカットす
れば、ローサイドスイッチ型あるいはハイサイドスイッ
チ型の選択を行うことができる。具体的には、点線Ａの
部分でトリミングカットすれば、ボトム電極Ｂをドレイ
ン側すなわち電源に接続してハイサイドスイッチ型とす
ることができ、点線Ｂの部分でトリミングカットすれ
ば、ボトム電極Ｂをソース側すなわちＧＮＤに接続して
ローサイドスイッチ型とすることができる。また、ボト
ム電極Ｂの電極パターン３４と、ソース電極、ドレイン
電極の電極パッド３５、３６との間にヒューズを設けて
おき、ヒューズを溶断させて、その選択を行うようにし
てもよい。

【００３２】また、図１３に示すように、ボトム電極Ｂ
の電極パッド３４ａを、ソース電極の電極パッド３５、
ドレイン電極の電極パッド３６のいずれかにワイヤ３
７、３８を用いてワイヤボンディングすることにより、
ローサイドスイッチ型あるいはハイサイドスイッチ型の
選択を行うようにすることもできる。また、ＭＯＳトラ
ンジスタを用いてボトム電極Ｂの電位を設定するように
してもよい。例えば、図１１（Ｄ）に示す構成に対し、
図１４に示すように、電位選択用のＭＯＳトランジスタ
３９〜４２を設け、ＭＯＳトランジスタ３９、４２をオ
ン、ＭＯＳトランジスタ４０、４１をオフさせることに
より、ハイサイド側のＬＤＭＯＳのボトム電極Ｂを電源
に接続し、ローサイド側のＬＤＭＯＳをＧＮＤに接続す
ることができる。この場合、電位選択用のトランジスタ
としてはＭＯＳトランジスタ以外に、バイポーラトラン
ジスタを用いてもよい。なお、図１４では、回路を分か
り易くするためにボトム電極Ｂをバックゲートのように
示している。

【００３３】上述した実施形態においては、電力用半導
体素子として、図３に示す表面電荷緩和型ＬＤＭＯＳを
用いるものを示したが、図９、図１０に示すようなＬＤ
ＭＯＳ、あるいはその他の電力用半導体素子を用いるよ
うにしてもよい。また、ＬＤＭＯＳとしては、Ｎチャネ
ル型に限らずＰチャネル型としてもよい。なお、図１に
示す構成において、Ｐ型基板２０には図１に示すように
基板抵抗３３が存在するが、Ｐ型基板２０の不純物濃度
を高くする（１×１０¹⁸ｃｍ^-3〜１×１０²⁰ｃｍ^-3程
度）ことにより、基板抵抗を低くし、Ｐ型基板２０から
ＧＮＤに電流を流しやすくすれば、スイッチングノイズ
の影響をより低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に用いる表面電界緩和型Ｌ
ＤＭＯＳの具体的な断面構成を示す図である。

【図２】図１に示すものの平面構成を示す図である。

【図３】本発明の一実施形態に用いる表面電界緩和型Ｌ
ＤＭＯＳの概略的断面構成を示す図である。

【図４】図３に示す構成において、逆起電圧印加時の動
作を説明するための説明図である。

【図５】図３に示す構成において、逆起電圧印加時の電
位状態を説明するための説明図である。

【図６】本発明の一実施形態を示す半導体装置の断面構
成図である。

【図７】図６に示すものの製造工程を示す工程図であ
る。

【図８】図７に示す製造工程に続く製造工程を示す工程
図である。

【図９】従来のＬＤＭＯＳの断面構成を示す図である。

【図１０】従来の表面電界緩和型ＬＤＭＯＳの断面構成
を示す図である。

【図１１】ＬＤＭＯＳを用いて負荷を駆動する回路の構
成を示す図である。

【図１２】ＬＤＭＯＳをローサイドスイッチ型、ハイサ
イドスイッチ型のいずれでも選択使用できるようにした
第１の例を示す図である。

【図１３】ＬＤＭＯＳをローサイドスイッチ型、ハイサ
イドスイッチ型のいずれでも選択使用できるようにした
第２の例を示す図である。

【図１４】ＬＤＭＯＳをローサイドスイッチ型、ハイサ
イドスイッチ型のいずれでも選択使用できるようにした
第３の例を示す図である。

【符号の説明】

２…Ｎウェル、３…チャネルＰウェル、４…ソース領
域、５…ドレイン領域、６…ゲート酸化膜、７…ゲート
電極、８…チャネル領域、９…ＬＯＣＯＳ酸化膜、１０
…ソース電極、１１…ドレイン電極、１３…層間絶縁
膜、１５…Ｎ型層、１６…Ｐウェル、２１…Ｎ型基板、
２２…Ｐ型基板、２６…ディープＮ⁺拡散層、２９…Ｐ
ウェル、３０…ベース。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伴博行愛知県刈谷市昭和町１丁目１番地日本電装株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板（２０、２１）の一主表面側
に絶縁膜（２２、２３）により周囲が囲まれて絶縁分離
された複数の素子領域が形成され、いずれかの素子領域
に負荷駆動用の半導体素子（１００）が形成されてなる
半導体装置であって、前記半導体素子と前記絶縁膜との間に、前記半導体素子
の周囲を囲む電位固定領域（２１ｂ、２６）が形成され
ていることを特徴とする半導体装置。
【請求項２】前記半導体素子（１００）は、半導体層（２）内にソース領域（４）、チャネル領域
（８）およびドレイン領域（５）が形成され、さらに前
記チャネル領域（８）上にゲート電極（７）が形成され
て、前記半導体層をドリフト領域とするＭＯＳトランジ
スタであることを特徴とする請求項１に記載の半導体装
置。
【請求項３】前記絶縁膜（２２、２３）は、前記半導
体基板の縦方向の絶縁分離を行う第１の絶縁膜（２２）
と横方向の絶縁分離を行う第２の絶縁膜（２３）とから
構成されており、前記電位固定領域は、前記第１の絶縁
膜上に形成された電位固定層（２１ｂ）と、この電位固
定層と前記半導体基板の一主表面側との間に形成された
ディープ拡散層（２６）とから構成されていることを特
徴とする請求項２に記載の半導体装置。
【請求項４】前記半導体素子（１００）は、第１導電型の第１半導体層（２１ａ）に、第２導電型の
第１ウェル（１６）が形成されるとともにこの第１ウェ
ル（１６）内に第１導電型の第２ウェル（２）が形成さ
れており、前記第２ウェル（２）内にソース領域
（４）、チャネル領域（８）およびドレイン領域（５）
が形成され、さらに前記チャネル領域（８）上にゲート
電極（７）が形成されて、前記第２ウェル（２）をドリ
フト領域とする表面電界緩和型のＭＯＳトランジスタで
あることを特徴とする請求項１に記載の半導体装置。
【請求項５】前記絶縁膜（２２、２３）は、前記半導
体基板の縦方向の絶縁分離を行う第１の絶縁膜（２２）
と横方向の絶縁分離を行う第２の絶縁膜（２３）とから
構成されており、前記電位固定領域は、前記第１の絶縁
膜上に形成された第１導電型の第２半導体層（２１ｂ）
と、この第２半導体層と前記半導体基板の一主表面側と
の間に形成された第１導電型のディープ拡散層（２１
ｂ）とから構成されていることを特徴とする請求項４に
記載の半導体装置。
【請求項６】前記第１ウェル（１６）と前記半導体基
板の一主表面側との間に、前記第１ウェルの電位をソー
ス電位に固定する第２導電型の半導体領域（２９、３
０）が形成されていることを特徴とする請求項４又は５
に記載の半導体装置。
【請求項７】前記電位固定領域は電源に接続されてお
り、前記ＭＯＳトランジスタは、ハイサイドスイッチ型
で負荷駆動を行うことを特徴とする請求項２乃至６のい
ずれか１つに記載の半導体装置。
【請求項８】前記電位固定領域は接地に接続されてお
り、前記ＭＯＳトランジスタは、ローサイドスイッチ型
で負荷駆動を行うことを特徴とする請求項２乃至６のい
ずれか１つに記載の半導体装置。
【請求項９】前記電位固定領域に接続された電極パタ
ーン（３４）が、電源に接続されるパッド（３６）と接
地に接続されるパッド（３５）に電気的に接続されるよ
うに形成されており、両パッドと前記電極パターンとの
いずれかの電気的な接続が遮断されて、前記ＭＯＳトラ
ンジスタが、ローサイドスイッチ型およびハイサイドス
イッチ型のいずれか一方で負荷駆動を行うことを特徴と
する請求項２乃至６のいずれか１つに記載の半導体装
置。
【請求項１０】前記電位固定領域に接続された電極パ
ッド（３４ａ）が、電源に接続されるパッド（３６）と
接地に接続されるパッド（３５）のいずれかにワイヤボ
ンディングされて、前記ＭＯＳトランジスタが、ローサ
イドスイッチ型およびハイサイドスイッチ型のいずれか
一方で負荷駆動を行うことを特徴とする請求項２乃至６
のいずれか１つに記載の半導体装置。
【請求項１１】前記電源に接続されるパッドは、前記
ＭＯＳトランジスタのドレインパッドとソースパッドの
いずれか一方のパッドであり、前記接地に接続されるパ
ッドは、他方のパッドであることを特徴とする請求項９
又は１０に記載の半導体装置。
【請求項１２】前記電位固定領域の電位を電源および
接地のいずれか一方に接続するトランジスタ（３９〜４
２）が設けられており、前記ＭＯＳトランジスタを、ロ
ーサイドスイッチ型およびハイサイドスイッチ型のいず
れか一方で負荷駆動するようにしたことを特徴とする請
求項２乃至６のいずれか１つに記載の半導体装置。