KR101297440B1 - Ｐｎ접합 및 모스 커패시터 하이브리드 리설프 트랜지스터 - Google Patents

Ｐｎ접합 및 모스 커패시터 하이브리드 리설프 트랜지스터 Download PDF

Info

Publication number
KR101297440B1
KR101297440B1 KR1020097013770A KR20097013770A KR101297440B1 KR 101297440 B1 KR101297440 B1 KR 101297440B1 KR 1020097013770 A KR1020097013770 A KR 1020097013770A KR 20097013770 A KR20097013770 A KR 20097013770A KR 101297440 B1 KR101297440 B1 KR 101297440B1
Authority
KR
South Korea
Prior art keywords
region
conductivity type
trench
source
drain
Prior art date
Application number
KR1020097013770A
Other languages
English (en)
Other versions
KR20090107024A (ko
Inventor
스티븐 레이비저
개리 돌니
Original Assignee
페어차일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드 세미컨덕터 코포레이션 filed Critical 페어차일드 세미컨덕터 코포레이션
Publication of KR20090107024A publication Critical patent/KR20090107024A/ko
Application granted granted Critical
Publication of KR101297440B1 publication Critical patent/KR101297440B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 온 상태에서 저항을 감소하기 위해 포함된 개선 사항들을 포함한 리설프(RESULF) 트랜지스터와 같은 고전압 반도체 장치에 대한 것이다. 장치는 반도체 기판과 반도체 기판 내에 제공된 소스 영역과 드레인 영역을 포함한다. 소스영역과 드레인 영역은 서로 측으로 일정한 간격을 구비하고, 기판에는 드레인 영역과 소스 영역 사이에 드리프트 영역을 포함하고 있다. 드리프트 영역은 소스 영역과 드레인 영역 사이를 연결하는 적어도 2개의 이격된 트렌치 커패시터를 구비한 구조를 포함한다. 그리고, 제 1 전도 타입의 제 1 영역, 제 2 전도 타입의 제 2 영역 및 제 1 전도 타입의 제 3 영역 중 적어도 하나 이상을 구비한 스택을 포함한다. 스택은 소스 영역과 드레인 영역 사이 및 제 1 및 제 2 트렌치 커패시터 사이를 연결하고, 제 1 및 제 2 트렌치 커패시터를 전기적으로 연결한다. 장치가 온 상태에 있을 때, 전류는 제 2 전도 타입의 제 2 영역을 통해 소스 영역과 드레인 영역 사이에 흐른다. 그리고, 장치가 오프/ 블로킹 상태에 있을 때, 제 2 전도 영역은 스택의 제 1 및 제 3 영역 내부로 그리고, 제 1 및 제 2 트렌치 커패시터 내부로 4가지 방식으로 소모되어 진다.
Figure R1020097013770
리설프 트랜지스터, 소스, 드레인, 스택, 트렌치, 드리프트

Description

ＰＮ접합 및 모스 커패시터 하이브리드 리설프 트랜지스터{PN JUNCTION AND MOS CAPACITOR HYBRID RESURF TRANSISTOR}
본 발명은 일반적인 반도체 장치에 관한 것이다. 보다 상세하게는 고전압 감소(REduced) 표면(SURface) 필드(Field)(이하, 리설프(RESULF)) 트랜지스터 장치와 그 장치의 제조방법에 대한 것이다.
수직(vertical)과 측(lateral) 모두에 고전압 트랜지스터는 전원 기기로서 널리 사용되어 있다. 온(on) 상태에서는, 트랜지스터는 전도 손실을 최소화하기 위해 낮은 저항이 요구된다. 오프(off) 상태에서는, 트랜지스터는 높은 브레이크다운 또는 브로킹 전압이 요구된다. 레터럴(lateral) 리설프 트랜지스터는 각각 서로가 횡으로 이격된 소스와 드레인을 구비하고, 소스 영역과 드레인 영역 사이에 드리프트 영역을 구비한 레터럴 장치이다. 온 상태에서, 전류는 드리프트 영역을 통해 소스와 드레인 사이에 흐르게 된다. 반면, 오프 상태에서, 드리프트 영역은 전류 흐름을 방지하기 위해 비워진다. 전원 트랜지스터의 작동 특성을 증가시키기 위하여, 미국 특허 공보 6,097,063(발명자 후지히로(fujihiro), 2000년 8월 1일 공개)와 미국 특허공보 6207994B1(발명자 류메닉(Rumennik), 2001년 3월27일 공개)에서 제 1 및 제 2 전도 타입(p/n)의 반도체 재료의 대체 층을 구비한 드리프트 영역의 레터럴 장치에서의 사용을 기재하고 있다. 미국 특허공보 5,216,275(발명자 첸, 1993년 1월1일 공개)와 미국 특허 공보 5,438,215(발명자 티하니(Tihanyi), 1995년 8월 1일 공개)는 수직적(vertucal) 장치에 이러한 개념을 적용하였다. 다음의 문헌이 블로킹 전압을 증가시키거나 백그라운드 도핑(doping)을 증가시키기 위해 드리프트 영역의 측벽에서 메탈-시크-옥사이드(metal-thick-oxide)의 VDMOS 장치의 사용을 개시하는 것에 관심이 있다-"Oxide-Bypassed VDMOS(OBVDMOS): An Alternative to Superjunction High Voltage MOS Power Devices", by Liang et al., IEEE Electron Devices Letters, Vol.22.NO. 8, Pages 407-409, August 2001. 이러한 기술들과 비교하여 본 발명의 이점은 전압 블로킹 상태에 있을 때, 2개의 측면 소모 영역보다는 4개의 측면 소모 영역을 사용하는 것이다.
온 상태에서 높은 브로킹 전압과 낮은 저항 상태를 모두 만족하기 위한 필요가 지속적으로 요구되었다. 따라서, 본 발명은 이러한 필요성에 따라 발명되었다.
본 발명에 따르면, 이하의 설명에 따라 이러한 필요성에 대한 해결책이 존재한다.
본 발명의 기술적 특징에 따라 제공된다.
반도체 장치는 이하와 같이 구성된다.
반도체 기판;
상기 기판 내에 제공되는 소스 영역과 드레인 영역; 상기 소스 영역과 상기 드레인 영역은 서로 횡으로(laterally) 일정한 간격을 두고 이격되어 있다.
상기 드레인 영역과 상기 소스 영역 사이에 드리프트 영역;
상기 드리프트 영역은 상기 소스 영역과 상기 드레인 영역 사이를 연결하는 적어도 제 1 및 제 2 트렌치(trench) 커패시터들을 구비한 구조를 포함한다. 상기 트렌치 커패시터는 내부판과 상기 내부판에 유전체 물질을 구비한다. 그리고, 상기 드리프트 영역은 적어도 하나의 제 1 전도 타입의 제 1 영역, 제 2 전도 타입의 제 2 영역 그리고, 제 1 전도 타입의 제 3 영역을 구비한 스택(stack)을 더 포함할 수 있다. 상기 스택은 상기 제 1 및 제 2 트렌치 커패시터들 사이에 놓이고, 상기 제 1 및 제 2 트렌치 커패시트들의 상기 유전체와 접촉되어 있다.
상기 장치가 온(on) 상태일 때, 전류는 상기 제 2 전도 타입의 상기 제 2 영역을 통해 소스 영역과 드레인 영역 사이에 흐른다. 그리고, 상기 장치가 오프(off)/블로킹(blocking) 상태 일 때, 상기 제 2 전도 영역은 스택의 제 1 및 제 3 영역 내부 그리고, 제 1 및 제 2 트렌치 커패시터 내부로 4가지 방식으로 소모(deplete)된다.
본 발명의 또 다른 실시예는 이하의 단계에 의해 제공된다.
반도체 장치의 제조방법;
소스 영역과 드레인 영역을 구비하고, 소스 영역과 드레인 영역 사이에 드레인 영역을 갖고, 드레인 영역과 소스 영역 서로가 횡으로 일정한 간격을 구비한 반도체 기판을 제조하는 단계;
상기 드리프트 영역 내에 제 1 전도 타입의 제 1 영역과 상기 제 1 영역의 상부에 제 2 전도 타입의 제 2 영역 및 상기 제 2 영역의 상부에 제 1 전도 타입의 제 3 영역 중 적어도 어느 하나 이상을 포함하는 영역을 형성하는 단계; 및
상기 영역에 상기 소스와 드레인 사이를 연결하는 적어도 2개 이상의 이격된 트렌치 커패시터를 제조하는 단계;를 포함하고, 상기 제 1 , 제 2 및 제 3 영역의 스택은 상기 트렌치 커패시터와 전기적 접속되어 상기 트렌치 커패시터 사이에 형성되는 것을 특징으로 한다.
본 발명은 이하와 같은 이점을 포함한다;
1. 리설프(RESURF) 고전압 트랜지스터는 브로킹 모드에서 PN 접합 디플리션(depletion)을 추가한 MOS 커패시터 디플리션을 사용하여 제공된다. 이것은 드리프트 영역에 상당히 높은 도핑(doping)을 허용하고, 그러므로 온(on) 상태에서 트랜지스터의 저항을 상당히 감소시키게 된다.
2. 브로킹 모드에서 4개의 측면으로부터의 디플리션을 사용함으로써 공지된 2개 측면 디플리션보다 개선되고, 그러므로 트랜지스터의 작동을 개선시키게 된다.
본 발명의 그 밖에 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 관련되어 이하의 상세한 설명과 바람직한 실시예로부터 더욱 명확해질 것이다.
도 1 은 본 발명의 일실시예에 따른 평면도,
도 2는 도 1에서 라인 2-2의 단면도,
도 3은 도 1에서 라인 3-3의 단면도,
도 4a 내지 도 4c는 도 1에서 라인 4A,B,C- 4A,B,C의 단면도,
도 4d는 도 1에서 라인 4D-4D의 단면도,
도 5a 내지 도 5e는 도 1의 발명 제작과정을 도시한 단면도,
도 6a 내지 도 6d는 도 1의 발명을 제작과정을 더 상세하게 도시한 단면도,
도 7은 3개의 장치 각각을 둘러싸는 단열 영역을 갖는 단일 기판 상에 추가장치를 구비한 도 1에 도시한 제 2 실시예에 따른 평면도,
도 8은 도 7에서 라인 8-8을 가로질러 절단한 단면도,
도 9는 CMOS 통합 회로 정렬을 갖는 도 1의 실시예에 따른 평면도를 도시한 것이다.
비록 본 발명이 상기에서 언급한 바람직한 실시예와 관련하여 설명되었지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다른 다양한 수정 및 변형이 가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허 청구 범위에 속함은 자명하다.
본 발명의 실시예를 이하에서 설명하도록 한다. 이러한 실리콘-기반 전원장치 개념의 발명인 반면, 이러한 개념은 통합회로뿐 아니라 실리콘 카바이드 등의 조합 반도체 물질을 형성하는 것을 포함하고, 널리 다양한 반도체 장치에 작용될 수 있다. 비록 본 발명의 실시예는 특정 전도 타입 및 유전체와 전도체 등의 특정 물질의 혼합을 언급하지만, 이것은 단지 실시예이고, 그것은 전형적인 구성성분 또는 방법론을 통합하는 실시예에 제한하여 본 발명을 해석해서는 아니될 것이다. 예를 들면, 설명할 실시예에서는 NMOS 트랜지스터를 보여주고 있으나, 본 발명은 또한, 역전 도핑 양극성(reversing the doping polarities)에 의해 PMOS 트랜지스터에 적용될 수 있다.
도 1은 본 발명의 일실시예가 도시되어 있다. 도시된 바와 같이, 리설프(RESULF) 트랜지스터(10)는 소스(14)와 드레인(22) 사이에 드리프트 영역(26)과 드레인 접촉(24)을 구비한 드레인(22), 게이트(20), p- 웰(p- well, 18), 소스 접촉(16)을 구비한 소스(14)를 갖는 반도체 P- 기판(12)을 포함한다. 드리프트 영역(26)은 트렌치 MOS 커패시터/P+/N+ 접합 하이브리드 구조를 통합한다. 더 상세하게, 하이브리드 구조(26)는 P+/N+ 스택(30)에 의해 분리된 이격된 트렌치 커패시터(28)를 포함한다. 각각의 P+/N+ 스택(30)은 도 4d에 도시된 바와 같이, 버티컬(vertical) P+ 영역(32)을 구비한다. 그리고, 그것은 모든 P+ 영역이 평행하게 서로 연결되도록, 유사하게 모든 N+ 영역이 평행하게 서로 연결되도록, 그들의 각각의 스택에서 각각의 P+ 층 및 N+층과 접촉하게 된다. P+ 도핑 영역(32)은 또한, 도 4d에 도시된 연결체(34)에 의해 도식적으로 표현된 금속층에 의해 트렌치 커패시터(28) 내에 채워진 폴리로 전기적으로 묶여있다. 이러한 영역(32)은 도 4c에 도시된 P+/N+ 스택(26) 내에 N+ 층에 4개의 측면 디플리션(depletion) 영역을 생성하기 위하여 트렌치 커패시터(28) 내에 P+ 폴리실리콘을 P+/N+ 스택(26) 내에 P+ 층에 연결한다.
도 2와 도 3은 도 1에서 라인 2-2 그리고, 라인 3-3에 대한 각각의 단면도를 도시한 것이다. 도 2는 실리콘 다이옥사이드 유전체 층(40)과 폴리실리콘(42)을 보이는 트렌치 커패시터(28)의 하나의 윤곽을 도시한 것이다. 도 2와 도 3은 리설프(RESULF) 트랜지스터(10)가 온(on) 상태일 때, P+/N+ 스택(26)을 통해 소스(14)와 드레인(22) 사이에 흐르는 전류를 화살표(44)로 도시하였다. P+/N+ 스택(25)은 N+의 제 2 전도 타입의 영역(48)에 삽입되는 P+의 제 1 전도 타입의 영역(46)을 포함한다. 도 2와 도 3에 도시된 바와 같이, 전류는 대체로 N+ 영역(48)을 통하여 흐르게 된다.
도 4a 내지 도 4d는 도 1에서 라인 4A,B,C-4A,B,C를 가로지르는 단면도를 도시한 것이다. 도시된 바와 같이, 트렌치 커패시터(26)는 도핑된 폴리실리콘(42)으로 채워진 실리콘 다이옥사이드 측벽(40)을 구비한 트렌치(50)를 포함한다. N+ 영역(48)은 리설프 트랜지스터(10)가 온(on) 인지 오프(off) 인지에 의존하는 전도체/블로킹 영역이다.
도 4b는 N+ 도핑된 전도체 영역(48)이 소모되지 않도록 바이어스된 트렌치 커패시터(28)와 P+/N+ 스택(26)의 P+/N+층의 접합이 존재하는 온 상태의 반도체 장치를 도시한 것이다. 전류는 크로스(cross)된 원(56)에 의해 묘사된 그림의 평판 내에 흐르고 있음을 알 수 있다.
도 4c는 4개의 측면으로부터 N+ 도핑된 전도체 영역(48)이 소모되도록 바이어스된 트렌치 커패시터(28)와 P+/N+ 스택(26)의 P+/N+ 층 사이에 접합이 존재하는 오프 상태에서 반도체 장치를 도시한 것이다. 전류 흐름은 그러므로 도시된 파선 사각형(60)에 의해 막아(block) 진다. 4개-측면 디플리션 때문에, 리설프 트랜지스터(10)가 오프일 때, N+ 층(48)이 여전히 소모되는 동안 2개의 측면 디플리션 영역 보다, N+층(48)의 도핑 층은 매우 높게 형성될 수 있거나 N+ 층(48)의 크기는 매우 증가될 수 있거나 N+ 층(48)의 크기 및 도핑 증가의 결합을 증가시킬 수 있다. 더 높은 도핑 및/또는 증가된 N+ 영역의 표면 영역은 온 상태에서 장치의 저항을 상당히 감소시키게 된다.
도 4d는 도 1에서 라인 4D-4D를 따라서 취해진 단면도를 도시한 것이다. P+ 영역(32)은 리설프 트랜지스터(10)의 상부에 P+ 층(32)의 연결체를 형성한다. 그것은 본 발명의 일실시예에 따라 금속화(미도시)에 의해 트렌치 커패시터(22) 내에 P+ 폴리 실시콘(42)으로 함께 연결된다. 트렌치 커패시터(28) 내에 P+ 폴리실리콘(42)과 P+ 층(32)의 공통 연결체(34)는 리설프 트랜지스터(10)가 오프 상태일 때, 디플리션 영역(46) 내에 균일성을 제공한다.
도 5a 내지 도 5c는 P+/N+ 스택(26)의 P+/N+층 제조과정을 상세하게 도시하기 위한 도 1의 발명의 제조과정의 단면도이다. 도 5a 내지 도 5c는 P+/N+ 스택(26)을 위한 다중영역(multiregion)을 형성하기 위한 연속적인 P+ 및 N+ 임플랜트(implant, 70,, 72, 74, 76, 78)를 도시한 것이다. 당해 기술분야에 통상에 지식을 가진 자는 P+/N+ 층은 확산 또는 에피택시얼 층(epitaxial layers)과 함께 형성될 수 있음을 예상할 것이다.
도 6a 내지 도 6d는 트렌치 커패시터(28)를 형성하는 과정을 상세히 도시하기 위한 도 1의 발명의 제조과정을 더 상세하게 도시한 단면도이다. 도 6a는 반도체 기판(12)의 상부 표면 상에 마스크(80)를 도시한 것이다. 하나 이상의 트렌치(82)가 트렌치 커패시터(28)를 형성하도록 P+/N+ 스택(26)에서 에칭된다. 도 6b는 트렌치(82)의 바닥과 측벽 상에 성장 또는 침전된 실리콘 다이옥사이드(40)를 도시한 것이다. 도 6c는 트렌치 커패시터(28)를 형성하도록 트렌치(82)에 침전된 P+/N+ 폴리실리콘(84)을 도시한 것이다. 기판(12) 위에 P+/N+ 폴리실리콘 부분과 마스크(80)는 그리고 나서 제거된다.
도 6d는 일실시예에 따른 이온 임플랜테이션(implantation)에 의해 형성된 P+ 영역(46)과 기판(120) 상부에 형성된 또 다른 마스크(88)를 도시한 것이다. 영역(32)이 형성된 후에, 마스크(88)는 제거된다.
트렌치 커패시터(28)는 트렌치 게이트로서 동일한 방식으로 제조되고, 그러므로 어떤 추가적인 마스크가 필요하지는 않다. 트렌치 커패시터(28)의 위치에서 p+ 기둥(pillars)의 사용은 트렌치 커패시터(28)에 필요하지 않은 추가적인 공정을 요구할 수 있다.
도 7a는 3개의 장치 각각을 둘러싸는 아이솔레이션(isolation) 영역(106)과 N- 에피(epi) 층을 갖는 단일 P- 기판(102, 도 7b에 도시) 상에 추가적인 장치(100)를 함께 갖는 도 1에 도시된 2개의 리설프 트랜지스터(10)의 평면도이다.
도 7b는 도 7a에서 라인 7B-7B의 단면도를 도시한 것이다. 도 7a에 도시된 바와 같이, 트렌치 커패시터(28)는 아이솔레이션 영역(106)이 도 7a에 도시된 3개의 장치를 격리시킨 바와 같이 격리시키도록 P-기판(102)으로 하향 연장한다.
추가적인 장치(100)는 동기식 벅(buck) 컨버터를 위한 컨트롤러일 수 있다. 예를들어, 전선 묶음에 의해 내부 연결된 3개의 장치를 갖는 2개의 리설프 트랜지스터(10)를 제어하게 된다.
도 8은 CMOS 통합회로에 사용된 P- 웰(well) 내에 보완적 리설프 트랜지스터(110)를 함께 갖는 도 1에 도시된 리설프 트랜지스터(10)의 단면도를 도시한 것이다. 보완적 리설프 트랜지스터(11)에 주요 도핑 타입은 리설프 트랜지스터(10) 내의 도핑타입과 반대이다. 그러므로, 상응하는 커패시터(112)는 N+ 폴리 실리콘(114)으로 채워져 있고, P+/N+ 스택(116) 각각은 N+ 상부 중간 및 바닥 층(118)과 N+ 층(118) 사이에 P+ 층(120)을 구비한다.
비록 본 발명이 상기에서 언급한 바람직한 실시예와 관련하여 설명되었지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다른 다양한 수정 및 변형이 가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허 청구 범위에 속함은 자명하다. 그러므로 당해 기술분야에 통상의 지식을 가진자에게 공지된 다른 물질을 사용하여 트렌치 커패시터를 형성할 수 있고, 다른 과정이 p/n 스택 및 트렌치 커패시터를 형성하는데 사용되어 질 수 있다. 게다가, 장치는 도시된 트렌치 커패시터의 개수보다 그 이상 또는 이하가 될 수 있고, 상기 스택 내에 제 1 및 제 2 전도 타입의 영역의 개수보다 그 이상 또는 그 이하가 될 수도 있을 것이다.

Claims (34)

  1. 반도체 기판;
    서로가 횡으로(laterally) 이격되고, 상기 기판에 제공된 소스 영역과 드레인 영역; 및
    상기 기판 내에 상기 소스 영역과 상기 드레인 영역 사이의 드리프트 영역;을 포함하고,
    상기 드리프트 영역은 근접한 상기 소스 영역으로부터 근접한 상기 드레인 영역으로 연장하는 적어도 제 1 트렌치 MOS 커패시터 및 제 2 트렌치 MOS 커패시터를 구비한 구조를 포함하고; 적어도 제 1 전도 타입의 제 1 영역, 제 2 전도 타입의 제 2 영역, 및 상기 제 1 전도 타입의 제 3 영역을 포함하며, 하나가 다른 하나의 상부에 있는, 적어도 세 개의 영역을 구비한 수직 스택을 더 포함하며, 상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역의 각각은 근접한 상기 소스 영역으로부터 근접한 상기 드레인 영역으로 연장하고 상기 제 1 트렌치 MOS 커패시터와 상기 제 2 트렌치 MOS 커패시터 사이에 연장하며;
    온 상태에 있을 때, 전류는 상기 제 2 전도 타입의 상기 제 2 영역을 통해 상기 소스 영역과 상기 드레인 영역 사이에 흐르고; 오프/브로킹 상태에 있을 때, 상기 제 2 전도 영역은 상기 스택의 상기 제 1 영역 및 상기 제 3 영역으로부터 그리고 상기 제 1 트렌치 MOS 커패시터 및 상기 제 2 트렌치 MOS 커패시터로부터 네 개의 별개의 전기장에 의해 소모(depleted)되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전도 타입의 상기 제 1 영역 및 상기 제 3 영역은 P 영역이고, 상기 제 2 전도 타입의 상기 제 2 영역은 N 영역인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 전도 타입의 상기 제 1 영역 및 상기 제 3 영역은 N 영역이고, 상기 제 2 전도 타입의 상기 제 2 영역은 P 영역인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트렌치 MOS 커패시터 및 상기 제 2 트렌치 MOS 커패시터는 실리콘 다이옥사이드 벽과 상기 제 1 트렌치 MOS 커패시터 및 상기 제 2 트렌치 MOS 커패시터의 잔여분(rest)을 채우는 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 장치는 리설프(RESURF) 트랜지스터인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 스택의 상기 제 2 전도 타입의 상기 영역은 상기 제 1 트렌치 MOS 커패시터 및 상기 제 2 트렌치 MOS 커패시터를 사용하지 않는 RESURF 트랜지스터에서의 유사 영역보다 더 높게 도핑되는 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 드리프트 영역의 단부에 근접한 상기 기판에서의 위치에서 상기 기판과 상기 폴리실리콘 사이의 전기적 접속을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 드리프트 영역의 상기 단부는 상기 소스 영역에 가장 근접한 단부인 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 스택의 상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역은 수직으로 적층되는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    게이트 아래의 상기 제 1 전도 타입의 웰 영역은 상기 소스 영역과 상기 제 1 트렌치 MOS 커패시터 및 상기 제 2 트렌치 MOS 커패시터 사이에 그리고 상기 소스 영역과 상기 스택 사이에 위치되는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판;
    서로가 횡으로 이격되고, 상기 기판에 제공되는 소스 영역과 드레인 영역; 및
    상기 기판 내에, 상기 소스 영역과 상기 드레인 영역 사이의 드리프트 영역;을 포함하고, 상기 드리프트 영역은:
    ⅰ) 상기 소스 영역과 상기 드레인 영역 사이에 연장하고 전도성 폴리실리콘으로 채워진 제 1 트렌치 MOS 커패시터 및 제 2 트렌치 MOS 커패시터;
    ⅱ) 각각이 상기 소스 영역과 상기 드레인 영역 사이에 위치되고 상기 제 1 트렌치 MOS 커패시터와 상기 제 2 트렌치 MOS 커패시터 사이에 연장하는, 적어도 제 1 전도 타입의 제 1 영역, 제 2 전도 타입의 제 2 영역, 및 상기 제 1 전도 타입의 제 3 영역을 구비한 스택;을 포함하고,
    상기 제 1 트렌치 MOS 커패시터 및 상기 제 2 트렌치 MOS 커패시터의 각각은 실리콘 다이옥사이드 벽과 상기 트렌치 커패시터의 잔여분을 채우는 도핑된 폴리실리콘을 포함하고, 상기 제 1 트렌치 MOS 커패시터와 상기 제 2 트렌치 MOS 커패시터의 상기 폴리실리콘 충진 모두는 함께 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서,
    네 개의 별개의 전기장에 의해 상기 제 2 영역을 소모하기 위한 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 전기장 중 두 개는 다른 두 개의 전기장에 대해 직교하는 것을 특징으로 하는 반도체 장치.
  14. 제 12항에 있어서,
    상기 드리프트 영역의 단부에 근접한 상기 기판에서의 위치에서 상기 기판과 상기 폴리실리콘 사이의 전기적 접속을 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 드리프트 영역의 상기 단부는 상기 소스 영역에 가장 근접한 단부인 것을 특징으로 하는 반도체 장치.
  16. 제 12항에 있어서,
    상기 스택의 상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역은 수직으로 적층되는 것을 특징으로 하는 반도체 장치.
  17. 상부 표면 및 하부 표면을 구비한 저농도로 도핑된 반도체 기판;
    서로가 횡으로 이격되고, 상기 상부 표면으로부터 상기 기판으로 연장하는 상기 기판에서의 제 1 전도 타입의 도핑된 소스 영역과 도핑된 드레인 영역;
    상기 소스 영역에 횡으로 인접한 상기 기판의 상기 상부 표면 상에 형성된 절연 게이트;
    상기 게이트 아래의 제 2 전도 타입의 웰 영역;
    각각이 근접한 상기 웰 영역으로부터 근접한 상기 드레인 영역으로 횡으로 연장하고 상기 상부 표면으로부터 상기 기판으로 수직으로 연장하는 제 1 전도 타입 층과 제 2 전도 타입 층이 교호하는, 적어도 도핑된 제 1 전도 타입의 제 1 층, 도핑된 제 2 전도 타입의 제 2 층, 및 상기 도핑된 제 1 전도 타입의 제 3 층을 구비하는 수직 스택; 및
    유전 물질로 라이닝되고 전도성 폴리실리콘으로 채워진, 근접한 상기 웰 영역으로부터 근접한 상기 드레인 영역으로 연장하는 상기 스택의 반대편 측면 상의 적어도 두 개의 이격된 트렌치;를 포함하고,
    온 상태일 때, 전류는 상기 제 1 전도 타입의 상기 스택 층을 통해 상기 소스 영역과 상기 드레인 영역 사이에 흐르고; 그리고, 오프/브로킹 상태일 때, 상기 스택의 상기 제 1 전도 타입 층은 상기 스택의 상기 제 2 전도 영역으로부터 그리고 상기 제 1 트렌치 및 상기 제 2 트렌치로부터 네 개의 별개의 전기장에 의해 소모되는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제 1 전도 타입의 상기 제 1 층 및 제 3 층은 P 영역이고 상기 제 2 전도 타입의 상기 제 2 층은 N 영역인 것을 특징으로 하는 반도체 장치.
  19. 제 17항에 있어서,
    상기 제 1 전도 타입의 상기 제 1 층 및 제 3 층은 N 영역이고 상기 제 2 전도 유형의 상기 제 2 층은 P 영역인 것을 특징으로 하는 반도체 장치.
  20. 제 17항에 있어서,
    상기 반도체 장치는 RESURF 트랜지스터인 것을 특징으로 하는 반도체 장치.
  21. 제 17항에 있어서,
    상기 스택의 상기 제 1 전도 타입의 상기 층은 상기 이격된 트렌치 커패시터를 사용하지 않는 RESURF 트랜지스터의 유사 영역보다 더 높게 도핑되는 것을 특징으로 하는 반도체 장치.
  22. 제 1항 또는 제 11항에 있어서,
    상기 드리프트 영역의 단부에 근접한 상기 기판에서의 위치에서 상기 폴리실리콘과 상기 기판 사이의 전기적 접속을 더 포함하는 것을 특징으로 하는 반도체 장치.
  23. 제 22항에 있어서,
    상기 드리프트 영역의 상기 단부는 상기 소스 영역에 가장 근접한 단부인 것을 특징으로 하는 반도체 장치.
  24. 제 17항에 있어서,
    상기 제 1 층, 제 2 층, 및 제 3 층은 도핑되는 것을 특징으로 하는 반도체 장치.
  25. 서로가 횡으로 이격된 소스와 드레인을 구비하고 상기 소스 영역과 상기 드레인 영역 사이에 드리프트 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 드리프트 영역에 적어도 각각이 근접한 상기 소스 영역으로부터 근접한 상기 드레인 영역으로 횡으로 연장하는, 제 1 전도 타입의 제 1 영역, 상기 제 1 영역의 상부에 제 2 전도 타입의 제 2 영역을 갖는 수직 스택을 포함하는 영역을 형성하는 단계; 및
    상기 영역에 상기 소스와 상기 드레인 사이에 횡으로 연장하는 적어도 하나의 이격된 트렌치 커패시터를 제작하는 단계;를 포함하고, 상기 수직 스택은 상기 트렌치 커패시터에 인접해서 상기 트렌치 커패시터와 전기적 접속되어 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  26. 제 25 항에 있어서,
    상기 형성하는 단계는 상기 제 1 영역 및 상기 제 2 영역을 임플랜팅(implanting)하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  27. 제 25 항에 있어서,
    상기 제작하는 단계는 상기 소스와 상기 드레인 사이에 연장하는 상기 영역에서 적어도 하나의 이격된 트렌치를 에칭하는 단계, 측벽 상에 실리콘 다이옥사이드 층을 형성하기 위해 상기 에칭된 트렌치의 측벽을 산화시키는 단계, 및 도핑된 폴리실리콘으로 상기 트렌치의 잔여분을 채우는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  28. 제 25 항에 있어서,
    상기 형성하는 단계는 상기 제 2 영역의 상부에 상기 제 1 전도 타입의 제 3 영역을 부가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  29. 서로가 횡으로 이격된 소스와 드레인을 구비하고, 상기 소스 영역과 상기 드레인 영역 사이에 드리프트 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 드리프트 영역에 적어도 각각이 근접한 상기 소스 영역으로부터 근접한 상기 드레인 영역으로 횡으로 연장하는 제 1 전도 타입의 제 1 영역 및 상기 제 1 영역의 상부에 제 2 전도 타입의 제 2 영역을 갖는 수직 스택을 포함하는 영역을 형성하는 단계; 및
    상기 영역에 상기 소스와 상기 드레인 사이에 횡으로 연장하는 적어도 두 개의 이격된 트렌치 커패시터를 제작하는 단계;를 포함하고, 상기 수직 스택은 상기 트렌치 커패시터와 전기적 접속되어 상기 트렌치 커패시터 사이에 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  30. 제 29항에 있어서,
    상기 형성하는 단계는 상기 제 1 영역과 상기 제 2 영역을 임플랜팅하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  31. 제 29항에 있어서,
    상기 제작하는 단계는 상기 소스와 상기 드레인 사이에 연장하는 상기 영역에서 평행하게 이격된 트렌치를 에칭하는 단계, 측벽 상에 실리콘 다이옥사이드 층을 형성하기 위해 상기 에칭된 트렌치의 측벽을 산화시키는 단계, 및 도핑된 폴리실리콘으로 상기 트렌치의 잔여분을 채우는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  32. 서로가 횡으로 이격된 소스와 드레인을 구비하고, 상기 소스 영역과 상기 드레인 영역 사이에 드리프트 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 드리프트 영역에 적어도 각각이 근접한 상기 소스 영역으로부터 근접한 상기 드레인 영역으로 횡으로 연장하는 제 1 전도 타입의 제 1 영역, 상기 제 1 영역의 상부에 제 2 전도 타입의 제 2 영역, 및 상기 제 2 영역의 상부에 상기 제 1 전도 타입의 제 3 영역을 갖는 수직 스택을 포함하는 영역을 형성하는 단계; 및
    상기 영역에 상기 소스와 상기 드레인 사이에 횡으로 연장하는 적어도 두 개의 이격된 트렌치 커패시터를 제작하는 단계;를 포함하고, 상기 수직 스택은 상기 트렌치 커패시터와 전기적 접속되어 상기 트렌치 커패시터 사이에 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  33. 제 32항에 있어서,
    상기 형성하는 단계는 상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역을 임플랜팅하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  34. 제 32항에 있어서,
    상기 제작하는 단계는 상기 소스와 상기 드레인 사이에 연장하는 상기 영역에서 평행하게 이격된 트렌치를 에칭하는 단계, 측벽 상에 실리콘 다이옥사이드 층을 형성하기 위해 상기 에칭된 트렌치의 측벽을 산화시키는 단계, 및 도핑된 폴리실리콘으로 상기 트렌치의 잔여분을 채우는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
KR1020097013770A 2007-01-04 2007-12-31 Ｐｎ접합 및 모스 커패시터 하이브리드 리설프 트랜지스터 KR101297440B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/619,671 2007-01-04
US11/619,671 US7795671B2 (en) 2007-01-04 2007-01-04 PN junction and MOS capacitor hybrid RESURF transistor
PCT/US2007/089204 WO2008085796A1 (en) 2007-01-04 2007-12-31 Pn junction and mos capacitor hybrid resurf transistor

Publications (2)

Publication Number Publication Date
KR20090107024A KR20090107024A (ko) 2009-10-12
KR101297440B1 true KR101297440B1 (ko) 2013-08-16

Family

ID=39593507

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097013770A KR101297440B1 (ko) 2007-01-04 2007-12-31 Ｐｎ접합 및 모스 커패시터 하이브리드 리설프 트랜지스터

Country Status (6)

Country Link
US (2) US7795671B2 (ko)
KR (1) KR101297440B1 (ko)
CN (1) CN101573800B (ko)
DE (1) DE112007003230T5 (ko)
TW (1) TWI455309B (ko)
WO (1) WO2008085796A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4844605B2 (ja) * 2008-09-10 2011-12-28 ソニー株式会社 半導体装置
US20120091516A1 (en) * 2010-04-15 2012-04-19 Robert Kuo-Chang Yang Lateral Floating Coupled Capacitor Device Termination Structures
KR20130040383A (ko) * 2011-10-14 2013-04-24 주식회사 동부하이텍 고전압 트랜지스터 및 그의 제조방법
DE102015105679B4 (de) 2015-04-14 2017-11-30 Infineon Technologies Ag Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen der halbleitervorrichtung
CN106571388B (zh) * 2015-10-08 2018-10-12 无锡华润上华科技有限公司 具有resurf结构的横向扩散金属氧化物半导体场效应管
WO2023171454A1 (ja) * 2022-03-08 2023-09-14 ローム株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09120995A (ja) * 1995-08-22 1997-05-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH09266310A (ja) * 1996-01-22 1997-10-07 Denso Corp 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208657A (en) 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US5237193A (en) 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
US5828101A (en) 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
GB2309336B (en) 1996-01-22 2001-05-23 Fuji Electric Co Ltd Semiconductor device
JP3468964B2 (ja) * 1996-01-29 2003-11-25 富士通株式会社 Ｐｌｌ周波数シンセサイザ回路、比較分周器、及び、スワロウカウンタ
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6528849B1 (en) 2000-08-31 2003-03-04 Motorola, Inc. Dual-gate resurf superjunction lateral DMOSFET
US6468847B1 (en) * 2000-11-27 2002-10-22 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
DE10250834A1 (de) * 2002-10-31 2004-05-19 Infineon Technologies Ag Speicherzelle, Speicherzellen-Anordnung, Strukturier-Anordnung und Verfahren zum Herstellen einer Speicherzelle
US7368777B2 (en) * 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7125777B2 (en) 2004-07-15 2006-10-24 Fairchild Semiconductor Corporation Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
US20070012983A1 (en) * 2005-07-15 2007-01-18 Yang Robert K Terminations for semiconductor devices with floating vertical series capacitive structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09120995A (ja) * 1995-08-22 1997-05-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH09266310A (ja) * 1996-01-22 1997-10-07 Denso Corp 半導体装置

Also Published As

Publication number Publication date
KR20090107024A (ko) 2009-10-12
US20080164506A1 (en) 2008-07-10
TWI455309B (zh) 2014-10-01
CN101573800B (zh) 2013-03-20
DE112007003230T5 (de) 2009-11-19
WO2008085796A1 (en) 2008-07-17
CN101573800A (zh) 2009-11-04
US7795671B2 (en) 2010-09-14
US8076722B2 (en) 2011-12-13
US20100323485A1 (en) 2010-12-23
TW200843112A (en) 2008-11-01

Similar Documents

Publication Publication Date Title
US9842925B2 (en) Insulated gate semiconductor device having a shield electrode structure and method
US8907394B2 (en) Insulated gate semiconductor device having shield electrode structure
US9356122B2 (en) Through silicon via processing method for lateral double-diffused MOSFETs
TWI500114B (zh) 半導體組件及製造方法
CN111463277B (zh) 半导体器件
US7868394B2 (en) Metal-oxide-semiconductor transistor and method of manufacturing the same
US8030705B2 (en) Semiconductor device and method of fabricating the same
US20150194482A1 (en) Semiconductor device and method for fabricating the same
CN110718546B (zh) 绝缘栅极半导体器件及其制造方法
EP2706566A1 (en) Semiconductor device and method of manufacturing same
EP3073531A1 (en) Composite semiconductor device with different channel widths
US6878993B2 (en) Self-aligned trench MOS junction field-effect transistor for high-frequency applications
KR101297440B1 (ko) Ｐｎ접합 및 모스 커패시터 하이브리드 리설프 트랜지스터
US20030001216A1 (en) Semiconductor component and method of manufacturing
WO2008130691A2 (en) A high voltage (>100v) lateral trench power mosfet with low specific-on-resistance
KR20170084698A (ko) 결합된 게이트 및 소스 트렌치 형성 및 관련 구조
US7714407B2 (en) Semiconductor device and method of forming a semiconductor device
US11145718B2 (en) Semiconductor device with separate active region and method of fabricating the same
CN112599599A (zh) 横向双扩散晶体管及其制造方法
CN110808288A (zh) 沟槽栅极沟槽场板半垂直半横向mosfet
US11217690B2 (en) Trench field electrode termination structure for transistor devices
KR20180032397A (ko) 필드 플레이트 영역 내에 형성된 보조 전극을 갖는 반도체 소자
CN116805629A (zh) 半导体器件和制造半导体器件的方法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190801

Year of fee payment: 7