WO2023171454A1 - 半導体装置 - Google Patents

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WO2023171454A1
WO2023171454A1 PCT/JP2023/007142 JP2023007142W WO2023171454A1 WO 2023171454 A1 WO2023171454 A1 WO 2023171454A1 JP 2023007142 W JP2023007142 W JP 2023007142W WO 2023171454 A1 WO2023171454 A1 WO 2023171454A1
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trench
insulating film
source region
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賢樹 長田
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ローム株式会社
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present disclosure relates to a semiconductor device.
  • a horizontal semiconductor device in which a drain region and a source region are formed on one main surface of a substrate is known (for example, see Patent Document 1).
  • a semiconductor device includes: a semiconductor layer having a surface; a source region and a drain region spaced apart in a first direction on the surface when viewed from a thickness direction perpendicular to the surface; a channel region formed between the source region and the drain region on the surface and adjacent to the source region; a gate electrode disposed on the channel region with a gate insulating film interposed therebetween; a drift region formed between the drain region, a trench formed between the source region and the drain region, an insulating film provided on an inner wall of the trench, and an insulating film provided inside the trench, a buried electrode surrounded by the insulating film.
  • withstand voltage can be ensured.
  • FIG. 1 is a schematic plan view of an exemplary semiconductor device according to one embodiment.
  • FIG. 2 is a sectional view taken along line 2-2 of the semiconductor device in FIG.
  • FIG. 3 is a sectional view taken along line 3-3 of the semiconductor device in FIG.
  • FIG. 4 is a schematic cross-sectional view of an exemplary semiconductor device according to a modification.
  • FIG. 5 is a schematic plan view of an exemplary semiconductor device according to a modification.
  • FIG. 6 is a schematic plan view of an exemplary semiconductor device according to a modification.
  • FIG. 7 is a schematic plan view of an exemplary semiconductor device according to a modification.
  • FIG. 8 is a schematic plan view of an exemplary semiconductor device according to a modification.
  • FIG. 9 is a schematic plan view of an exemplary semiconductor device according to a modification.
  • FIG. 10 is a schematic plan view of an exemplary semiconductor device according to a modification.
  • FIG. 11 is a schematic plan view of an exemplary semiconductor device according to a modification.
  • FIG. 12 is a schematic plan view of an exemplary semiconductor device according to a modification.
  • FIG. 13 is a schematic plan view of an exemplary semiconductor device according to a modification.
  • FIG. 14 is a schematic cross-sectional view of an exemplary semiconductor device according to a modification.
  • FIG. 15 is a schematic cross-sectional view of an exemplary semiconductor device according to a modification.
  • FIG. 1 is a schematic plan view of an exemplary semiconductor device according to one embodiment.
  • FIG. 2 is a sectional view taken along line 2-2 of the semiconductor device in FIG.
  • FIG. 3 is a sectional view taken along line 3-3 of the semiconductor device in FIG.
  • the semiconductor device 10 may include a semiconductor substrate 11, an insulating layer 12, and a semiconductor layer 13.
  • the semiconductor substrate 11 may be a silicon (Si) substrate.
  • the semiconductor substrate 11 includes a first surface 11u and a second surface 11r located on the opposite side of the first surface 11u.
  • the semiconductor substrate 11 may be a p-type substrate (referred to as "p-sub") containing p-type impurities.
  • p-sub p-type substrate
  • a substrate made of silicon carbide (SiC) or the like can be used, for example.
  • the insulating layer 12 is provided on the first surface 11u of the semiconductor substrate 11.
  • the insulating layer 12 includes a first surface 12u and a second surface 12r located on the opposite side of the first surface 12u. In the example of FIGS. 2 and 3, the second surface 12r of the insulating layer 12 is in contact with the first surface 11u of the semiconductor substrate 11.
  • the insulating layer 12 is formed of a material containing SiO 2 , for example.
  • the insulating layer 12 may be a layer formed by oxidizing the surface of the semiconductor substrate 11.
  • the insulating layer 12 may be formed of, for example, a buried oxide film (BOX).
  • the semiconductor layer 13 is formed on the first surface 12u of the insulating layer 12.
  • the semiconductor layer 13 includes a first surface 13u and a second surface 13r located on the opposite side to the first surface 13u.
  • the first surface 13u corresponds to the surface of the semiconductor layer 13.
  • the second surface 13r of the semiconductor layer 13 is in contact with the first surface 12u of the insulating layer 12.
  • the second surface 13r of the semiconductor layer 13 is formed to cover the entire first surface 12u of the insulating layer 12, for example.
  • the semiconductor layer 13 may be formed of an epitaxial layer, for example.
  • the semiconductor layer 13 is made of a material containing Si.
  • Semiconductor layer 13 contains n-type impurities.
  • the semiconductor layer 13 may be, for example, a layer bonded to the semiconductor substrate 11 with the insulating layer 12 in between.
  • This semiconductor device 10 can be said to have an SOI structure in which a semiconductor layer 13 is formed on a semiconductor substrate 11 with an insulating layer 12 interposed therebetween.
  • the direction perpendicular to the first surface 13u of the semiconductor layer 13 is the thickness direction of the semiconductor device 10. This thickness direction is defined as the Z direction.
  • Two directions that are orthogonal to the Z direction and mutually orthogonal are referred to as the X direction and the Y direction, respectively.
  • the X direction and the Y direction are directions parallel to the first surface 13u of the semiconductor layer 13.
  • the X direction corresponds to the "first direction”.
  • the Y direction corresponds to the "second direction”.
  • the semiconductor device 10 includes a buffer region 21, a drain region 22, a body region 23, a source region 24, and a contact region 25.
  • the buffer region 21 is formed on the first surface 13u of the semiconductor layer 13.
  • Buffer region 21 is an n-type region containing n-type impurities. As shown in FIG. 1, the body region 23 extends in the Y direction when viewed from the Z direction perpendicular to the first surface 13u of the semiconductor layer 13.
  • drain region 22 is formed in the buffer region 21.
  • Drain region 22 contains n-type impurities. Drain region 22 has a higher impurity concentration than body region 23 . Drain region 22 is an n+ type region. As shown in FIG. 1, the drain region 22 extends in the Y direction when viewed from the Z direction.
  • the body region 23 is formed on the first surface 13u of the semiconductor layer 13.
  • Body region 23 is arranged apart from buffer region 21 in the X direction.
  • Body region 23 is a p-type region containing p-type impurities. As shown in FIG. 1, the body region 23 extends in the Y direction when viewed from the Z direction.
  • the source region 24 is formed in the body region 23.
  • Source region 24 contains n-type impurities.
  • Source region 24 may have an impurity concentration equal to that of drain region 22, for example.
  • Source region 24 is an n+ type region. As shown in FIG. 1, the source region 24 extends in the Y direction when viewed from the Z direction.
  • the contact region 25 is formed in the body region 23.
  • Contact region 25 is arranged on the opposite side of drain region 22 with respect to source region 24 .
  • Contact region 25 is provided so as to be in contact with source region 24 .
  • Contact region 25 contains p-type impurities.
  • Contact region 25 has an impurity concentration higher than that of body region 23, for example.
  • Contact region 25 is a p+ type region. As shown in FIG. 1, the contact region 25 extends in the Y direction when viewed from the Z direction.
  • the semiconductor layer 13 between the buffer region 21 and the body region 23 functions as a drift region 13a.
  • a gate electrode 32 is arranged on the first surface 13u of the semiconductor layer 13 with a gate insulating film 31 interposed therebetween. As shown in FIG. 1, the gate electrode 32 extends in the Y direction. As shown in FIGS. 2 and 3, the gate insulating film 31 and the gate electrode 32 are formed to cover the body region 23 between the source region 24 and the semiconductor layer 13 in the X direction. Furthermore, the gate insulating film 31 and the gate electrode 32 are formed to cover a portion of the source region 24 and adjacent to the body region 23 .
  • the gate insulating film 31 and the gate electrode 32 are formed to cover a portion of the semiconductor layer 13 adjacent to the body region 23 .
  • the gate insulating film 31 is made of an insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN), for example.
  • the gate electrode 32 is made of, for example, a material containing conductive polysilicon or the like.
  • the portion of the body region 23 that faces the gate electrode 32 with the gate insulating film 31 in between functions as a channel region 23a in which an inversion layer (channel) is formed.
  • the semiconductor device 10 includes a trench 41, an insulating film 42, and a buried electrode 43.
  • the trench 41 is formed between the source region 24 and the drain region 22.
  • the semiconductor device 10 of this embodiment includes a plurality of trenches 41. Each trench 41 is formed between the gate electrode 32 and the buffer region 21 when viewed from the Z direction. Each trench 41 extends in the X direction when viewed from the Z direction. As shown in FIG. 1, the plurality of trenches 41 are arranged in the Y direction. It can be said that the plurality of trenches 41 are arranged in the Y direction orthogonal to the X direction in which each trench 41 extends.
  • the plurality of trenches 41 and the plurality of semiconductor layers 13 are arranged in the Y direction perpendicular to the X direction. It can be said that they are arranged alternately.
  • Each trench 41 has a width W1 in the Y direction that is shorter than a length L1 in the X direction.
  • the plurality of trenches 41 are arranged at intervals W2 in the Y direction. For example, in the Y direction, the interval W2 between the two trenches 41 is larger than the width W1 of the trenches 41.
  • the trench 41 penetrates the semiconductor layer 13 from the first surface 13u of the semiconductor layer 13 to the second surface 13r of the semiconductor layer 13.
  • the second surface 13r of the semiconductor layer 13 is in contact with the first surface 12u of the insulating layer 12. Therefore, it can be said that the trench 41 penetrates the semiconductor layer 13 from the first surface 13u of the semiconductor layer 13 to the insulating layer 12.
  • the end of the trench 41 in this embodiment on the source region 24 side is located at the same position as the end of the gate electrode 32 on the drain region 22 side when viewed from the Z direction. In other words, it can be said that the end of the trench 41 on the source region 24 side coincides with the end of the gate electrode 32 on the drain region 22 side.
  • the end of the trench 41 in this embodiment on the drain region 22 side is in contact with the buffer region 21 when viewed from the Z direction. In other words, it can be said that the end of the trench 41 on the drain region 22 side coincides with the end of the buffer region 21 on the source region 24 side.
  • the trench 41 has inner walls 411 to 414.
  • the first inner wall 411 and the second inner wall 412 extend in the X direction.
  • the first inner wall 411 and the second inner wall 412 face each other in the Y direction.
  • the third inner wall 413 and the fourth inner wall 414 extend in the Y direction.
  • the third inner wall 413 and the fourth inner wall 414 face each other in the X direction.
  • the insulating film 42 covers the inner walls 411 to 414 of the trench 41.
  • the insulating film 42 includes a first insulating film 421 that covers the first inner wall 411 , a second insulating film 422 that covers the second inner wall 412 , a third insulating film 423 that covers the third inner wall 413 , and a fourth insulating film 423 that covers the fourth inner wall 414 . It has an insulating film 424.
  • Each insulating film 421-424 is in contact with a corresponding inner wall 411-414.
  • the insulating film 42 is made of silicon oxide or the like, for example.
  • the embedded electrode 43 is formed within the trench 41. As shown in FIGS. 1 and 2, the embedded electrode 43 has a first surface 43u, a second surface 43r, and side surfaces 431 to 434.
  • the first surface 43u faces the same direction as the first surface 13u of the semiconductor layer 13.
  • the second surface 43r faces the opposite side to the first surface 43u.
  • the second surface 43r of the embedded electrode 43 is in contact with the first surface 12u of the insulating layer 12.
  • the first side surface 431 and the second side surface 432 face opposite to each other in the Y direction.
  • the third side surface 433 and the fourth side surface 434 face opposite to each other in the X direction.
  • Each side surface 431-434 is in contact with a corresponding insulating film 421-424.
  • the buried electrode 43 is made of, for example, a material containing conductive polysilicon or the like. Note that the embedded electrode 43 may be made of a material containing tungsten (W) or the like.
  • the film thickness T1 of the first insulating film 421 is equal to the film thickness T2 of the second insulating film 422, and the film thickness T3 of the third insulating film 423 is equal to the film thickness T2 of the second insulating film 422. It is equal to the film thickness T4 of the insulating film 424.
  • the film thicknesses T1 and T2 correspond to "first film thickness”.
  • the film thicknesses T3 and T4 correspond to "second film thickness”.
  • the film thicknesses T1 to T4 of the respective insulating films 421 to 424 are equal to each other.
  • each trench 41 has a buried electrode 43 arranged therein. Therefore, it can be said that the semiconductor device 10 has a plurality of trenches 41, embedded electrodes 43, and a plurality of semiconductor layers 13 (drift regions 13a) alternately arranged in the Y direction when viewed from the Z direction.
  • semiconductor layers 13 drift regions 13a
  • the semiconductor device 10 includes terminals 51-54.
  • the drain region 22 is connected to the terminal (D) 51 by a wiring member 61.
  • the gate electrode 32 is connected to the terminal (G) 52 by a wiring member 62.
  • the embedded electrode 43 is connected to the gate electrode 32 by a wiring member 64.
  • the source region 24 is connected to the terminal (S) 53 by a wiring member 63.
  • Source region 24 is connected to contact region 25 by wiring member 65 .
  • the terminals 51 to 53 can be, for example, pads (electrodes) to which wires or the like can be connected to the semiconductor device 10.
  • the wiring members 61 to 65 can be conductors formed in one or more wiring layers in the semiconductor device 10.
  • the conductor is made of, for example, a material containing a conductive material such as aluminum (Al) or copper (Cu).
  • the semiconductor substrate 11 is connected to a terminal (sub) 54.
  • the terminal 54 can be, for example, a pad (electrode) configured to connect the semiconductor device 10 to a die pad or the like.
  • a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 32.
  • a channel (inversion layer) is formed in the body region 23 (channel region 23a) facing the gate electrode 32 in the Z direction. Electrons flow from the source region 24 to the semiconductor layer 13 through this inversion layer. Then, the semiconductor device 10 enters an on state in which a drift current flows from the drain region 22 to the source region 24 due to the electric field between the drain region 22 and the source region 24 .
  • the embedded electrode 43 is connected to the gate electrode 32. Therefore, the above gate voltage is applied to the buried electrode 43. Due to this gate voltage, electrons are accumulated in the portion of the semiconductor layer 13 that faces the buried electrode 43 with the insulating film 42 in between. Accumulating electrons in this manner has substantially the same effect as increasing the impurity concentration in the semiconductor layer 13 (drift region 13a) around the trench 41 in which the buried electrode 43 is disposed. Thereby, the on-resistance in the semiconductor device 10 can be reduced.
  • a gate voltage lower than the threshold voltage for example, a voltage equal to that of the source region 24, is applied to the gate electrode 32.
  • the voltage between the drain region 22 and the source region 24 puts the pn junction between the p-type body region 23 and the n-type semiconductor layer 13 in a reverse biased state, so a depletion layer spreads from the pn junction. .
  • a gate voltage to the buried electrode 43 connected to the gate electrode 32 a depletion layer spreads to a portion of the semiconductor layer 13 that faces the buried electrode 43 with the insulating film 42 in between.
  • the semiconductor device 10 has high breakdown voltage characteristics.
  • the semiconductor device 10 has a semiconductor layer 13 having a first surface 13u and is spaced apart in the X direction (first direction) at the first surface 13u when viewed from the Z direction (thickness direction) perpendicular to the first surface 13u. It has a source region 24 and a drain region 22 arranged as follows. The semiconductor device 10 is formed between a source region 24 and a drain region 22 on a first surface 13u, and a channel region 23a adjacent to the source region 24, and a gate insulating film 31 disposed over the channel region 23a. and a gate electrode 32.
  • the semiconductor device 10 includes a trench 41 formed between the source region 24 and the drain region 22, an insulating film 42 provided on the inner walls 411 to 414 of the trench 41, and an insulating film 42 provided inside the trench 41.
  • a buried electrode 43 surrounded by a film 42 is included.
  • a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 32.
  • a channel (inversion layer) is formed in the body region 23 (channel region 23a) facing the gate electrode 32 in the Z direction. Electrons flow from the source region 24 to the semiconductor layer 13 through this inversion layer. Then, the semiconductor device 10 enters an on state in which a drift current flows from the drain region 22 to the source region 24 due to the electric field between the drain region 22 and the source region 24 .
  • the embedded electrode 43 is connected to the gate electrode 32. Therefore, the above gate voltage is applied to the buried electrode 43. Due to this gate voltage, electrons are accumulated in the portion of the semiconductor layer 13 that faces the buried electrode 43 with the insulating film 42 in between. Accumulating electrons in this manner has substantially the same effect as increasing the impurity concentration in the semiconductor layer 13 (drift region 13a) around the trench 41 in which the buried electrode 43 is disposed. Thereby, the on-resistance in the semiconductor device 10 can be reduced.
  • the voltage between the drain region 22 and the source region 24 puts the pn junction between the p-type body region 23 and the n-type semiconductor layer 13 in a reverse biased state, so a depletion layer spreads from the pn junction. .
  • a gate voltage to the buried electrode 43 connected to the gate electrode 32 a depletion layer spreads to a portion of the semiconductor layer 13 that faces the buried electrode 43 with the insulating film 42 in between.
  • the semiconductor device 10 has high breakdown voltage characteristics. That is, in the semiconductor device 10, the breakdown voltage can be ensured.
  • the buried electrode 43 may be connected to the source region 24, as shown in FIG. In this case, a depletion layer is formed as in the off state where a gate voltage equal to or lower than the threshold voltage is applied to the gate electrode 32. Thereby, withstand voltage can be ensured.
  • the trench 41 may be formed so that the end on the drain region 22 side is separated from the buffer region 21 when viewed from the Z direction.
  • the trench 41 may be formed such that the end on the drain region 22 side overlaps the buffer region 21 when viewed from the Y direction.
  • the trench 41 may be formed so that the end on the source region 24 side is separated from the gate electrode 32 when viewed from the Z direction.
  • the insulating film 42 may be formed such that the thickness T3 of the third insulating film 423 and the thickness T4 of the fourth insulating film 424 are different from each other.
  • the trench 41 may be formed so that the end on the source region 24 side overlaps with the gate electrode 32 when viewed from the Z direction.
  • the insulating film 42 may be formed such that the thickness T3 of the third insulating film 423 and the thickness T4 of the fourth insulating film 424 are different from each other.
  • the trench 41 may be formed such that the end on the source region 24 side is in contact with the body region 23 when viewed from the Z direction.
  • the insulating film 42 may be formed such that the thickness T3 of the third insulating film 423 and the thickness T4 of the fourth insulating film 424 are different from each other.
  • the buried electrode 43 is preferably formed so as not to overlap the gate electrode 32 when viewed from the Z direction.
  • the trench 41 may be formed so that the end on the source region 24 side overlaps the body region 23 when viewed from the Y direction.
  • the insulating film 42 may be formed such that the thickness T3 of the third insulating film 423 and the thickness T4 of the fourth insulating film 424 are different from each other.
  • the buried electrode 43 is preferably formed so as not to overlap the gate electrode 32 when viewed from the Z direction.
  • the trench 41 when viewed from the Z direction, the trench 41 may be formed such that the width W1 of the trench 41 is larger than the interval W2 between two adjacent trenches 41 in the Y direction. . Further, the trench 41 may be formed so that the width W1 of the trench 41 is equal to the interval W2 between two adjacent trenches 41 in the Y direction.
  • the film thicknesses T1 to T4 of the insulating film 42 (421 to 424) covering each inner wall 411 to 414 of the trench 41 may be changed as appropriate when viewed from the Z direction.
  • the film thicknesses T1 to T4 may be formed to be larger than the width W3 of the buried electrode 43.
  • the thickness T1 of the first insulating film 421 and the thickness T2 of the second insulating film 422 are equal to the thickness T3 of the third insulating film 423 and the thickness T3 of the fourth insulating film 424.
  • the film may be formed to have a thickness smaller than T4. Further, in the insulating film 42, the thickness T1 of the first insulating film 421 and the thickness T2 of the second insulating film 422 are larger than the thickness T3 of the third insulating film 423 and the thickness T4 of the fourth insulating film 424. It may be formed as follows.
  • the embedded electrode 43 may be separated from the insulating layer 12.
  • An insulating film 42 is interposed between the second surface 43r of the buried electrode 43 and the insulating layer 12.
  • the trench 41 may be separated from the insulating layer 12 in the Z direction. That is, the trench 41 does not need to penetrate the semiconductor layer 13.
  • the buffer area 21 may be omitted.
  • the embedded electrode 43 may be connected to a terminal provided in the semiconductor device. This terminal can be a pad (electrode) configured to connect a wire or the like to the semiconductor device.
  • the term “on” includes both “on” and “above” unless the context clearly indicates otherwise.
  • the phrase “the first layer is formed on the second layer” refers to the fact that in some embodiments the first layer may be directly disposed on the second layer in contact with the second layer, but in other embodiments. It is contemplated that the first layer may be placed above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first layer and the second layer.
  • the Z-axis direction used in the present disclosure does not necessarily need to be a vertical direction, nor does it need to completely coincide with the vertical direction. Accordingly, various structures according to the present disclosure (e.g., the structure shown in FIG. 1) are different from each other in that "upper” and “lower” in the Z-axis direction described herein are “upper” and “lower” in the vertical direction. Not limited to one thing.
  • the X-axis direction may be a vertical direction
  • the Y-axis direction may be a vertical direction.

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Abstract

半導体装置は、表面を有する半導体層と、表面と直交する厚さ方向から視て、表面において第１方向に離隔して配置されたソース領域およびドレイン領域と、表面におけるソース領域とドレイン領域との間に形成され、ソース領域に隣り合うチャネル領域と、チャネル領域の上にゲート絶縁膜を介して配置されたゲート電極とを含む。さらに、半導体装置は、ソース領域とドレイン領域との間に形成されたトレンチと、トレンチの内壁に設けられた絶縁膜と、トレンチの内部に設けられ、絶縁膜に囲まれた埋め込み電極とを含む。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、パワー半導体装置として、基板の一主面にドレイン領域とソース領域とが形成された横型半導体装置は知られている（たとえば、特許文献１参照）。
特開２０００－２８６４１７号公報
　ところで、横型半導体装置において、耐圧の確保が望まれている。
　本開示の一態様である半導体装置は、表面を有する半導体層と、前記表面と直交する厚さ方向から視て、前記表面において第１方向に離隔して配置されたソース領域およびドレイン領域と、前記表面における前記ソース領域と前記ドレイン領域との間に形成され、前記ソース領域に隣り合うチャネル領域と、前記チャネル領域の上にゲート絶縁膜を介して配置されたゲート電極と、前記チャネル領域と前記ドレイン領域との間に形成されたドリフト領域と、前記ソース領域および前記ドレイン領域の間に形成されたトレンチと、前記トレンチの内壁に設けられた絶縁膜と、前記トレンチの内部に設けられ、前記絶縁膜に囲まれた埋め込み電極と、を有する。
　本開示の一態様である半導体装置によれば、耐圧を確保することができる。
図１は、一実施形態に係る例示的な半導体装置の概略平面図である。 図２は、図１の半導体装置の２－２線断面図である。 図３は、図１の半導体装置の３－３線断面図である。 図４は、変更例に係る例示的な半導体装置の概略断面図である。 図５は、変更例に係る例示的な半導体装置の概略平面図である。 図６は、変更例に係る例示的な半導体装置の概略平面図である。 図７は、変更例に係る例示的な半導体装置の概略平面図である。 図８は、変更例に係る例示的な半導体装置の概略平面図である。 図９は、変更例に係る例示的な半導体装置の概略平面図である。 図１０は、変更例に係る例示的な半導体装置の概略平面図である。 図１１は、変更例に係る例示的な半導体装置の概略平面図である。 図１２は、変更例に係る例示的な半導体装置の概略平面図である。 図１３は、変更例に係る例示的な半導体装置の概略平面図である。 図１４は、変更例に係る例示的な半導体装置の概略断面図である。 図１５は、変更例に係る例示的な半導体装置の概略断面図である。
　以下、添付図面を参照して本開示の半導体装置の実施形態を説明する。
　なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　（半導体装置の概略構成）
　図１は、一実施形態に係る例示的な半導体装置の概略平面図である。図２は、図１の半導体装置の２－２線断面図である。図３は、図１の半導体装置の３－３線断面図である。
　図２、図３に示すように、半導体装置１０は、半導体基板１１、絶縁層１２、半導体層１３を含んでいてもよい。
　半導体基板１１は、シリコン（Ｓｉ）基板であってよい。半導体基板１１は、第１面１１ｕと、第１面１１ｕとは反対側に位置する第２面１１ｒとを含む。半導体基板１１は、ｐ型不純物を含むｐ型基板（ｐ－ｓｕｂｓｔｒａｔｅ：「ｐ－ｓｕｂ」と表記）であってよい。半導体基板１１は、たとえば炭化シリコン（ＳｉＣ）等により形成された基板を用いることができる。
　絶縁層１２は、半導体基板１１の第１面１１ｕ上に設けられている。絶縁層１２は、第１面１２ｕと、第１面１２ｕとは反対側に位置する第２面１２ｒとを含む。図２、図３の例では、絶縁層１２の第２面１２ｒは、半導体基板１１の第１面１１ｕに接している。絶縁層１２は、たとえばＳｉＯ２を含む材料によって形成される。絶縁層１２は、半導体基板１１の表面の酸化により形成された層であってもよい。絶縁層１２としては、たとえば埋め込み酸化膜（ＢＯＸ：Buried Oxide）により形成され得る。
　半導体層１３は、絶縁層１２の第１面１２ｕ上に形成されている。半導体層１３は、第１面１３ｕと、第１面１３ｕとは反対側に位置する第２面１３ｒとを含む。第１面１３ｕは、半導体層１３の表面に相当する。図２、図３の例では、半導体層１３の第２面１３ｒは、絶縁層１２の第１面１２ｕに接している。半導体層１３の第２面１３ｒは、たとえば、絶縁層１２の第１面１２ｕの全面を覆うように形成されている。
　半導体層１３は、たとえばエピタキシャル層により形成され得る。半導体層１３は、Ｓｉを含む材料により形成されている。半導体層１３は、ｎ型不純物を含む。半導体層１３は、たとえば絶縁層１２を挟んで半導体基板１１に張り合わされた層であってもよい。この半導体装置１０は、半導体基板１１上に絶縁層１２を介して半導体層１３が形成されたＳＯＩ構造を有しているということができる。
　半導体層１３の第１面１３ｕと直交する方向は半導体装置１０の厚さ方向である。この厚さ方向をＺ方向とする。Ｚ方向と直交するとともに互いに直交する２つの方向をそれぞれＸ方向およびＹ方向とする。Ｘ方向およびＹ方向は、半導体層１３の第１面１３ｕと平行な方向である。Ｘ方向は「第１方向」に対応する。Ｙ方向は「第２方向」に対応する。
　（ソース領域、ドレイン領域、ゲート電極）
　図１～図３に示すように、半導体装置１０は、バッファ領域２１、ドレイン領域２２、ボディ領域２３、ソース領域２４、コンタクト領域２５を含む。
　バッファ領域２１は、半導体層１３の第１面１３ｕに形成されている。バッファ領域２１は、ｎ型不純物を含むｎ型領域である。図１に示すように、ボディ領域２３は、半導体層１３の第１面１３ｕと直交するＺ方向から視て、Ｙ方向に延びている。
　図２、図３に示すように、ドレイン領域２２は、バッファ領域２１に形成されている。ドレイン領域２２は、ｎ型不純物を含む。ドレイン領域２２はボディ領域２３の不純物濃度よりも高い不純物濃度を有している。ドレイン領域２２は、ｎ＋型領域である。図１に示すように、ドレイン領域２２は、Ｚ方向から視て、Ｙ方向に延びている。
　図２、図３に示すように、ボディ領域２３は、半導体層１３の第１面１３ｕに形成されている。ボディ領域２３は、Ｘ方向において、バッファ領域２１から離れて配置されている。ボディ領域２３は、ｐ型不純物を含むｐ型領域である。図１に示すように、ボディ領域２３は、Ｚ方向から視て、Ｙ方向に延びている。
　図２、図３に示すように、ソース領域２４は、ボディ領域２３に形成されている。ソース領域２４は、ｎ型不純物を含む。ソース領域２４は、たとえば、ドレイン領域２２の不純物濃度と等しい不純物濃度を有しているとすることができる。ソース領域２４は、ｎ＋型領域である。図１に示すように、ソース領域２４は、Ｚ方向から視て、Ｙ方向に延びている。
　図２、図３に示すように、コンタクト領域２５は、ボディ領域２３に形成されている。コンタクト領域２５は、ソース領域２４に対して、ドレイン領域２２とは反対側に配置されている。コンタクト領域２５は、ソース領域２４に接するように設けられている。コンタクト領域２５は、ｐ型不純物を含む。コンタクト領域２５は、たとえばボディ領域２３の不純物濃度より高い不純物濃度を有している。コンタクト領域２５は、ｐ＋型領域である。図１に示すように、コンタクト領域２５は、Ｚ方向から視て、Ｙ方向に延びている。
　図３に示すように、バッファ領域２１とボディ領域２３との間の半導体層１３は、ドリフト領域１３ａとして機能する。
　図２、図３に示すように、半導体層１３の第１面１３ｕ上には、ゲート絶縁膜３１を介してゲート電極３２が配置されている。図１に示すように、ゲート電極３２は、Ｙ方向に延びている。図２、図３に示すように、ゲート絶縁膜３１およびゲート電極３２は、Ｘ方向において、ソース領域２４と半導体層１３との間のボディ領域２３を覆うように形成されている。また、ゲート絶縁膜３１およびゲート電極３２は、ソース領域２４の一部であってボディ領域２３に隣り合う部分を覆うように形成されている。また、ゲート絶縁膜３１およびゲート電極３２は、半導体層１３の一部であってボディ領域２３に隣り合う部分を覆うように形成されている。ゲート絶縁膜３１は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁材料により構成されている。ゲート電極３２は、たとえば、導電性を有するポリシリコン等を含む材料により構成されている。
　図２、図３に示すように、ボディ領域２３において、ゲート絶縁膜３１を挟んでゲート電極３２と対向する部分は、反転層（チャネル）が形成されるチャネル領域２３ａとして機能する。
　（トレンチおよび埋め込み電極）
　図１、図２に示すように、半導体装置１０は、トレンチ４１、絶縁膜４２、埋め込み電極４３を含む。
　トレンチ４１は、ソース領域２４とドレイン領域２２との間に形成されている。本実施形態の半導体装置１０は、複数のトレンチ４１を含む。各トレンチ４１は、Ｚ方向から視て、ゲート電極３２とバッファ領域２１との間に形成されている。各トレンチ４１は、Ｚ方向から視て、Ｘ方向に延びている。図１に示すように、複数のトレンチ４１は、Ｙ方向に配列されている。複数のトレンチ４１は、各トレンチ４１が延びるＸ方向に対して直交するＹ方向に配列されているといえる。したがって、半導体装置１０は、Ｚ方向から視て、複数のトレンチ４１が延びるＸ方向に対して、Ｘ方向と直交するＹ方向に複数のトレンチ４１と複数の半導体層１３（ドリフト領域１３ａ）とが交互に配置されているといえる。
　各トレンチ４１は、Ｘ方向の長さＬ１に対して、Ｙ方向の幅Ｗ１が短い。複数のトレンチ４１は、Ｙ方向に間隔Ｗ２を空けて配列されている。たとえば、Ｙ方向において、２つのトレンチ４１の間の間隔Ｗ２は、トレンチ４１の幅Ｗ１よりも大きい。
　図２に示すように、トレンチ４１は、半導体層１３の第１面１３ｕから半導体層１３の第２面１３ｒまで、半導体層１３を貫通している。半導体層１３の第２面１３ｒは、絶縁層１２の第１面１２ｕに接している。したがって、トレンチ４１は、半導体層１３の第１面１３ｕから絶縁層１２まで、半導体層１３を貫通しているといえる。
　図１に示すように、本実施形態のトレンチ４１におけるソース領域２４の側の端部は、Ｚ方向から視て、ゲート電極３２におけるドレイン領域２２の側の端部と同じ位置にある。つまり、トレンチ４１におけるソース領域２４の側の端部は、ゲート電極３２におけるドレイン領域２２の側の端部と一致しているといえる。本実施形態のトレンチ４１におけるドレイン領域２２の側の端部は、Ｚ方向から視て、バッファ領域２１と接している。つまり、トレンチ４１におけるドレイン領域２２の側の端部は、バッファ領域２１におけるソース領域２４の側の端部と一致しているといえる。
　図１に示すように、トレンチ４１は、内壁４１１～４１４を有している。第１内壁４１１および第２内壁４１２は、Ｘ方向に延びている。第１内壁４１１および第２内壁４１２は、Ｙ方向において互いに対向している。第３内壁４１３および第４内壁４１４は、Ｙ方向に延びている。第３内壁４１３および第４内壁４１４は、Ｘ方向において互いに対向している。
　絶縁膜４２は、トレンチ４１の内壁４１１～４１４を被覆している。絶縁膜４２は、第１内壁４１１を覆う第１絶縁膜４２１、第２内壁４１２を覆う第２絶縁膜４２２、第３内壁４１３を覆う第３絶縁膜４２３、および第４内壁４１４を覆う第４絶縁膜４２４を有している。各絶縁膜４２１～４２４は、対応する内壁４１１～４１４に接している。絶縁膜４２は、たとえば、酸化シリコン等により形成されている。
　埋め込み電極４３は、トレンチ４１内に形成されている。図１、図２に示すように、埋め込み電極４３は、第１面４３ｕ、第２面４３ｒ、側面４３１～４３４を有している。第１面４３ｕは、半導体層１３の第１面１３ｕと同じ方向を向く。第２面４３ｒは、第１面４３ｕとは反対側を向く。本実施形態において、埋め込み電極４３の第２面４３ｒは、絶縁層１２の第１面１２ｕと接している。第１側面４３１と第２側面４３２は、Ｙ方向において互いに反対側を向く。第３側面４３３および第４側面４３４は、Ｘ方向において互いに反対側を向く。各側面４３１～４３４は、対応する絶縁膜４２１～４２４に接している。埋め込み電極４３は、たとえば、導電性を有するポリシリコン等を含む材料により構成されている。なお、埋め込み電極４３は、タンスステン（Ｗ）等を含む材料により構成されてもよい。
　図１に示すように、本実施形態において、第１絶縁膜４２１の膜厚Ｔ１は、第２絶縁膜４２２の膜厚Ｔ２と等しい、また、第３絶縁膜４２３の膜厚Ｔ３は、第４絶縁膜４２４の膜厚Ｔ４と等しい。膜厚Ｔ１，Ｔ２は「第１膜厚」に対応する。膜厚Ｔ３，Ｔ４は「第２膜厚」に対応する。また、本実施形態において、各絶縁膜４２１～４２４の膜厚Ｔ１～Ｔ４は、互いに等しい。
　上記したように、各トレンチ４１には埋め込み電極４３が配置されている。したがって、半導体装置１０は、Ｚ方向から視て、Ｙ方向に複数のトレンチ４１および埋め込み電極４３と複数の半導体層１３（ドリフト領域１３ａ）とが交互に配置されているといえる。
　（配線および端子）
　図２、図３に示すように、半導体装置１０は、端子５１～５４を含む。ドレイン領域２２は、配線部材６１により端子（Ｄ）５１に接続されている。ゲート電極３２は、配線部材６２により端子（Ｇ）５２に接続されている。埋め込み電極４３は、配線部材６４によりゲート電極３２に接続されている。ソース領域２４は、配線部材６３により端子（Ｓ）５３に接続されている。ソース領域２４は、配線部材６５によりコンタクト領域２５に接続されている。端子５１～５３は、たとえば、半導体装置１０に対してワイヤ等を接続可能に構成されるパッド（電極）とすることができる。配線部材６１～６５は、半導体装置１０において、１つまたは複数の配線層に形成される導電体とすることができる。導電体は、たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等の導電性材料を含む材料により構成される。半導体基板１１は、端子（ｓｕｂ）５４に接続されている。端子５４は、たとえば、半導体装置１０をダイパッド等に接続可能に構成されるパッド（電極）とすることができる。
　（作用）
　次に、上記の半導体装置１０の作用を説明する。
　半導体装置１０は、ドレイン領域２２とソース領域２４との間に電圧が印加される。半導体装置１０は、ゲート電極３２に印加されるゲート電圧により、ドレイン領域２２とソース領域２４との間に流れる電流のオン・オフが制御される。
　ゲート電極３２には、しきい値電圧以上のゲート電圧が印加される。ゲート電極３２とＺ方向において対向するボディ領域２３（チャネル領域２３ａ）にチャネル（反転層）が形成される。この反転層を通してソース領域２４から半導体層１３に電子が流れる。そして、半導体装置１０は、ドレイン領域２２とソース領域２４との間の電界により、ドレイン領域２２からソース領域２４にドリフト電流が流れるオン状態となる。
　埋め込み電極４３は、ゲート電極３２に接続されている。したがって、埋め込み電極４３には上記のゲート電圧が印加される。このゲート電圧により、埋め込み電極４３と絶縁膜４２を挟んで対向する半導体層１３の部分に電子が蓄積される。このように電子が蓄積されることは、埋め込み電極４３が配置されたトレンチ４１の周囲の半導体層１３（ドリフト領域１３ａ）における不純物濃度を高くすることと実質的に等しい効果を奏する。これにより、半導体装置１０におけるオン抵抗を小さくすることができる。
　一方、ゲート電極３２には、しきい値電圧以下のゲート電圧、たとえばソース領域２４と等しい電圧が印加される。ドレイン領域２２とソース領域２４との間の電圧により、ｐ型のボディ領域２３とｎ型の半導体層１３との間のｐｎ接合が逆バイアスされた状態となるため、ｐｎ接合から空乏層が広がる。そして、ゲート電極３２に接続された埋め込み電極４３に対してゲート電圧が印加されることにより、埋め込み電極４３と絶縁膜４２を介して対向する半導体層１３の部分に空乏層が広がる。これにより、半導体装置１０は、高耐圧特性を有することとなる。
　（効果）
　以上記述したように、本実施形態によれば、以下の効果を奏する。
　（１）半導体装置１０は、第１面１３ｕを有する半導体層１３と、第１面１３ｕ直交するＺ方向（厚さ方向）から視て、第１面１３ｕにおいてＸ方向（第１方向）に離隔して配置されたソース領域２４およびドレイン領域２２と、を有する。半導体装置１０は、第１面１３ｕにおけるソース領域２４とドレイン領域２２との間に形成され、ソース領域２４に隣り合うチャネル領域２３ａと、チャネル領域２３ａの上にゲート絶縁膜３１を介して配置されたゲート電極３２と、を有する。さらに、半導体装置１０は、ソース領域２４とドレイン領域２２との間に形成されたトレンチ４１と、トレンチ４１の内壁４１１～４１４に設けられた絶縁膜４２と、トレンチ４１の内部に設けられ、絶縁膜４２に囲まれた埋め込み電極４３と、を有する。
　ゲート電極３２には、しきい値電圧以上のゲート電圧が印加される。ゲート電極３２とＺ方向において対向するボディ領域２３（チャネル領域２３ａ）にチャネル（反転層）が形成される。この反転層を通してソース領域２４から半導体層１３に電子が流れる。そして、半導体装置１０は、ドレイン領域２２とソース領域２４との間の電界により、ドレイン領域２２からソース領域２４にドリフト電流が流れるオン状態となる。
　埋め込み電極４３は、ゲート電極３２に接続されている。したがって、埋め込み電極４３には上記のゲート電圧が印加される。このゲート電圧により、埋め込み電極４３と絶縁膜４２を挟んで対向する半導体層１３の部分に電子が蓄積される。このように電子が蓄積されることは、埋め込み電極４３が配置されたトレンチ４１の周囲の半導体層１３（ドリフト領域１３ａ）における不純物濃度を高くすることと実質的に等しい効果を奏する。これにより、半導体装置１０におけるオン抵抗を小さくすることができる。
　（２）ゲート電極３２には、しきい値電圧以下のゲート電圧、たとえばソース領域２４と等しい電圧が印加される。ドレイン領域２２とソース領域２４との間の電圧により、ｐ型のボディ領域２３とｎ型の半導体層１３との間のｐｎ接合が逆バイアスされた状態となるため、ｐｎ接合から空乏層が広がる。そして、ゲート電極３２に接続された埋め込み電極４３に対してゲート電圧が印加されることにより、埋め込み電極４３と絶縁膜４２を介して対向する半導体層１３の部分に空乏層が広がる。これにより、半導体装置１０は、高耐圧特性を有することとなる。つまり、半導体装置１０において、耐圧を確保することができる。
　（変更例）
　上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
　・上記実施形態に対し、図４に示すように、埋め込み電極４３は、ソース領域２４に接続されてもよい。この場合、しきい値電圧以下のゲート電圧がゲート電極３２に印加されるオフ状態と同様に、空乏層が形成される。これにより、耐圧を確保することができる。
　・図５に示すように、トレンチ４１は、Ｚ方向から視て、ドレイン領域２２側の端部がバッファ領域２１から離隔するように形成されていてもよい。
　・図６に示すように、トレンチ４１は、ドレイン領域２２側の端部がバッファ領域２１に対してＹ方向から視て重なるように形成されていてもよい。
　・図７に示すように、トレンチ４１は、Ｚ方向から視て、ソース領域２４側の端部がゲート電極３２から離隔するように形成されていてもよい。この場合、第３絶縁膜４２３の膜厚Ｔ３と第４絶縁膜４２４の膜厚Ｔ４とが互いに異なるように絶縁膜４２が形成されてもよい。
　・図８に示すように、トレンチ４１は、Ｚ方向から視て、ソース領域２４側の端部がゲート電極３２と重なるように形成されていてもよい。この場合、第３絶縁膜４２３の膜厚Ｔ３と第４絶縁膜４２４の膜厚Ｔ４とが互いに異なるように絶縁膜４２が形成されてもよい。
　・図９に示すように、トレンチ４１は、Ｚ方向から視て、ソース領域２４側の端部がボディ領域２３と接するように形成されていてもよい。この場合、第３絶縁膜４２３の膜厚Ｔ３と第４絶縁膜４２４の膜厚Ｔ４とが互いに異なるように絶縁膜４２が形成されてもよい。埋め込み電極４３は、Ｚ方向から視て、ゲート電極３２と重ならないように形成されることが好ましい。
　・図１０に示すように、トレンチ４１は、ソース領域２４側の端部がボディ領域２３に対してＹ方向から視て重なるように形成されていてもよい。この場合、第３絶縁膜４２３の膜厚Ｔ３と第４絶縁膜４２４の膜厚Ｔ４とが互いに異なるように絶縁膜４２が形成されてもよい。埋め込み電極４３は、Ｚ方向から視て、ゲート電極３２と重ならないように形成されることが好ましい。
　・図１１に示すように、Ｚ方向から視て、トレンチ４１は、トレンチ４１の幅Ｗ１が、Ｙ方向において隣り合う２つのトレンチ４１の間の間隔Ｗ２よりも大きいように形成されていてもよい。また、トレンチ４１は、トレンチ４１の幅Ｗ１が、Ｙ方向において隣り合う２つのトレンチ４１の間の間隔Ｗ２と等しいように形成されていてもよい。
　・図１２に示すように、Ｚ方向から視て、トレンチ４１の各内壁４１１～４１４を覆う絶縁膜４２（４２１～４２４）の膜厚Ｔ１～Ｔ４は、適宜変更されてもよい。たとえば、膜厚Ｔ１～Ｔ４は、埋め込み電極４３の幅Ｗ３よりも大きいように形成されていてもよい。
　・図１３に示すように、絶縁膜４２は、第１絶縁膜４２１の膜厚Ｔ１および第２絶縁膜４２２の膜厚Ｔ２が、第３絶縁膜４２３の膜厚Ｔ３および第４絶縁膜４２４の膜厚Ｔ４よりも小さいように形成されていてもよい。また、絶縁膜４２は、第１絶縁膜４２１の膜厚Ｔ１および第２絶縁膜４２２の膜厚Ｔ２が、第３絶縁膜４２３の膜厚Ｔ３および第４絶縁膜４２４の膜厚Ｔ４よりも大きいように形成されていてもよい。
　・図１４に示すように、埋め込み電極４３は、絶縁層１２から離隔していてもよい。埋め込み電極４３の第２面４３ｒと絶縁層１２との間には、絶縁膜４２が介在される。
　・図１５に示すように、トレンチ４１は、Ｚ方向において、絶縁層１２から離隔していても良い。つまり、トレンチ４１は、半導体層１３を貫通していなくてもよい。
　・バッファ領域２１は省略されてもよい。
　・埋め込み電極４３は、半導体装置に設けられる端子に接続されてもよい。この端子は、半導体装置に対してワイヤ等を接続可能に構成されるパッド（電極）とすることができる。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
　本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（たとえば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。たとえば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０　半導体装置
　１１　半導体基板
　１１ｒ　第２面
　１１ｕ　第１面
　１２　絶縁層
　１２ｒ　第２面
　１２ｕ　第１面
　１３　半導体層
　１３ａ　ドリフト領域
　１３ｒ　第２面
　１３ｕ　第１面
　２１　バッファ領域
　２２　ドレイン領域
　２３　ボディ領域
　２３ａ　チャネル領域
　２４　ソース領域
　２５　コンタクト領域
　３１　ゲート絶縁膜
　３２　ゲート電極
　４１　トレンチ
　４１１　第１内壁
　４１２　第２内壁
　４１３　第３内壁
　４１４　第４内壁
　４２　絶縁膜
　４２１　第１絶縁膜
　４２２　第２絶縁膜
　４２３　第３絶縁膜
　４２４　第４絶縁膜
　４３　埋め込み電極
　４３ｒ　第２面
　４３ｕ　第１面
　４３１　第１側面
　４３２　第２側面
　４３３　第３側面
　４３４　第４側面
　５１～５４　端子
　６１～６５　配線部材
　Ｌ１　長さ
　Ｔ１～Ｔ４　膜厚
　Ｗ１　幅
　Ｗ２　間隔
　Ｗ３　幅

Claims (20)

  1. 　表面を有する半導体層と、
    　前記表面と直交する厚さ方向から視て、前記表面において第１方向に離隔して配置されたソース領域およびドレイン領域と、
    　前記表面における前記ソース領域と前記ドレイン領域との間に形成され、前記ソース領域に隣り合うチャネル領域と、
    　前記チャネル領域の上にゲート絶縁膜を介して配置されたゲート電極と、
    　前記ソース領域と前記ドレイン領域との間に形成されたトレンチと、
    　前記トレンチの内壁に設けられた絶縁膜と、
    　前記トレンチの内部に設けられ、前記絶縁膜に囲まれた埋め込み電極と、
    　を有する、半導体装置。
  2. 　前記トレンチは、前記厚さ方向及び前記第１方向の双方と直交する方向を第２方向として、前記第１方向に延びている、
    　請求項１に記載の半導体装置。
  3. 　前記ドレイン領域が形成されたバッファ領域を有し、
    　前記トレンチの前記ドレイン領域側の端部は、前記バッファ領域と接している、
    　請求項２に記載の半導体装置。
  4. 　前記ドレイン領域が形成されたバッファ領域を有し、
    　前記トレンチの前記ドレイン領域側の端部は、前記バッファ領域から離隔している、
    　請求項２に記載の半導体装置。
  5. 　前記ドレイン領域が形成されたバッファ領域を有し、
    　前記トレンチの前記ドレイン領域側の端部は、前記第２方向から視て、前記バッファ領域と重なっている、
    　請求項２に記載の半導体装置。
  6. 　前記トレンチの前記ソース領域側の端部は、前記厚さ方向から視て、前記ゲート電極における前記ドレイン領域側の端部と同じ位置にある、
    　請求項２から請求項５のいずれか一項に記載の半導体装置。
  7. 　前記トレンチの前記ソース領域側の端部は、前記厚さ方向から視て、前記ゲート電極よりも前記ドレイン領域の側に位置している、
    　請求項２から請求項５のいずれか一項に記載の半導体装置。
  8. 　前記トレンチの前記ソース領域側の端部は、前記厚さ方向から視て、前記ゲート電極と重なるように位置している、
    　請求項２から請求項５のいずれか一項に記載の半導体装置。
  9. 　前記トレンチの前記ソース領域側の端部は、前記チャネル領域に接している、
    　請求項２から請求項５のいずれか一項に記載の半導体装置。
  10. 　前記埋め込み電極は、前記厚さ方向から視て、前記ゲート電極と重なっていない、
    　請求項２から請求項９のいずれか一項に記載の半導体装置。
  11. 　前記厚さ方向から視て、前記第１方向における前記埋め込み電極と前記トレンチの内壁との間の前記絶縁膜の第１膜厚は、前記第２方向における前記埋め込み電極と前記トレンチの内壁との間の前記絶縁膜の第２膜厚よりも大きい、
    　請求項２から請求項１０のいずれか一項に記載の半導体装置。
  12. 　前記第１膜厚は、前記第２方向における前記埋め込み電極の厚さよりも大きい、
    　請求項１１に記載の半導体装置。
  13. 　複数の前記トレンチを有し、
    　前記複数のトレンチは、前記第２方向に間隔を空けて配列されている、
    　請求項２から請求項１２のいずれか一項に記載の半導体装置。
  14. 　前記第２方向に隣り合う２つの前記トレンチの間の間隔は、前記第２方向における前記トレンチの幅よりも広い、
    　請求項１３に記載の半導体装置。
  15. 　前記第２方向に隣り合う２つの前記トレンチの間の間隔は、前記第２方向における前記トレンチの幅よりも狭い、
    　請求項１３に記載の半導体装置。
  16. 　半導体基板と、
    　前記半導体基板の上に設けられた絶縁層と、
    　を備え、
    　前記半導体層は、前記絶縁層の上に設けられている、
    　請求項１から請求項１５のいずれか一項に記載の半導体装置。
  17. 　前記トレンチは、前記半導体層の前記表面から前記絶縁層まで前記半導体層を貫通している、
    　請求項１６に記載の半導体装置。
  18. 　前記埋め込み電極は、前記絶縁層に接している、
    　請求項１６または請求項１７に記載の半導体装置。
  19. 　前記埋め込み電極と前記ソース領域とを接続する配線部材を有する、
    　請求項１から請求項１８のいずれか一項に記載の半導体装置。
  20. 　前記埋め込み電極と前記ゲート電極とを接続する配線部材を有する、
    　請求項１から請求項１８のいずれか一項に記載の半導体装置。
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