JP2023058221A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】セル部の終端部付近で十分な耐圧を確保できる半導体装置およびその製造方法を提供する。【解決手段】セル部ＣＥＬは、互いに隣り合う第１セルコラム領域ＣＬおよび第２セルコラム領域ＣＬと、第１セルコラム領域ＣＬおよび第２セルコラム領域ＣＬの間に配置された第１セルトレンチゲートＧＥおよび第２セルトレンチゲートＧＥとを有する。外側部ＰＥＲは、第１セルトレンチゲートＧＥおよび第２セルトレンチゲートＧＥの各々の端部に接続された外周トレンチゲートＧＥＴと、外周トレンチゲートＧＥＴに対してセル部ＣＥＬ側に配置されかつ平面視において第１セルトレンチゲートＧＥおよび第２セルトレンチゲートＧＥを跨いで延びる第１外周コラム領域ＰＣ１とを有する。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、たとえば絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法に好適に利用できるものである。
スーパジャンクション構造（以下、ＳＪ構造と称する）を有する縦型の絶縁ゲート型電界効果トランジスタは、高電圧、大電流を制御するパワー半導体装置である。この半導体装置は、低オン抵抗であり、かつ高耐圧であることが望ましい。縦型の絶縁ゲート型電界効果トランジスタを有し、かつＳＪ構造を有する半導体装置は、たとえば特開２０２１－８２７７０号公報（特許文献１）に開示されている。
特許文献１では、ＳＪ構造を有する縦型の絶縁ゲート型電界効果トランジスタにおいて、互いに隣り合う２つのｐ型コラム領域の間に複数のトレンチゲートが設けられている。複数のトレンチゲートが設けられることによりオン時における電流経路が増加するためオン抵抗低減の効果が見込める。
特開２０２１－８２７７０号公報
しかしながら特許文献１に記載の構造では、セル部の終端部付近で局所的に空乏化しない場所が生じ、セル部の終端部付近で十分な耐圧を確保することができない。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一の実施形態に係る半導体装置は、絶縁ゲート型電界効果トランジスタを有するセル部と、セル部の外側に位置する外側部とを備える。セル部は、互いに隣り合う第１セルコラム領域および第２セルコラム領域と、第１セルコラム領域および第２セルコラム領域の間に配置された第１セルトレンチゲートおよび第２セルトレンチゲートとを有する。外側部は、第１セルトレンチゲートおよび第２セルトレンチゲートの各々の端部に接続された外周トレンチゲートと、外周トレンチゲートに対してセル部側に配置されかつ平面視において第１セルトレンチゲートおよび第２セルトレンチゲートを跨いで延びる第１外周コラム領域とを有する。
他の実施形態に係る半導体装置は、絶縁ゲート型電界効果トランジスタを有するセル部と、セル部の外側に位置する外側部とを備える。セル部は、互いに隣り合う第１セルコラム領域および第２セルコラム領域と、第１セルコラム領域および第２セルコラム領域の間に配置された第１セルトレンチゲートおよび第２セルトレンチゲートとを有する。外側部は、第１セルトレンチゲートおよび第２セルトレンチゲートの各々の端部に接続された外周トレンチゲートと、外周トレンチゲートの真下に配置された外周コラム領域とを有する。
一の実施形態に係る半導体装置の製造方法によれば、平面視において互いに隣り合う第１セルトレンチゲートおよび第２セルトレンチゲートがセル部に形成され、かつ平面視において第１セルトレンチゲートおよび第２セルトレンチゲートの各々の端部に接続された外周トレンチゲートが外側部に形成される。平面視において第１セルトレンチゲートおよび第２セルトレンチゲートを挟み込む第１セルコラム領域および第２セルコラム領域がセル部の半導体基板に形成され、かつ外周トレンチゲートに対してセル部側であって外側部の半導体基板に外周コラム領域が形成される。外周コラム領域は、平面視において第１セルトレンチゲートおよび第２セルトレンチゲートを跨いで延びるように形成される。
他の実施形態に係る半導体装置の製造方法によれば、平面視において互いに隣り合う第１セルトレンチゲートおよび第２セルトレンチゲートがセル部に形成され、かつ平面視において第１セルトレンチゲートおよび第２セルトレンチゲートの各々の端部に接続された外周トレンチゲートが外側部に形成される。平面視において第１セルトレンチゲートおよび第２セルトレンチゲートを挟み込む第１セルコラム領域および第２セルコラム領域がセル部の半導体基板に形成され、かつ外周トレンチゲートの真下であって外側部の半導体基板に外周コラム領域が形成される。
上記実施形態によれば、セル部の終端部付近で十分な耐圧を確保できる半導体装置およびその製造方法を実現することができる。
実施形態１に係る半導体装置のチップ状態における構成を示す平面図である。 図１の領域ＩＩを拡大して示す平面図である。 図２のＩＩＩＡ－ＩＩＩＡ線に沿う断面図（Ａ）、ＩＩＩＢ－ＩＩＩＢ線に沿う断面図（Ｂ）、ＩＩＩＣ－ＩＩＩＣ線に沿う断面図（Ｃ）である。 実施形態１に係る半導体装置の製造方法の第１工程を示す断面図である。 実施形態１に係る半導体装置の製造方法の第２工程を示す断面図である。 実施形態１に係る半導体装置の製造方法の第３工程を示す断面図である。 実施形態１に係る半導体装置の製造方法の第４工程を示す断面図である。 実施形態１に係る半導体装置の製造方法の第５工程を示す断面図である。 比較例１に係る半導体装置の構成を示す平面図である。 図９のＸ－Ｘ線に沿う断面図である。 比較例２に係る半導体装置の構成を示す平面図である。 図１１のＸＩＩ－ＸＩＩ線に沿う断面図である。 図２のＩＩＩＢ－ＩＩＩＢ線に沿う断面において空乏層の延びる様子を示す図である。 実施形態２に係る半導体装置のチップ状態における構成を示す平面図である。 図１４の領域ＸＶを拡大して示す平面図である。 図１５のＸＶＩＡ－ＸＶＩＡ線に沿う断面図（Ａ）、ＸＶＩＢ－ＸＶＩＢ線沿う断面図（Ｂ）、ＸＶＩＣ－ＸＶＩＣ線に沿う断面図（Ｃ）である。 実施形態２に係る半導体装置の製造方法の第１工程を示す断面図である。 実施形態２に係る半導体装置の製造方法の第２工程を示す断面図である。 実施形態２に係る半導体装置の製造方法の第３工程を示す断面図である。 図１５のＸＶＩＢ－ＸＶＩＢ線に沿う断面において空乏層の延びる様子を示す図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明を繰り返さない。また図面では、説明の便宜上、構成または製造方法を省略または簡略化している場合もある。また各実施形態の少なくとも一部は、互いに任意に組み合わされてもよい。
なお以下に説明する実施形態の半導体装置は、半導体チップに限定されず、半導体チップに分割される前の半導体ウエハでもよく、また半導体チップが樹脂で封止された半導体パッケージでもよい。また本明細書における平面視とは、半導体基板の主表面（第１面ＦＳ）に対して直交する方向から見た視点を意味する。
（実施形態１）
＜チップ状態における半導体装置の構成＞
まず実施形態１に係る半導体装置の構成としてチップ状態の構成について図１を用いて説明する。
図１に示されるように、実施形態１に係る半導体装置ＳＣは、パワー半導体装置である。半導体装置ＳＣは、ＳＪ構造を有する縦型の絶縁ゲート型電界効果トランジスタを有している。絶縁ゲート型電界効果トランジスタは、たとえばＭＯＳ（Metal Oxide Semiconductor）トランジスタである。ただし絶縁ゲート型電界効果トランジスタのゲート絶縁膜はシリコン酸化膜に限定されず、他の絶縁膜であってもよい。このため絶縁ゲート型電界効果トランジスタは、ＭＩＳ（Metal Insulator Semiconductor）トランジスタであればよい。
半導体装置ＳＣは、平面視において、セル部ＣＥＬと、外側部ＰＥＲとを有している。セル部ＣＥＬは、絶縁ゲート型電界効果トランジスタを有している。絶縁ゲート型電界効果トランジスタは、複数のセルトレンチゲートＧＥと、複数のセルコラム領域ＣＬとを有している。
複数のセルコラム領域ＣＬは、平面視において互いに同じ方向に延びることにより並走している。複数のセルトレンチゲートＧＥは、平面視において互いに同じ方向に延びることにより並走している。平面視において、複数のセルトレンチゲートＧＥの各々が延びる方向は、複数のセルコラム領域ＣＬの各々が延びる方向と同じである。
複数のセルコラム領域ＣＬは、平面視において互いに隣り合う第１セルコラム領域ＣＬおよび第２セルコラム領域ＣＬを有している。複数のセルトレンチゲートＧＥは、互いに隣り合う第１セルコラム領域ＣＬおよび第２セルコラム領域ＣＬの間に配置された第１セルトレンチゲートＧＥおよび第２セルトレンチゲートＧＥを有している。なお互いに隣り合う第１セルコラム領域ＣＬおよび第２セルコラム領域ＣＬの間には、３つ以上のセルトレンチゲートＧＥが配置されていてもよい。
半導体装置ＳＣは、ソース電極ＳＥを有している。ソース電極ＳＥは、絶縁ゲート型電界効果トランジスタのソース領域と電気的に接続されている。ソース電極ＳＥは、平面視においてセル部ＣＥＬと重畳するように配置されている。なお図１中においてセル部ＣＥＬは、符号ＣＥＬが付された破線により囲まれた領域に設けられる。
外側部ＰＥＲは、平面視においてセル部ＣＥＬの外側に位置している。外側部ＰＥＲは、平面視においてセル部ＣＥＬの外周を取り囲んでいる。外側部ＰＥＲは、複数の外周コラム領域ＰＣ１、ＰＣ２、ＰＣ３、ＰＣ４と、外周トレンチゲートＧＥＴとを有している。なお図１中において外側部ＰＥＲは、符号ＰＥＲが付された破線と符号ＣＥＬが付された破線とにより囲まれた領域である。
複数の外周コラム領域ＰＣ１、ＰＣ２、ＰＣ３、ＰＣ４は、平面視においてセル部ＣＥＬの外周全周を取り囲むように配置されている。複数の外周コラム領域ＰＣ１、ＰＣ２、ＰＣ３、ＰＣ４は、この順序にて内周側から外周側へ順に配置されている。つまり複数の外周コラム領域ＰＣ１、ＰＣ２、ＰＣ３、ＰＣ４のうち外周コラム領域ＰＣ１が最も内周側に位置しており、外周コラム領域ＰＣ４が最も外周側に位置している。
外周トレンチゲートＧＥＴは、複数のセルトレンチゲートＧＥの各々の平面視における端部に接続されている。外周トレンチゲートＧＥＴには、導電層ＢＣ２を通じてゲート電極配線ＧＥＬが電気的に接続されている。導電層ＢＣ２は、層間絶縁層（図示せず）に設けられたコンタクトホールＣＨ２内を埋め込んでいる。
ゲート電極配線ＧＥＬは、平面視において環形状を有し、ソース電極ＳＥの周囲を取り囲むように配置されている。ゲート電極配線ＧＥＬは、外部との接続のためのゲート電極パッドＧＰを有している。ゲート電極配線ＧＥＬは、図１中において２本の一点鎖線で囲まれた領域に配置されている。
外周コラム領域ＰＣ１（第１外周コラム領域）は、平面視において外周トレンチゲートＧＥＴの延びる方向（平面視における外周トレンチゲートＧＥＴの長手方向）の全体に亘って途切れることなく連続して延びている。外周コラム領域ＰＣ１は、平面視においてセル部ＣＥＬの幅方向の全体に亘って延びている。上記におけるセル部ＣＥＬの幅方向とは、複数のセルトレンチゲートＧＥが並ぶ方向であり、外周トレンチゲートＧＥＴが延びる方向である。
外周コラム領域ＰＣ２（第２外周コラム領域）は、平面視において外周コラム領域ＰＣ１との間で外周トレンチゲートＧＥＴを挟んでいる。外周コラム領域ＰＣ２は、平面視において外周トレンチゲートＧＥＴの延びる方向の全体に亘って途切れることなく連続して延びている。外周コラム領域ＰＣ２は、平面視においてセル部ＣＥＬの幅方向の全体に亘って延びている。これにより平面視において、外周トレンチゲートＧＥＴは、その長さ方向の全体に亘って、外周コラム領域ＰＣ１と外周コラム領域ＰＣ２との間に挟まれている。
図２に示されるように、外周コラム領域ＰＣ１は、平面視において、外周トレンチゲートＧＥＴに対してセル部ＣＥＬの側に配置されている。外周コラム領域ＰＣ１は、平面視において、複数のセルトレンチゲートＧＥを跨いで延びている。つまり平面視において、外周コラム領域ＰＣ１は、複数のセルトレンチゲートＧＥの各々と交差している。
図３（Ａ）に示されるように、半導体基板ＳＢは、第１面ＦＳ（主表面）と、第２面ＳＳとを有している。第１面ＦＳと第２面ＳＳとは互いに対向している。半導体基板ＳＢは、たとえば単結晶シリコンよりなっている。
セル部ＣＥＬにおける半導体基板ＳＢには、絶縁ゲート型電界効果トランジスタが形成されている。絶縁ゲート型電界効果トランジスタは、半導体基板ＳＢの第１面ＦＳと第２面ＳＳとの間で電流を流す縦型のトランジスタである。
絶縁ゲート型電界効果トランジスタは、ｎ+ドレイン領域ＤＲと、ｎ型ドリフト領域ＤＲＩと、ｐ型ベース領域ＢＡと、ｐ+コンタクト領域ＣＲと、ｎ+ソース領域ＳＲと、ｐ型セルコラム領域ＣＬと、セルトレンチゲートＧＥとを有している。
ｎ+ドレイン領域ＤＲは、半導体基板ＳＢの第２面に配置されている。ｎ型ドリフト領域ＤＲＩは、ｎ+ドレイン領域ＤＲに対して第１面ＦＳ側に配置されており、ｎ+ドレイン領域ＤＲに接している。ｎ型ドリフト領域ＤＲＩは、ｎ+ドレイン領域ＤＲのｎ型不純物濃度よりも低いｎ型不純物濃度を有している。
ｐ型ベース領域ＢＡは、ｎ型ドリフト領域ＤＲＩに対して第１面ＦＳ側に配置されており、ｎ型ドリフト領域ＤＲＩとｐｎ接合を構成している。ｐ+コンタクト領域ＣＲは、ｐ型ベース領域ＢＡと接している。ｐ+コンタクト領域ＣＲは、ｐ型ベース領域ＢＡのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ｎ+ソース領域ＳＲは、ｐ型ベース領域ＢＡとｐｎ接合を構成しており、半導体基板ＳＢの第１面ＦＳに配置されている。
ｐ型セルコラム領域ＣＬは、ｐ型ベース領域ＢＡの第２面ＳＳ側の端部においてｐ型ベース領域ＢＡに接続されている。ｐ型セルコラム領域ＣＬは、ｐ型ベース領域ＢＡの第２面ＳＳ側の端部から第２面ＳＳに向かって延びている。これによりｐ型セルコラム領域ＣＬは、ｐ型ベース領域ＢＡの第２面ＳＳ側の端部から第２面ＳＳに突き出している。ｐ型セルコラム領域ＣＬは、ｎ型ドリフト領域ＤＲＩとｐｎ接合を構成している。ｐ型セルコラム領域ＣＬは、ｐ型ベース領域ＢＡのｐ型不純物濃度と同じ程度のｐ型不純物濃度を有している。ｐ型セルコラム領域ＣＬは、セルトレンチゲートＧＥよりも第２面ＳＳに近い位置まで延びている。複数のｐ型セルコラム領域ＣＬがｎ型ドリフト領域ＤＲＩに突き出すことにより、ｐ型領域とｎ型領域との周期的な繰り返し構造が構成され、ＳＪ構造が構成されている。
半導体基板ＳＢは、第１面ＦＳにセルトレンチＴＲ１を有している。セルトレンチＴＲ１は、第１面ＦＳからｎ+ソース領域ＳＲおよびｐ型ベース領域ＢＡの各々を貫通してｎ型ドリフト領域ＤＲＩに達している。セルトレンチＴＲ１の壁面に沿ってゲート絶縁層ＧＩが配置されている。ゲート絶縁層ＧＩは、たとえばシリコン酸化膜よりなっているが、これに限定されるものではない。
セルトレンチゲートＧＥは、セルトレンチＴＲ１を埋め込んでいる。セルトレンチゲートＧＥは、たとえば不純物が導入された多結晶シリコン（ドープドポリシリコン）よりなっている。セルトレンチゲートＧＥは、ゲート絶縁層ＧＩを介在してｐ型ベース領域ＢＡと対向している。複数（たとえば２つ）のセルトレンチゲートＧＥは、互いに隣り合うｐ型セルコラム領域ＣＬの間に配置されている。
半導体基板ＳＢの第１面ＦＳ上には、層間絶縁層ＩＩが配置されている。層間絶縁層ＩＩは、たとえばシリコン酸化膜よりなっている。層間絶縁層ＩＩは、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として形成されるＢＰＳＧ（Boro-Phospho Silicate Glass）膜を有している。
層間絶縁層ＩＩには、コンタクトホールＣＨ１が設けられている。コンタクトホールＣＨ１は、層間絶縁層ＩＩを貫通して半導体基板ＳＢに達している。コンタクトホールＣＨ１は、半導体基板ＳＢの第１面ＦＳよりも第２面ＳＳ側に位置する底部を有する。コンタクトホールＣＨ１の底部にｐ+コンタクト領域ＣＲが配置されている。
コンタクトホールＣＨ１には、導電層ＢＣ１が埋め込まれている。導電層ＢＣ１は、ｎ+ソース領域ＳＲおよびｐ+コンタクト領域ＣＲの各々と接続されている。導電層ＢＣ１は、バリアメタル層と、埋め込み導電層とを含む。バリアメタル層は、コンタクトホールＣＨ１、ＣＨ２の各々の壁面に沿い、たとえばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜よりなっている。埋め込み導電層は、コンタクトホールＣＨ１、ＣＨ２の各々の内部を埋め込む。埋め込み導電層は、たとえばタングステン（Ｗ）よりなっている。
層間絶縁層ＩＩ上にはソース電極ＳＥが配置されている。ソース電極ＳＥは、導電層ＢＣ１を介在してｎ+ソース領域ＳＲおよびｐ+コンタクト領域ＣＲの各々と電気的に接続されている。
半導体基板ＳＢの第２面ＳＳには、ドレイン電極ＤＥが配置されている。ドレイン電極ＤＥは、ｎ+ドレイン領域ＤＲと接することによりｎ+ドレイン領域ＤＲと電気的に接続されている。
図３（Ｂ）に示されるように、外側部ＰＥＲに位置する外周トレンチＴＲ２は、半導体基板ＳＢの第１面ＦＳからｐ型ベース領域ＢＡを貫通してｎ型ドリフト領域ＤＲＩに達している。外周トレンチＴＲ２の壁面に沿ってゲート絶縁層ＧＩが配置されている。ゲート絶縁層ＧＩは、たとえばシリコン酸化膜よりなっているが、これに限定されるものではない。
外周トレンチゲートＧＥＴは、外周トレンチＴＲ２を埋め込んでいる。外周トレンチゲートＧＥＴは、たとえばドープドポリシリコンよりなっている。
外側部ＰＥＲにおいて、外周コラム領域ＰＣ１、ＰＣ２の各々は、ｐ型ベース領域ＢＡの第２面ＳＳ側の端部においてｐ型ベース領域ＢＡに接続されている。外周コラム領域ＰＣ１、ＰＣ２の各々は、ｐ型ベース領域ＢＡの第２面ＳＳ側の端部から第２面ＳＳに向かって延びている。これにより外周コラム領域ＰＣ１、ＰＣ２の各々は、ｐ型ベース領域ＢＡの第２面ＳＳ側の端部から第２面ＳＳに突き出している。外周コラム領域ＰＣ１、ＰＣ２の各々は、ｎ型ドリフト領域ＤＲＩとｐｎ接合を構成している。外周コラム領域ＰＣ１、ＰＣ２の各々は、ｐ型ベース領域ＢＡのｐ型不純物濃度と同程度のｐ型不純物濃度を有している。
なお図示していないが外周コラム領域ＰＣ３、ＰＣ４の各々も、外周コラム領域ＰＣ１、ＰＣ２と同様の構成を有している。
外周トレンチゲートＧＥＴは、互いに隣り合う外周コラム領域ＰＣ１、ＰＣ２の間に配置されている。外周コラム領域ＰＣ１、ＰＣ２の各々は、外周トレンチゲートＧＥＴが埋め込まれる外周トレンチＴＲ２よりも第２面ＳＳに近い位置まで延びている。つまり外周コラム領域ＰＣ１、ＰＣ２の各々の第２面ＳＳ側の端部は、外周トレンチＴＲ２の第２面ＳＳ側の端部よりも第２面ＳＳの近くに位置している。
半導体基板ＳＢの第１面ＦＳ上の層間絶縁層ＩＩには、コンタクトホールＣＨ２が設けられている。コンタクトホールＣＨ２は、層間絶縁層ＩＩを貫通して半導体基板ＳＢに達している。コンタクトホールＣＨ２は、半導体基板ＳＢの第１面ＦＳよりも第２面ＳＳ側に位置する底部を有する。コンタクトホールＣＨ１は、外周トレンチゲートＧＥＴに達している。
コンタクトホールＣＨ２には、導電層ＢＣ２が埋め込まれている。導電層ＢＣ２は、外周トレンチゲートＧＥＴと接続されている。導電層ＢＣ２は、導電層ＢＣ１と同様の構成を有している。
層間絶縁層ＩＩ上にはゲート電極配線ＧＥＬが配置されている。ゲート電極配線ＧＥＬは、導電層ＢＣ２を介在して外周トレンチゲートＧＥＴと電気的に接続されている。
図３（Ｃ）に示されるように、外側部ＰＥＲにおいて、外周コラム領域ＰＣ１は複数のセルトレンチゲートＧＥを跨いで延びている。外周コラム領域ＰＣ１は、セルトレンチゲートＧＥが埋め込まれるセルトレンチＴＲ１よりも第２面ＳＳに近い位置まで延びている。つまり外周コラム領域ＰＣ１の第２面ＳＳ側の端部は、セルトレンチＴＲ１の第２面ＳＳ側の端部よりも第２面ＳＳの近くに位置している。このため外周コラム領域ＰＣ１は、セルトレンチＴＲ１の底面に接している。
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について図３（Ａ）、（Ｂ）～図８（Ａ）、（Ｂ）を用いて説明する。
図４（Ａ）、（Ｂ）に示されるように、まず半導体基板ＳＢが準備される、半導体基板ＳＢの第１面ＦＳに、複数のセルトレンチＴＲ１および複数の外周トレンチＴＲ２が形成される。複数のセルトレンチＴＲ１は平面視において互いに並走するように形成される。外周トレンチＴＲ２は、複数のセルトレンチＴＲ１の各々の平面視における端部に接続されるように形成される。
セルトレンチＴＲ１および外周トレンチＴＲ２の各々の壁面にゲート絶縁層ＧＩが形成される。セルトレンチＴＲ１内にセルトレンチゲートＧＥが形成され、外周トレンチＴＲ２内に外周トレンチゲートＧＥＴが形成される。複数のセルトレンチゲートＧＥは平面視において互いに隣り合う第１セルトレンチゲートＧＥおよび第２セルトレンチゲートＧＥを有するように形成される。外周トレンチゲートＧＥＴは、複数のセルトレンチゲートＧＥの各々の平面視における端部に接続されるように形成される。
この後、半導体基板ＳＢの第１面ＦＳに、ｐ型ベース領域ＢＡが形成される。ｐ型ベース領域ＢＡは、セルトレンチＴＲ１および外周トレンチＴＲ２の各々よりも浅く形成される。
図５（Ａ）、（Ｂ）に示されるように、セル部ＣＥＬにおいて半導体基板ＳＢの第１面ＦＳに、たとえばヒ素などのｎ型不純物がイオン注入などされる。これによりセル部ＣＥＬにおいて半導体基板ＳＢの第１面ＦＳに、ｎ+ソース領域ＳＲが形成される。
図６（Ａ）、（Ｂ）に示されるように、半導体基板ＳＢの第１面ＦＳ上に、シリコン酸化膜ＩＬ１、シリコン窒化膜ＩＬ２、シリコン酸化膜ＩＬ３およびシリコン酸化膜ＩＬ４が、この順で積層される。シリコン酸化膜ＩＬ４上に、フォトレジストＰＲ１が塗布される。この後、フォトレジストＰＲ１が写真製版技術（露光、現像など）によりパターニングされる。
パターニングされたフォトレジストＰＲ１をマスクとして、シリコン酸化膜ＩＬ４、ＩＬ３にプラズマエッチングが施される。これによりシリコン酸化膜ＩＬ４、ＩＬ３が選択的にエッチング除去されて、シリコン窒化膜ＩＬ２の一部が露出する。
この状態で、半導体基板ＳＢの第１面ＦＳ側からボロンなどのｐ型不純物がイオン注入される。これによりセル部ＣＥＬには複数のセルコラム領域ＣＬが形成され、外側部ＰＥＲには複数の外周コラム領域ＰＣ１～ＰＣ４が形成される。平面視において、互いに隣り合うセルコラム領域ＣＬが、たとえば２つのセルトレンチゲートＧＥを挟み込むように半導体装置ＳＢ内に形成される。また外周トレンチゲートＧＥＴのセル部ＣＥＬ側に外周コラム領域ＰＣ１が形成される。互いに隣り合う外周コラム領域ＰＣ１、ＰＣ２が、外周トレンチゲートＧＥＴを挟み込むように形成される。また外周コラム領域ＰＣ１は、複数のセルトレンチゲートＧＥを跨いで延びるように形成される。
この後、フォトレジストＰＲ１が剥離除去される。またシリコン酸化膜ＩＬ４、ＩＬ３がエッチングにより除去される。またシリコン窒化膜ＩＬ２がウエットエッチングにより除去される。
この後、シリコン酸化膜ＩＬ１上に、たとえばＴＥＯＳを原料として形成されるＢＰＳＧ膜などが形成される。
図７（Ａ）、（Ｂ）に示されるように、シリコン酸化膜ＩＬ１、ＢＰＳＧ膜などから、半導体基板ＳＢの第１面ＦＳ上に層間絶縁層ＩＩが形成される。
図８（Ａ）、（Ｂ）に示されるように、写真製版技術およびエッチング技術により、層間絶縁層ＩＩにコンタクトホールＣＨ１、ＣＨ２が形成される。コンタクトホールＣＨ１は、層間絶縁層ＩＩを貫通するだけでなく、ｎ+ソース領域ＳＲも貫通してｐ型ベース領域ＢＡに達するように形成される。コンタクトホールＣＨ２は、層間絶縁層ＩＩを貫通して外周トレンチゲートＧＥＴに達するように形成される。
この後、コンタクトホールＣＨ１を通じて半導体基板ＳＢ内にフッ化ボロンがイオン注入される。これによりコンタクトホールＣＨ１の真下にｐ+コンタクト領域ＣＲが形成される。
図３（Ａ）、（Ｂ）に示されるように、コンタクトホールＣＨ１、ＣＨ２のそれぞれに導電層ＢＣ１、ＢＣ２が形成される。導電層ＢＣ１、ＢＣ２の各々は、バリアメタル層と、埋め込み導電層とを含む。バリアメタル層は、コンタクトホールＣＨ１、ＣＨ２の各々の壁面に沿い、たとえばチタンと窒化チタンとの積層膜よりなっている。埋め込み導電層は、コンタクトホールＣＨ１、ＣＨ２の各々の内部を埋め込む。埋め込み導電層は、たとえばタングステンよりなっている。
層間絶縁層ＩＩの上に、たとえばアルミニウムまたはアルミニウム・銅よりなる導電層が形成される。この導電層が写真製版技術およびエッチング技術によりパターニングされる。これにより導電層から、ソース電極ＳＥと、ゲート電極配線ＧＥＬとが形成される。ソース電極ＳＥは、導電層ＢＣ１を介在してｎ+ソース領域ＳＲおよびｐ+コンタクト領域ＣＲの各々と電気的に接続される。ゲート電極配線ＧＥＬは、導電層ＢＣ２を介在して外周トレンチゲートＧＥＴと電気的に接続される。
以上のようにして図３に示す本実施形態の半導体装置が製造される。
＜効果＞
次に、本実施形態の効果について、図９および図１０に示す比較例１と、図１１および図１２に示す比較例２と対比して説明する。
図９に示す比較例１は、特許文献１の図２３に示された構成である。図９に示す比較例１では、隣り合うセルコラム領域ＣＬに挟まれる２つのセルトレンチゲートＧＥの各々の端部が終端部トレンチゲートＧＥＴにより接続されている。
比較例１の構成では、終端部トレンチゲートＧＥＴのセル部側にセルコラム領域ＣＬが配置されていない。また２つのセルトレンチゲートＧＥの中央位置とセルコラム領域ＣＬとの間の距離Ｌは比較的大きい。このためセルコラム領域ＣＬの線幅の出来栄えがばらつくと、図１０に示されるように、外周トレンチゲートＧＥＴのセル部側付近において空乏層ＤＬが延びにくくなるため、電界集中が起きやすく耐圧が低下しやすい。
図１１に示す比較例２は、特許文献１の図９、図１８に示された構成である。図１１に示す比較例２では、セルコラム領域ＣＬと外周トレンチゲートＧＥＴとの間に複数のドットコラム領域ＰＣＬが配置されている。また外周トレンチゲートＧＥＴの外周側にも複数のドットコラム領域ＰＣＬが配置されている。
比較例２の構成では、外周トレンチゲートＧＥＴのセル部側にはドットコラム領域ＰＣＬが散点状に配置されている。このためドットコラム領域ＰＣＬの平面寸法がばらつくと、図１２に示されるようにドットコラム領域ＰＣＬから離れた外周トレンチゲートＧＥＴの付近において空乏層ＤＬが延びにくくなるため、電界集中が起きやすく耐圧が低下しやすい。
上記のように比較例１、２のいずれにおいても、外周トレンチゲートＧＥＴの付近（特に外周トレンチゲートＧＥＴのセル部側付近）において空乏層ＤＬが延びにくく耐圧が低下しやすい。
これに対して本実施形態においては、図２に示されるように、外周コラム領域ＰＣ１は、外周トレンチゲートＧＥＴに対してセル部ＣＥＬ側に配置され、かつ平面視において複数のセルトレンチゲートＧＥを跨いで延びている。これにより外周コラム領域ＰＣ１が外周トレンチゲートＧＥＴに沿って延びている。このため、仮に外周コラム領域ＰＣ１の線幅がばらついたとしても、図１３に示されるように、外周トレンチゲートＧＥＴのセル部ＣＥＬ側付近において空乏層ＤＬが延びやすくなり、耐圧が向上する。
また本実施形態によれば図２に示されるように、外周コラム領域ＰＣ１は、平面視においてセル部ＣＥＬの幅方向の全体に亘って延びている。これによりセル部ＣＥＬの幅方向全体に亘って外周トレンチゲートＧＥＴのセル部ＣＥＬ側付近に空乏層ＤＬが延びやすくなり、耐圧がさらに向上する。
また本実施形態によれば図２に示されるように、外周コラム領域ＰＣ１は、平面視においてセル部ＣＥＬの外周を取り囲んでいる。これによりセル部ＣＥＬの外周全体に亘って外周トレンチゲートＧＥＴのセル部ＣＥＬ側付近に空乏層ＤＬが延びやすくなり、耐圧がさらに向上する。
また本実施形態によれば図３に示されるように、外周コラム領域ＰＣ２は、平面視において、外周コラム領域ＰＣ１との間で外周トレンチゲートＧＥＴを挟み、かつセル部ＣＥＬの幅方向の全体に亘って延びている。これにより図１３に示されるように、外周トレンチゲートＧＥＴの外側部ＰＥＲ側付近に空乏層ＤＬが延びやすくなり、耐圧がさらに向上する。
（実施形態２）
＜チップ状態における半導体装置の構成＞
次に、実施形態２に係る半導体装置の構成としてチップ状態の構成について図１４～図１６を用いて説明する。
図１４および図１５に示されるように、実施形態２に係る半導体装置ＳＣは、図１に示す実施形態１に係る半導体装置の構成と比較して、外周コラム領域ＰＣ１の配置位置において異なっている。
本実施形態においては外周コラム領域ＰＣ１は外周トレンチゲートＧＥＴの真下に配置されている。外周コラム領域ＰＣ１は、外周トレンチゲートＧＥＴの長さ方向の全体において外周トレンチゲートＧＥＴの真下に配置されている。
本実施形態においては、外周トレンチゲートＧＥＴおよび外周コラム領域ＰＣ１の各々に対してセル部ＣＥＬ側に他の外周コラム領域が配置されていない。しかし実施形態１のように、本実施形態においても外周トレンチゲートＧＥＴおよび外周コラム領域ＰＣ１の各々に対してセル部ＣＥＬ側に外周コラム領域が追加されてもよい。
図１６（Ｂ）に示されるように、外周コラム領域ＰＣ１の幅Ｗ１は、外周トレンチＴＲ２の幅Ｗ２よりも大きい。このため外周コラム領域ＰＣ１は、外周トレンチＴＲ２の底面の幅方向全体に接している。また外周コラム領域ＰＣ１は、外周トレンチＴＲ２のセル部ＣＥＬ側の側面と外側部ＰＥＲ側の側面との双方に接している。
図１６（Ｃ）に示されるように、外周コラム領域ＰＣ１は、外周トレンチＴＲ２の底面の長さ方向全体に接している。
なお上記以外の本実施形態の構成は、実施形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について図１７（Ａ）、（Ｂ）～図１９（Ａ）、（Ｂ）を用いて説明する。
本実施形態に係る半導体装置の製造方法は、まずは図４および図５に示す実施形態１の製造工程と同様の製造工程を経る。この後、図１７に示されるように、半導体基板ＳＢの第１面ＦＳ上に、シリコン酸化膜ＩＬ１、シリコン窒化膜ＩＬ２、シリコン酸化膜ＩＬ３およびシリコン酸化膜ＩＬ４が、この順で積層される。シリコン酸化膜ＩＬ４上に、フォトレジストＰＲ２が塗布される。この後、フォトレジストＰＲ２が写真製版技術（露光、現像など）によりパターニングされる。
パターニングされたフォトレジストＰＲ２をマスクとして、シリコン酸化膜ＩＬ４、ＩＬ３にプラズマエッチングが施される。これによりシリコン酸化膜ＩＬ４、ＩＬ３が選択的にエッチング除去されて、シリコン窒化膜ＩＬ２の一部が露出する。
この状態で、半導体基板ＳＢの第１面ＦＳ側からボロンなどのｐ型不純物がイオン注入される。これによりセル部ＣＥＬにはセルコラム領域ＣＬが形成され、外側部ＰＥＲには外周コラム領域ＰＣ１～ＰＣ３が形成される。
外周コラム領域ＰＣ１は、外周トレンチＴＲ２の真下に位置するように形成される。具体的には外周コラム領域ＰＣ１は、外周トレンチＴＲ２の底面の全体に接するように、かつ外周トレンチＴＲ２のセル部ＣＥＬ側の側面および外側部ＰＥＲ側の側面の双方に接するように形成される。
この後、フォトレジストＰＲ２が剥離除去される。またシリコン酸化膜ＩＬ４、ＩＬ３がエッチングにより除去される。またシリコン窒化膜ＩＬ２がウエットエッチングにより除去される。
この後、シリコン酸化膜ＩＬ１上に、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としてＢＰＳＧ（Boro-Phospho Silicate Glass）膜などが形成される。
図１８（Ａ）、（Ｂ）に示されるように、シリコン酸化膜ＩＬ１、ＢＰＳＧ膜などから、半導体基板ＳＢの第１面ＦＳ上に層間絶縁層ＩＩが形成される。
図１９（Ａ）、（Ｂ）に示されるように、写真製版技術およびエッチング技術により、層間絶縁層ＩＩにコンタクトホールＣＨ１、ＣＨ２が形成される。コンタクトホールＣＨ１は、層間絶縁層ＩＩを貫通するだけでなく、ｎ+ソース領域ＳＲも貫通してｐ型ベース領域ＢＡに達するように形成される。コンタクトホールＣＨ２は、層間絶縁層ＩＩを貫通して外周トレンチゲートＧＥＴに達するように形成される。
この後、コンタクトホールＣＨ１を通じて半導体基板ＳＢ内にフッ化ボロンがイオン注入される。これによりコンタクトホールＣＨ１の真下にｐ+コンタクト領域ＣＲが形成される。
図１６（Ａ）、（Ｂ）に示されるように、コンタクトホールＣＨ１、ＣＨ２のそれぞれに導電層ＢＣ１、ＢＣ２が形成される。導電層ＢＣ１、ＢＣ２の各々は、バリアメタル層と、埋め込み導電層とを含む。バリアメタル層は、コンタクトホールＣＨ１、ＣＨ２の各々の壁面に沿い、たとえばＴｉとＴｉＮとの積層膜よりなっている。埋め込み導電層は、コンタクトホールＣＨ１、ＣＨ２の各々の内部を埋め込む。
層間絶縁層ＩＩの上に、たとえばアルミニウムまたはアルミニウム・銅よりなる導電層が形成される。この導電層が写真製版技術およびエッチング技術によりパターニングされる。これにより導電層から、ソース電極ＳＥと、ゲート電極配線ＧＥＬとが形成される。ソース電極ＳＥは、導電層ＢＣ１を介在してｎ+ソース領域ＳＲおよびｐ+コンタクト領域ＣＲの各々と電気的に接続される。ゲート電極配線ＧＥＬは、導電層ＢＣ２を介在して外周トレンチゲートＧＥＴと電気的に接続される。
以上のようにして図１６に示す本実施形態の半導体装置が製造される。
＜効果＞
次に、本実施形態の効果について説明する。
本実施形態によれば図１６（Ｂ）、（Ｃ）に示されるように、外周コラム領域ＰＣ１が外周トレンチＴＲ２の真下に配置されている。このため仮に外周コラム領域ＰＣ１の線幅がばらついたとしても、図２０に示されるように、外周トレンチゲートＧＥＴ付近に空乏層ＤＬが拡がりやすくなり、耐圧が向上する。
また本実施形態によれば図１６（Ｂ）、（Ｃ）に示されるように、外周コラム領域ＰＣ１は外周トレンチＴＲ２の底面全体に接している。これにより外周トレンチＴＲ２付近に空乏層ＤＬがさらに拡がりやすくなり、耐圧がさらに向上する。
また本実施形態によれば図１６（Ｂ）に示されるように、外周コラム領域ＰＣ１は、外周トレンチＴＲ２のセル部ＣＥＬ側の側面と、外側部ＰＥＲ側の側面との双方に接している。これにより外周トレンチＴＲ２付近に空乏層ＤＬがさらに拡がりやすくなり、耐圧がさらに向上する。
また本実施形態によれば図１４に示されるように、外周コラム領域ＰＣ１は、平面視においてセル部ＣＥＬの幅方向の全体に亘って延びている。これによりセル部ＣＥＬの幅方向全体に亘って外周トレンチゲートＧＥＴのセル部ＣＥＬ側付近が空乏化されやすくなり、耐圧がさらに向上する。
また本実施形態によれば図１４に示されるように、外周コラム領域ＰＣ１は、平面視においてセル部ＣＥＬの外周を取り囲んでいる。これによりセル部ＣＥＬの外周全体に亘って外周トレンチゲートＧＥＴのセル部ＣＥＬ側付近が空乏化されやすくなり、耐圧がさらに向上する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＡ ｐ型ベース領域、ＢＣ１，ＢＣ２ 導電層、ＣＥＬ セル部、ＣＨ１，ＣＨ２ コンタクトホール、ＣＬ セルコラム領域、ＣＲ コンタクト領域、ＤＥ ドレイン電極、ＤＬ 空乏層、ＤＲ ｎ+ドレイン領域、ＤＲＩ ｎ型ドリフト領域、ＦＳ 第１面、ＧＥ セルトレンチゲート、ＧＥＬ ゲート電極配線、ＧＥＴ 外周トレンチゲート、ＧＩ ゲート絶縁層、ＧＰ ゲート電極パッド、ＩＩ 層間絶縁層、ＩＬ１，ＩＬ３，ＩＬ４ シリコン酸化膜、ＩＬ２ シリコン窒化膜、ＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４ 外周コラム領域、ＰＣＬ ドットコラム領域、ＰＥＲ 外側部、ＰＲ１，ＰＲ２ フォトレジスト、ＳＢ 半導体基板、ＳＣ 半導体装置、ＳＥ ソース電極、ＳＳ 第２面、ＳＲ ソース領域、ＴＲ１ セルトレンチ、ＴＲ２ 外周トレンチ。

Claims (11)

  1. 主表面を有する半導体基板と、
    前記半導体基板に形成された絶縁ゲート型電界効果トランジスタを有するセル部と、
    前記主表面において前記セル部の外側に位置する外側部と、を備え、
    前記セル部は、
    前記半導体基板に配置され、平面視において互いに隣り合う第１セルコラム領域および第２セルコラム領域と、
    平面視において前記第１セルコラム領域および前記第２セルコラム領域の間に配置された第１セルトレンチゲートおよび第２セルトレンチゲートと、を有し、
    前記外側部は、
    平面視において前記第１セルトレンチゲートおよび前記第２セルトレンチゲートの各々の端部に接続された外周トレンチゲートと、
    前記外周トレンチゲートに対して前記セル部側に配置され、かつ平面視において前記第１セルトレンチゲートおよび前記第２セルトレンチゲートを跨いで延びる第１外周コラム領域と、を有する、半導体装置。
  2. 前記第１外周コラム領域は、平面視において前記セル部の幅方向の全体に亘って延びる、請求項１に記載の半導体装置。
  3. 前記第１外周コラム領域は、平面視において前記セル部の外周を取り囲んでいる、請求項２に記載の半導体装置。
  4. 前記外側部は、第２外周コラム領域をさらに有し、
    前記第２外周コラム領域は、平面視において、前記第１外周コラム領域との間で前記外周トレンチゲートを挟み、かつ前記セル部の幅方向の全体に亘って延びる、請求項１に記載の半導体装置。
  5. 主表面を有する半導体基板と、
    前記半導体基板に形成された絶縁ゲート型電界効果トランジスタを有するセル部と、
    前記主表面において前記セル部の外側に位置する外側部と、を備え、
    前記セル部は、
    前記半導体基板に配置され、平面視において互いに隣り合う第１セルコラム領域および第２セルコラム領域と、
    平面視において前記第１セルコラム領域および前記第２セルコラム領域の間に配置された第１セルトレンチゲートおよび第２セルトレンチゲートと、を有し、
    前記外側部は、
    平面視において前記第１セルトレンチゲートおよび前記第２セルトレンチゲートの各々の端部に接続された外周トレンチゲートと、
    前記外周トレンチゲートの真下に配置された外周コラム領域と、を有する、半導体装置。
  6. 前記半導体基板には、前記外周トレンチゲートを内部に有する外周トレンチが形成されており、
    前記外周コラム領域は、前記外周トレンチの底面全体に接している、請求項５に記載の半導体装置。
  7. 前記外周コラム領域は、前記外周トレンチの前記セル部側の側面および前記外側部側の側面との双方に接している、請求項６に記載の半導体装置。
  8. 前記外周コラム領域は、平面視において前記セル部の幅方向の全体に亘って延びる、請求項５から請求項７のいずれか１項に記載の半導体装置。
  9. 前記外周コラム領域は、平面視において前記セル部の外周を取り囲んでいる、請求項８に記載の半導体装置。
  10. 主表面を有する半導体基板に形成された絶縁ゲート型電界効果トランジスタを有するセル部と、前記主表面において前記セル部の外側に位置する外側部とを有する半導体装置の製造方法であって、
    平面視において互いに隣り合う第１セルトレンチゲートおよび第２セルトレンチゲートを前記セル部に形成し、かつ平面視において前記第１セルトレンチゲートおよび前記第２セルトレンチゲートの各々の端部に接続された外周トレンチゲートを前記外側部に形成する工程と、
    平面視において前記第１セルトレンチゲートおよび前記第２セルトレンチゲートを挟み込む第１セルコラム領域および第２セルコラム領域を前記セル部の前記半導体基板に形成し、かつ前記外周トレンチゲートに対して前記セル部側であって前記外側部の前記半導体基板に外周コラム領域を形成する工程と、を備え、
    前記外周コラム領域は、平面視において前記第１セルトレンチゲートおよび前記第２セルトレンチゲートを跨いで延びるように形成される、半導体装置の製造方法。
  11. 主表面を有する半導体基板に形成された絶縁ゲート型電界効果トランジスタを有するセル部と、前記主表面において前記セル部の外側に位置する外側部とを有する半導体装置の製造方法であって、
    平面視において互いに隣り合う第１セルトレンチゲートおよび第２セルトレンチゲートを前記セル部に形成し、かつ平面視において前記第１セルトレンチゲートおよび前記第２セルトレンチゲートの各々の端部に接続された外周トレンチゲートを前記外側部に形成する工程と、
    平面視において前記第１セルトレンチゲートおよび前記第２セルトレンチゲートを挟み込む第１セルコラム領域および第２セルコラム領域を前記セル部の前記半導体基板に形成し、かつ前記外周トレンチゲートの真下であって前記外側部の前記半導体基板に外周コラム領域を形成する工程と、を備えた、半導体装置の製造方法。
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