CN115966592A - 半导体器件及其制造方法 - Google Patents

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柳川洋
永久克己
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Abstract

本发明的实施例涉及半导体器件及其制造方法。提供了一种能够在单元部分的终端部分附近确保足够的击穿电压的半导体器件及其制造方法。单元部分包括彼此相邻的第一单元柱状区域和第二单元柱状区域，以及布置在第一单元柱状区域和第二单元柱状区域之间的第一单元沟槽栅极和第二单元沟槽栅极。外周部分包括连接到第一单元沟槽栅极和第二单元沟槽栅极中的每个单元沟槽栅极的端部的外周沟槽栅极和相对于外周沟槽栅极而被布置在单元部分侧上并且在平面图中跨第一单元沟槽栅极和第二单元沟槽栅极延伸的第一外周柱状区域。

Description

半导体器件及其制造方法
相关申请的交叉引用
包括说明书、附图和摘要在内的于2021年10月13日提交的日本专利申请号2021-168077的公开内容通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法。本发明适用于例如包括绝缘栅场效应晶体管的半导体器件及其制造方法。
背景技术
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开No.2021-82770
具有超结(superjunction)结构(以下简称SJ结构)的垂直绝缘栅场效应晶体管是一种用于控制高电压和大电流的功率半导体器件。希望该半导体器件的导通电阻低并且其击穿电压高。例如，专利文献1中公开了具有垂直绝缘栅场效应晶体管和SJ结构的半导体器件。
发明内容
专利文献1公开了一种具有SJ结构的垂直绝缘栅场效应晶体管，其中多个沟槽栅极被布置在彼此相邻的两个p型柱状区域之间。因为通过提供多个沟槽栅极增加了在导通时的电流路径，所以被预期导通电阻减小的效果。
但是，在专利文献1中所描述的结构中，由于在单元部分的终端部分附近存在局部不发生耗尽的地方，因此在单元部分的终端部分附近不能确保足够的击穿电压。
其他问题和新颖特征将从本文的说明书和从附图中变得显而易见。
根据实施例的半导体器件包括：单元部分，该单元部分包括绝缘栅场效应晶体管；以及位于单元部分的外部的外周部分。单元部分包括彼此相邻的第一单元柱状区域和第二单元柱状区域，以及布置在第一单元柱状区域和第二单元柱状区域之间的第一单元沟槽栅极和第二单元沟槽栅极。外周部分包括连接到第一单元沟槽栅极和第二单元沟槽栅极中的每个单元沟槽栅极的端部的外周沟槽栅极，以及相对于外周沟槽栅极而被布置在单元部分侧上并且在平面图中跨第一单元沟槽栅极和第二单元沟槽栅极延伸的第一外周柱状区域。
根据另一个实施例的半导体器件包括：单元部分，该单元部分包括绝缘栅场效应晶体管；以及位于单元部分的外部的外周部分。单元部分包括彼此相邻的第一单元柱状区域和第二单元柱状区域，以及布置在第一单元柱状区域和第二单元柱状区域之间的第一单元沟槽栅极和第二单元沟槽栅极。外周部分包括连接到第一单元沟槽栅极和第二单元沟槽栅极中的每个单元沟槽栅极的端部的外周沟槽栅极，以及布置在外部沟槽栅极正下方的外周柱状区域。
根据实施例的制造半导体器件的方法，在平面图中彼此相邻的第一单元沟槽栅极和第二单元沟槽栅极被形成在单元部分中，并且在平面图中与第一单元沟槽栅极和第二单元沟槽栅极的每个的端部连接的外周沟槽栅极被形成在外周部分上。在平面图将第一单元沟槽栅极和第二单元沟槽栅极夹在中间的第一单元柱状区域和第二单元柱状区域被形成在单元部分的半导体衬底上。外周柱状区域相对于外周沟槽栅极而被形成在单元部分侧上的外周部分的半导体衬底上。外周柱状区域被形成为在平面图中跨第一单元沟槽栅极和第二单元沟槽栅极延伸。
根据另一个实施例的制造半导体器件的方法，在平面图中彼此相邻的第一单元沟槽栅极和第二单元沟槽栅极被形成在单元部分中，并且在平面图中与第一单元沟槽栅极和第二单元沟槽栅极中的每个单元沟槽栅极的端部连接的外周沟槽栅极被形成在外周部分上。在平面图中将第一单元沟槽栅极和第二单元沟槽栅极夹在中间的第一单元柱状区域和第二单元柱状区域被形成在单元部分的半导体衬底上，并且在外周柱状区域被形成在外周部分的外周沟槽栅极正下方的半导体衬底上。
根据上述实施例，能够实现能够在单元部的终端附近确保充分的耐受电压(withstand voltage)的半导体器件及其制造方法。
附图说明
图1是图示了根据第一实施例的半导体器件的芯片状态的配置的平面图。
图2是图1的区域II的放大平面图。
图3A是沿着图2的IIIA-IIIA线截取的截面图。
图3B是沿着图2的IIIB-IIIB线截取的截面图。
图3C是沿着图2的IIIC-IIIC线截取的截面图。
图4A是图示了根据第一实施例的制造半导体器件的方法的第一步骤的截面图。
图4B是图示了根据第一实施例的制造半导体器件的方法的该第一步骤的截面图。
图5A是图示了根据第一实施例的制造半导体器件的方法的第二步骤的截面图。
图5B是图示了根据第一实施例的制造半导体器件的方法的该第二步骤的截面图。
图6A是图示了根据第一实施例的制造半导体器件的方法的第三步骤的截面图。
图6B是图示了根据第一实施例的制造半导体器件的方法的该第三步骤的截面图。
图7A是图示了根据第一实施例的制造半导体器件的方法的第四步骤的截面图。
图7B是图示了根据第一实施例的制造半导体器件的方法的该第四步骤的截面图。
图8A是图示了根据第一实施例的制造半导体器件的方法的第五步骤的截面图。
图8B是图示了根据第一实施例的制造半导体器件的方法的该第五步骤的截面图。
图9是图示了根据第一比较示例的半导体器件的配置的平面图。
图10是沿着图9的X-X线的截面图。
图11是图示了第二比较示例的半导体器件的配置的平面图。
图12是沿着图11的XII-XII线的截面图。
图13是图示了耗尽层在沿着图2的IIIB-IIIB线的截面延伸的状态的图。
图14是图示了根据第二实施例的半导体器件的芯片状态的配置的平面图。
图15是图14的区域XV的放大平面图。
图16A是沿着图15的XVIA-XVIA线截取的截面图。
图16B是沿着图15的XVIB-XVIB线截取的截面图。
图16C是沿着图15的XVIC-XVIC线截取的截面图。
图17A是图示了根据第二实施例的制造半导体器件的方法的第一步骤的截面图。
图17B是图示了根据第二实施例的制造半导体器件的方法的该第一步骤的截面图。
图18A是图示了根据第二实施例的制造半导体器件的方法的第二步骤的截面图。
图18B是图示了根据第二实施例的制造半导体器件的方法的该第二步骤的截面图。
图19A是图示了根据第二实施例的制造半导体器件的方法的第三步骤的截面图。
图19B是图示了根据第二实施例的制造半导体器件的方法的该第三步骤的截面图。
图20是图示了耗尽层在沿着图15的XVIB-XVIB线的截面延伸的状态的图。
具体实施例
在下文中，将参考附图详细描述本公开的实施例。在说明书和附图中，相同或对应的组件用相同的附图标记来标示，并且不再重复对其的重复描述。在附图中，为了便于描述，可以省略或简化配置或制造方法。此外，每个实施例的至少一部分可以可选地彼此组合。
以下所述的实施例的半导体器件不限于半导体芯片，也可以是被划分为半导体芯片前的半导体晶片，并且也可以是用树脂密封的半导体封装件。本说明书中的“在平面图中”意指从与半导体衬底的主表面(第一表面FS)垂直的方向观察的视角。
(实施例1)
<在芯片状态下的半导体器件的配置>
首先，将参考图1描述作为根据第一实施例的半导体器件的配置的芯片状态的配置。
如图1中所图示，根据第一实施例的半导体器件SC是功率半导体器件。半导体器件SC包括具有SJ结构的垂直绝缘栅场效应晶体管。绝缘栅场效应晶体管例如是MOS(金属氧化物半导体)晶体管。但是，绝缘栅场效应晶体管的栅极绝缘膜不限于氧化硅膜，也可以是其他绝缘膜。为此，绝缘栅场效应晶体管可以是MIS(金属绝缘体半导体)晶体管。
半导体器件SC在平面图中包括单元部分CEL和外周部分PER。单元部分CEL包括绝缘栅场效应晶体管。绝缘栅场效应晶体管包括多个单元沟槽栅极GE和多个单元柱状区域CL。
多个单元柱状区域CL以在平面图中沿彼此相同的方向延伸的方式平行地延伸。多个单元沟槽栅极GE以平面图中沿彼此相同的方向延伸的方式平行地延伸。在平面图中，多个单元沟槽栅极GE中的每个单元沟槽栅极延伸的方向与多个单元柱状区域CL中的每个单元柱状区域延伸的方向相同。
多个单元柱状区域CL包括在平面图中彼此相邻的第一单元柱状区域CL和第二单元柱状区域CL。多个单元沟槽栅极GE包括布置在彼此相邻的第一单元柱状区域CL和第二单元柱状区域CL之间的第一单元沟槽栅极GE和第二单元沟槽栅极GE。三个或更多单元沟槽栅极GE可以被布置在彼此相邻的第一单元柱状区域CL和第二单元柱状区域CL之间。
半导体器件SC包括源电极SE。源电极SE电耦合到绝缘栅场效应晶体管的源极区域。源电极SE被布置成以便在平面图中与单元部分CEL重叠。在图1中，将单元部分CEL形成在由标有附图标记CEL的虚线所包围的区域中。
外周部分PER在平面图中位于单元部分CEL的外部。外周部分PER在平面图中包围单元部分CEL的外周。外周部分PER具有多个外周柱状区域PC1、PC2、PC3和PC4，以及外周沟槽栅极GET。附带地，图1中的外周部分PER是由具有附图标记PER的虚线和具有附图标记CEL的虚线所包围的区域。
多个外周柱状区域PC1、PC2、PC3和PC4被布置成以便在平面图中包围单元部分CEL的整个外周。多个外周柱状区域PC1、PC2、PC3、PC4从内周侧向外周侧依次布置。换句话说，多个外周柱状区域PC1、PC2、PC3、PC4中的外周柱状区域PC1位于最内周侧，并且外周柱状区域PC4位于最外周侧。
外周沟槽栅极GET连接到多个单元沟槽栅极GE中的每个单元沟槽栅极的平面图中的端部。栅电极布线GEL经由导电层BC2电耦合到外周沟槽栅极GET。导电层BC2被嵌入在层间绝缘层(未图示)中形成的接触孔CH2中。
栅电极布线GEL在平面图中具有环形形状，并且被布置成以便包围源电极SE的外周。栅电极布线GEL包括用于与外部连接的栅电极焊盘GP。栅电极布线GEL被布置在由图1中的两个单点划线包围的区域中。
外周柱状区域PC1(第一外周柱状区域)在平面图中在外周沟槽栅极GET的整个延伸方向(在平面图中的外周沟槽栅极GET的纵向方向)上连续地延伸而不中断。在平面图中，外周柱状区域PC1在单元部分CEL的整个宽度上延伸。上述的单元部分CEL的宽度方向是多个单元沟槽栅极GE对齐的方向，并且也是外周沟槽栅极GET延伸的方向。
外周柱状区域PC2(第二外周柱状区域)在平面图中将外周沟槽栅极GET夹在其自身与外周柱状区域PC1之间。外周柱状区域PC2在平面图中在外周沟槽栅极GET的整个延伸方向上连续地延伸而不中断。在平面图中，外周柱状区域PC2在单元部分CEL的整个宽度上延伸。因此，在平面图中，外周沟槽栅极GET在整个长度上被夹在外周柱状区域PC1和外周柱状区域PC2之间。
如图2中所图示，在平面图中，外周柱状区域PC1相对于外周沟槽栅极GET而被布置在单元部分CEL的一侧上。在平面图中，外周柱状区域PC1跨过多个单元沟槽栅极GE延伸。也就是说，在平面图中，外周柱状区域PC1与多个单元沟槽栅极GE中的每个单元沟槽栅极相交。
如图3A中所图示，半导体衬底SB具有第一表面FS(主表面)和第二表面SS。第一表面FS和第二表面SS彼此面对。半导体衬底SB例如由单晶硅形成。
将绝缘栅场效应晶体管形成在单元部分CEL中的半导体衬底SB中。绝缘栅场效应晶体管是用于使电流在半导体衬底SB的第一表面FS和第二表面SS之间通过的垂直晶体管。
绝缘栅场效应晶体管包括n+型漏极区域DR、n型漂移区域DRI、p型基极区域BA、p+型接触区域CR、n+型源极区域SR、p型单元柱状区域CL和单元沟槽栅极GE。
n+型漏极区域DR被布置在半导体衬底SB的第二表面SS上。n型漂移区域DRI相对于n+型漏极区域DR而被布置在第一表面FS侧上，以便与n+型漏极区域DR接触。n型漂移区域DRI具有比n+型漏极区域DR的n型杂质浓度更低的n型杂质浓度。
p型基极区域BA相对于n型漂移区域DRI而被布置在第一表面FS侧上，以便与n型漂移区域DRI形成pn结。p+型接触区域CR与p型基极区域BA接触。p+型接触区域CR具有比p型基极区域BA的p型杂质浓度更高的p型杂质浓度。n+型源极区域SR与p型基极区域BA形成pn结，并且被布置在半导体衬底SB的第一表面FS上。
p型单元柱状区域CL在p型基极区域BA的第二表面SS侧的端部处与p型基极区域BA连接。p型单元柱状区域CL从p型基极区域BA的第二表面SS侧的端部朝向第二表面SS延伸。因此，p型单元柱状区域CL从p型基极区域BA的第二表面SS侧的端部向第二表面SS突出。p型单元柱状区域CL与n型漂移区域DRI形成pn结。p型单元柱状区域CL具有与p型基极区域BA的p型杂质浓度相似的p型杂质浓度。p型单元柱状区域CL延伸到比单元沟槽栅极GE更靠近第二表面SS的位置。随着多个p型单元柱状区域CL突出到n型漂移区域DRI中，形成p型区域和n型区域的周期性重复结构，从而形成SJ结构。
半导体衬底SB包括在第一表面FS中的单元沟槽TR1。单元沟槽TR1从第一表面FS穿透n+型源极区域SR和p型基极区域BA中的每个区域并且到达n型漂移区域DRI。栅极绝缘层GI沿着单元沟槽TR1的壁表面而被布置。栅极绝缘层GI例如由氧化硅膜形成，但不限于氧化硅膜。
单元沟槽栅极GE被嵌入在单元沟槽TR1中。单元沟槽栅极GE例如由其中引入了杂质的多晶硅(掺杂的多晶硅)形成。单元沟槽栅极GE经由栅极绝缘层GI而与p型基极区域BA相对。多个(例如，两个)单元沟槽栅极GE被布置在彼此相邻的p型单元柱状区域CL之间。
在半导体衬底SB的第一表面FS上，布置有层间绝缘层II。层间绝缘层II例如由氧化硅膜形成。层间绝缘层II包括使用TEOS(原硅酸四乙酯(tetra ethyl ortho silicate))作为原材料而形成的BPSG(硼磷硅玻璃(boro-phospho silicate glass))膜。
接触孔CH1被形成在层间绝缘层II中。接触孔CH1到达半导体衬底SB，穿透层间绝缘层II。接触孔CH1具有位于第二表面SS侧而不是半导体衬底SB的第一表面FS侧上的底部部分。p+型接触区域CR位于接触孔CH1的底部处。
导电层BC1被嵌入在接触孔CH1中。导电层BC1连接到n+型源极区域SR和p+型接触区域CR中的每个区域。导电层BC1包括阻挡金属层和埋置导电层。阻挡金属层沿着接触孔CH1和CH2的每个壁延伸，并且由例如钛(Ti)和氮化钛(TiN)的叠层膜形成。埋置导电层被嵌入在每个接触孔CH1和CH2的内部。例如，埋置导电层由钨(W)形成。
源电极SE被布置在层间绝缘层II上。源电极SE经由导电层BC1而电耦合到n+型源极区域SR和p+型接触区域CR中的每个区域。
漏电极DE被布置在半导体衬底SB的第二表面SS上。漏电极DE与n+型漏极区域DR接触而电耦合到n+型漏极区域DR。
如图3B中所图示，位于外周部分PER的外周沟槽TR2到达n型漂移区域DRI，从半导体衬底SB的第一表面FS穿透p型基极区域BA。栅极绝缘层GI沿着外周沟槽TR2的壁表面而被布置。栅极绝缘层GI例如由氧化硅膜形成，但不限于氧化硅膜。
外周沟槽栅极GET被嵌入在外周沟槽TR2中。外周沟槽栅极GET例如由掺杂的多晶硅形成。
在外周部分PER中，外周柱状区域PC1和PC2中的每个在p型基极区域BA的第二表面SS侧的端部处连接到p型基极区域BA。外周柱状区域PC1和PC2中的每个外周柱状区域从p型基极区域BA的第二表面SS侧的端部朝向第二表面SS延伸。因此，外周柱状区域PC1和PC2中的每个外周柱状区域从p型基极区域BA的第二表面SS侧的端部向第二表面SS突出。外周柱状区域PC1和PC2中的每个外周柱状区域与n型漂移区域DRI形成pn结。外周柱状区域PC1和PC2中的每个外周柱状区域具有与p型基极区域BA的p型杂质浓度相似的p型杂质浓度。
尽管未被图示出，但是外周柱状区域PC3和PC4中的每个外周柱状区域具有与外周柱状区域PC1和PC2的配置相同的配置。
外周沟槽栅极GET被布置在彼此相邻的外周柱状区域PC1和PC2之间。外周柱状区域PC1和PC2中的每个外周柱状区域延伸到比其中嵌入有外周沟槽栅极GET的外周沟槽TR2更靠近第二表面SS的位置。也就是说，外周柱状区域PC1、PC2的每个的第二表面SS侧上的端部比外周沟槽TR2的第二表面SS侧上的端部更靠近第二表面SS。
接触孔CH2形成在半导体衬底SB的第一表面FS上的层间绝缘层II中。接触孔CH2到达半导体衬底SB，穿透层间绝缘层II。接触孔CH2具有位于第二表面SS侧上而不是半导体衬底SB的第一表面FS侧上的底部。接触孔CH1到达外周沟槽栅极GET。
导电层BC2被嵌入在接触孔CH2中。导电层BC2连接到外部沟槽栅极GET。导电层BC2具有与导电层BC1相同的配置。
栅电极布线GEL被布置在层间绝缘层II上。栅电极布线GEL经由导电层BC2电耦合到外周沟槽栅极GET。
如图3C中所图示，在外周部分PER中，外周柱状区域PC1跨多个单元沟槽栅极GE延伸。外周柱状区域PC1被延伸到比其中嵌入有单元沟槽栅极GE的单元沟槽TR1更靠近第二表面SS的位置。也就是说，外周柱状区域PC1的第二表面SS侧上的端部比单元沟槽TR1的第二表面SS侧上的端部更靠近第二表面SS。因此，外周柱状区域PC1与单元沟槽TR1的底部表面接触。
<制造半导体器件的方法>
接下来，将参考图4A和图4B到图8A和图8B描述根据本实施例的半导体器件的制造方法。
如图4A和图4B中所图示，首先，准备半导体衬底SB。在半导体衬底SB的第一表面FS形成多个单元沟槽TR1和多个外周沟槽TR2。在平面图中将多个单元沟槽TR1形成为彼此平行地延伸。在平面图中将外围沟槽TR2形成为连接到多个单元沟槽TR1中的每个单元沟槽的端部。
将栅极绝缘层GI形成在单元沟槽TR1和外周沟槽TR2中的每个沟槽的壁上。将单元沟槽栅极GE形成在单元沟槽TR1中，并且将外周沟槽栅极GET形成在外周沟槽TR2中。在平面图中将多个单元沟槽栅极GE形成为包括彼此相邻的第一单元沟槽栅极GE和第二单元沟槽栅极GE。在平面图中将外围沟槽栅极GET形成为连接到多个单元沟槽栅极GE中的每个单元沟槽栅极的端部。
此后，在半导体衬底SB的第一表面FS上，形成有p型基极区域BA。p型基极区域BA形成为比单元沟槽TR1和外周沟槽TR2中的每个沟槽更浅。
如图5A和图5B中所图示，在单元部分CEL中，诸如砷之类的n型杂质被离子注入到半导体衬底SB的第一表面FS中。因此，将n+型源极区域SR形成在单元部分CEL中的半导体衬底SB的第一表面FS中。
如图6A和图6B中所图示，在半导体衬底SB的第一表面FS上，以氧化硅膜IL1、氮化硅膜IL2、氧化硅膜IL3和氧化硅膜IL4依次进行堆叠。在氧化硅膜IL4上应用光刻胶PR1。此后，光刻胶PR1通过光刻技术(曝光和显影等)而被图案化。
使用图案化的光致抗蚀剂PR1作为掩模，使氧化硅膜IL4和IL3受到等离子体蚀刻。因此，氧化硅膜IL4和IL3被选择性地蚀刻，使得氮化硅膜IL2的一部分被暴露。
在该状态下，从半导体衬底SB的第一表面FS侧离子注入诸如硼之类的p型杂质。结果，多个单元柱状区域CL被形成在单元部分CEL中，并且多个外周柱状区域PC1至PC4被形成在外周部分PER中。在平面图中，彼此相邻的单元柱状区域CL被形成在半导体衬底SB中，以便例如将两个单元沟槽栅极GE夹在中间。外周柱状区域PC1被形成在外周沟槽栅极GET的单元部分CEL侧上。彼此相邻的外周柱状区域PC1和PC2被形成为将外周沟槽栅极GET夹在中间。外周柱状区域PC1被形成为跨多个单元沟槽栅极GE延伸。
此后，光刻胶PR1被剥离以被去除。氧化硅膜IL4和IL3被蚀刻。通过湿法蚀刻去除氮化硅膜IL2。
此后，在氧化硅膜IL1上，例如形成有使用TEOS作为原材料而形成的BPSG膜。
如图7A和图7B中所图示，层间绝缘层II在半导体衬底SB的第一表面FS上由氧化硅膜IL1、BPSG膜等形成。
如图8A和图8B中所图示，通过光刻技术和蚀刻技术，在层间绝缘层II中形成接触孔CH1、CH2。接触孔CH1不仅穿透层间绝缘层II，而且还穿透n+型源极区域SR以到达p型基极区域BA。接触孔CH2被形成为穿透层间绝缘层II而到达外周沟槽栅极GET。
此后，氟化硼离子通过接触孔CH1而被注入到半导体衬底SB中。以这种方式，在接触孔CH1的正下方形成p+型接触区域CR。
如图3A和图3B中所图示，导电层BC1和BC2分别被形成在接触孔CH1和CH2中。导电层BC1和BC2中的每个导电层都包括阻挡金属层和埋置导电层。阻挡金属层沿着接触孔CH1和CH2的每个壁来形成，并且由例如钛和氮化钛的叠层膜形成。埋置导电层被嵌入在每个接触孔CH1和CH2中。埋置导电层由例如钨形成。
在层间绝缘层II上，形成例如由铝或铝铜形成的导电层。通过光刻和蚀刻技术对导电层进行图案化。以这种方式，源电极SE和栅电极布线GEL由导电层形成。源电极SE经由导电层BC1电耦合到n+型源极区域SR和p+型接触区域CR中的每个区域。栅电极布线GEL经由导电层BC2电耦合到外周沟槽栅极GET。
如上所述，图3中所图示的本实施例的半导体器件被制造。
<效果>
接下来，将与图9和图10中所图示的第一比较示例与图11和图12中所图示的第二比较示例进行比较来描述本实施例的效果。
图9中所图示的第一比较示例是专利文献1的图23中图示的配置。在图9中所图示的第一比较示例中，夹在相邻单元柱状区域CL之间的两个单元沟槽栅极GE中的每个单元沟槽栅极的端部通过外周沟槽栅极GET而连接。
在第一比较示例的配置中，单元柱状区域CL未被布置在外周沟槽栅极GET的单元部分侧上。两个单元沟槽栅极GE的中心位置与单元柱状区域CL之间的距离L相对较大。因此，如图10中所图示，如果单元柱状区域CL的线宽的质量发生变化，则由于耗尽层DL不太可能在外部沟槽栅极GET的单元部分侧的附近延伸，所以更容易发生电场集中(electricfield concentration)，并且因此更容易发生击穿电压的降低。
图11中所图示的第二比较示例是专利文献1的图9和图18中所图示的配置。在图11中所图示的第二比较示例中，在单元柱状区域CL与外周沟槽栅极GET之间布置有多个点柱状区域PCL。另外，在外周沟槽栅极GET的外周侧上布置有多个点柱状区域PCL。
在第二比较示例的配置中，点柱状区域PCL以分散的方式被布置在外周沟槽栅极GET的单元部分侧上。因此，如图12中所图示，当点柱状区域PCL的平面尺寸变化时，由于耗尽层DL不太可能在远离点柱状区域PCL的外周沟槽栅极GET的附近延伸，所以更容易发生电场集中，并且因此更容易发生击穿电压的降低。
如上所述，在第一示例和比较示例中的任一个示例中，在外周沟槽栅极GET附近(特别是在外周沟槽栅极GET的单元部分侧的附近)，耗尽层DL几乎不延伸，并且可能降低击穿电压。
相比之下，在本实施例中，如图2中所图示，外周柱状区域PC1相对于外周沟槽栅极GET而被布置在单元部分CEL侧上，并且在平面图中跨多个单元沟槽栅极GE延伸。因此，外周柱状区域PC1沿着外周沟槽栅极GET延伸。因此，即使外周柱状区域PC1的线宽变化，如图13中所图示，耗尽层DL很容易在外部沟槽栅极GET的单元部分CEL侧的附近延伸，提高了击穿电压。
此外，根据本实施例，如图2中所图示，外周柱状区域PC1在平面图中在单元部分CEL的整个宽度方向上延伸。因此，耗尽层DL很容易在单元部分CEL的整个宽度方向上在外周沟槽栅极GET的单元部分CEL侧的附近延伸，进一步提高了击穿电压。
此外，根据本实施例，如图2中所图示，外周柱状区域PC1在平面图中包围单元部分CEL的外周。因此，耗尽层DL很容易在单元部分CEL的整个外周上在外周沟槽栅极GET的单元部分CEL侧的附近延伸，进一步提高了击穿电压。
此外，根据本实施例，如图3中所图示，在平面图中，外周柱状区域PC2将外周沟槽栅极GET夹在外周柱状区域PC1之间，并且在单元部分CEL的整个宽度方向上延伸。因此，如图13中所图示，耗尽层DL很容易在外周沟槽栅极GET的外周部分PER侧的附近延伸，进一步提高了击穿电压。
(第二实施例)
<芯片状态下的半导体器件的配置>
接下来，作为根据第二实施例的半导体器件的配置，将参考图14至图16而描述芯片状态的配置。
与图1中所图示的根据第一实施例的半导体器件的配置相比，如图14和图15中所图示，根据第二实施例的半导体器件SC与外周柱状区域PC1的布置位置不同。
在本实施例中，外周柱状区域PC1被布置在外周沟槽栅极GET的正下方。外周柱状区域PC1在外周沟槽栅极GET的整个长度内被布置在外周沟槽栅极GET的正下方。
在本实施例中，相对于外部沟槽栅极GET和外周柱状区域PC1中的每个，其他外周柱状区域未被布置在单元部分CEL侧上。然而，在本实施例中，如在第一实施例中那样，相对于外周沟槽栅极GET和外周柱状区域PC1的每个，可以将外周柱状区域添加到单元部分CEL侧。
如图16B中所图示，外周柱状区域PC1的宽度W1大于外周沟槽TR2的宽度W2。因此，外周柱状区域PC1与外周沟槽TR2的底部表面的整个宽度接触。另外，外周柱状区域PC1与外部沟槽TR2的外周部分PER侧的侧表面和单元部分CEL侧的侧表面二者接触。
如图16C中所图示，外周柱状区域PC1与外周沟槽TR2的底部表面的整个长度接触。
由于除上述以外的本实施例的配置与第一实施例的配置大致相同，因此用相同的附图标记标示相同的元件，并且将不重复其描述。
<制造半导体器件的方法>
接下来，将参考图17A和图17B到图19A和图19B描述根据本实施例的制造半导体器件的方法。
根据本实施例的半导体器件的制造方法首先进行与图4和图5中所图示的第一实施例的制造过程相同的制造过程。此后，如图17中所图示，在半导体衬底SB的第一表面FS上将氧化硅膜IL1、氮化硅膜IL2、氧化硅膜IL3和氧化硅膜IL4按该顺序进行堆叠。在氧化硅膜IL4上施加光刻胶PR2。此后，通过光刻技术(曝光和显影等)对光刻胶PR2进行图案化。
使用图案化的光致抗蚀剂PR2作为掩模，使氧化硅膜IL4和IL3受到等离子体蚀刻。因此，氧化硅膜IL4和IL3被选择性地蚀刻，以暴露氮化硅膜IL2的一部分。
在该状态下，从半导体衬底SB的第一表面FS侧离子注入诸如硼之类的p型杂质。结果，单元柱状区域CL被形成在单元部分CEL中，并且外周柱状区域PC1至PC3被形成在外周部分PER中。
将外周柱状区域PC1形成为位于外周沟槽TR2的正下方。具体而言，为了与外周沟槽TR2的整个底部表面接触，将外周柱状区域PC1形成为与外周沟槽TR2的外周部分PER侧的侧表面和单元部分CEL侧的侧表面二者接触。
此后，光刻胶PR2被剥离以被去除。氧化硅膜IL4、IL3被蚀刻。氮化硅膜IL2通过湿法蚀刻而被去除。
此后，在氧化硅膜IL1上使用例如TEOS(原硅酸四乙酯)作为原材料而形成BPSG(硼磷硅玻璃)膜等。
如图18A和图18B中所图示，层间绝缘层II在半导体衬底SB的第一表面FS上由诸如氧化硅膜IL1、BPSG膜等形成。
如图19A和图19B中所图示，通过光刻和蚀刻技术，在层间绝缘层II中形成接触孔CH1、CH2。接触孔CH1被形成为不仅穿透层间隔离层II，而且还穿透n+源极区域SR并到达p型基极区域BA。接触孔CH2被形成为穿透层间绝缘层II而到达外周沟槽栅极GET。
此后，氟化硼离子通过接触孔CH1而被注入到半导体衬底SB中。以这种方式，p+型接触区域CR被形成在接触孔CH1的正下方。
如图16A和图16B中所图示，导电层BC1和BC2被形成在接触孔CH1和CH2中的每个接触孔中。导电层BC1和BC2中的每个导电层包括阻挡金属层和埋置导电层。阻挡金属层沿着接触孔CH1和CH2的每个壁而延伸，并且由例如Ti和TiN的叠层膜形成。埋置导电层被嵌入在接触孔CH1、CH2中的每个接触孔的内部。
在层间绝缘层II上，形成例如，由铝或铝铜形成的导电层。通过光刻和蚀刻技术对导电层进行图案化。因此，源电极SE和栅电极布线GEL由导电层形成。源电极SE经由电接触层BC1电耦合到n+型源极区域SR和p+型接触区域CR中的每个区域。栅电极布线GEL经由导电层BC2电耦合到外周沟槽栅极GET。
如上所述，图16中所图示的本实施例的半导体器件被制造。
<效果>
接下来，将描述本实施例的效果。
根据本实施例，如图16B和图16C中所图示，外周柱状区域PC1被布置在外周沟槽TR2的正下方。因此，如图20中所图示，即使外周柱状区域PC1的线宽暂时变化，耗尽层DL也很容易在外周沟槽栅极GET的附近扩散，提高了击穿电压。
此外，根据本实施例，如图16B和图16C中所图示，外周柱状区域PC1与外周沟槽TR2的整个底部表面接触。因此，耗尽层DL更容易在外周沟槽TR2的附近扩散，进一步提高了击穿电压。
此外，根据本实施例，如图16B中所图示，外周柱状区域PC1与外周沟槽TR2的外周部分PER侧的侧表面和单元部分CEL侧的侧表面二者接触。因此，耗尽层DL更容易在外周沟槽TR2附近扩散，进一步提高了击穿电压。
此外，根据本实施例，如图14中所图示，外周柱状区域PC1在平面图中在单元部分CEL的整个宽度方向上延伸。因此，由于单元部分CEL侧的附近的外周沟槽栅极GET在单元部分CEL的整个宽度方向上容易耗尽，因此进一步提高了击穿电压。
此外，如图14中所图示，根据本实施例，外周柱状区域PC1在平面图中包围单元部分CEL的外周。因此，由于单元部分CEL侧的附近的外周沟槽栅极GET在单元部分CEL的整个外周上容易耗尽，因此进一步提高了击穿电压。
尽管已经基于实施例具体描述了本发明人做出的发明，但是本发明不限于上述实施例，并且不用说可以进行各种修改而不脱离本发明的主旨。

Claims (11)

1.一种半导体器件，包括：
半导体衬底，包括主表面；
单元部分，具有形成在所述半导体衬底上的绝缘栅场效应晶体管；以及
外周部分，在所述主表面处位于所述单元部分的外部，
其中所述单元部分包括：
第一单元柱状区域和第二单元柱状区域，在平面图中所述第一单元柱状区域和所述第二单元柱状区域在所述半导体衬底上被布置为彼此相邻；以及
第一单元沟槽栅极和第二单元沟槽栅极，在平面图中所述第一单元沟槽栅极和所述第二单元沟槽栅极被布置在所述第一单元柱状区域和所述第二单元柱状区域之间，以及
其中所述外周部分包括：
外周沟槽栅极，在平面图中所述外周沟槽栅极连接到所述第一单元沟槽栅极和所述第二单元沟槽栅极中的每个单元沟槽栅极的端部；以及
第一外周柱状区域，相对于所述外周沟槽栅极而被布置在所述单元部分侧上，并且在平面图中跨所述第一单元沟槽栅极和所述第二单元沟槽栅极延伸。
2.根据权利要求1所述的半导体器件，
其中在平面图中，所述第一外周柱状区域在所述单元部分的整个宽度方向上延伸。
3.根据权利要求2所述的半导体器件，
其中所述第一外周柱状区域被形成为在平面图中包围所述单元部分的外周。
4.根据权利要求1所述的半导体器件，
其中所述外周部分还包括第二外周柱状区域，并且
其中在平面图中所述第二外周柱状区域与所述第一外周柱状区域将所述外周沟槽栅极夹在中间，并且在所述单元部分的整个宽度方向上延伸。
5.一种半导体器件，包括：
半导体衬底，包括主表面；
单元部分，具有形成在所述半导体衬底上的绝缘栅场效应晶体管；以及
外周部分，在所述主表面处位于所述单元部分的外部，
其中所述单元部分包括：
第一单元柱状区域和第二单元柱状区域，在平面图中所述第一单元柱状区域和所述第二单元柱状区域在所述半导体衬底上被布置为彼此相邻；以及
第一单元沟槽栅极和第二单元沟槽栅极，在平面图中所述第一单元沟槽栅极和所述第二单元沟槽栅极被布置在所述第一单元柱状区域和所述第二单元柱状区域之间，以及
其中所述外周部分包括：
外周沟槽栅极，在平面图中所述外周沟槽栅极连接到所述第一单元沟槽栅极和所述第二单元沟槽栅极中的每个单元沟槽栅极的端部；以及
外周柱状区域，所述外周柱状区域布置在所述外周沟槽栅极的正下方。
6.根据权利要求5所述的半导体器件，
其中具有所述外周沟槽栅极的外周沟槽形成在所述半导体衬底中，并且
其中所述外周柱状区域与所述外周沟槽的整个底表面接触。
7.根据权利要求6所述的半导体器件，
其中所述外周柱状区域与所述外周沟槽的所述单元部分侧上的侧表面和所述外周部分侧上的侧表面二者接触。
8.根据权利要求5所述的半导体器件，
其中在平面图中，所述外周柱状区域在所述单元部分的整个宽度方向上延伸。
9.根据权利要求8所述的半导体器件，
其中在平面图中，所述外周柱状区域包围所述单元部分的所述外周。
10.一种制造半导体器件的方法，所述半导体器件包括单元部分和外周部分，所述单元部分包括绝缘栅场效应晶体管，所述绝缘栅场效应晶体管形成在包括主表面的半导体衬底上，并且所述外周部分在所述主表面处位于所述单元部分的外部，所述方法包括以下步骤：
在所述单元部分中形成在平面图中彼此相邻的第一单元沟槽栅极和第二单元沟槽栅极，并且在所述外周部分中形成外周沟槽栅极，在平面图中所述外周沟槽栅极连接到所述第一单元沟槽栅极和所述第二单元沟槽栅极中的每个单元沟槽栅极的端部；以及
在所述单元部分的所述半导体衬底上形成第一单元柱状区域和第二单元柱状区域，在平面图中所述第一单元柱状区域和所述第二单元柱状区域将所述第一单元沟槽栅极和所述第二单元沟槽栅极夹在中间，并且在相对于所述外周沟槽栅极的所述单元部分侧处、在所述外周部分的所述半导体衬底上形成外周柱状区域，
其中所述外周柱状区域被形成为在平面图中跨所述第一单元沟槽栅极和所述第二单元沟槽栅极延伸。
11.一种制造半导体器件的方法，所述半导体器件包括单元部分和外周部分，所述单元部分具有形成在具有主表面的半导体衬底上的绝缘栅场效应晶体管，并且所述外周部分在所述主表面上位于所述单元部分的外部，所述方法包括以下步骤：
在所述单元部分中形成在平面图中彼此相邻的第一单元沟槽栅极和第二单元沟槽栅极，并且在所述外周部分中形成外周沟槽栅极，在平面图中所述外周沟槽栅极连接到所述第一单元沟槽栅极和所述第二单元沟槽栅极中的每个单元沟槽栅极的端部；以及
在所述单元部分的所述半导体衬底上形成第一单元柱状区域和第二单元柱状区域，在平面图中所述第一单元柱状区域和所述第二单元柱状区域将所述第一单元沟槽栅极和所述第二单元沟槽栅极夹在中间，并且在所述外周部分的在所述外周沟槽栅极的正下方的所述半导体衬底上形成外周柱状区域。
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