DE112007003230T5 - Hybrid-RESURF-Transistor mit PN-Übergang und MOS-Kondensator - Google Patents

Hybrid-RESURF-Transistor mit PN-Übergang und MOS-Kondensator Download PDF

Info

Publication number
DE112007003230T5
DE112007003230T5 DE112007003230T DE112007003230T DE112007003230T5 DE 112007003230 T5 DE112007003230 T5 DE 112007003230T5 DE 112007003230 T DE112007003230 T DE 112007003230T DE 112007003230 T DE112007003230 T DE 112007003230T DE 112007003230 T5 DE112007003230 T5 DE 112007003230T5
Authority
DE
Germany
Prior art keywords
region
conductivity type
trench capacitors
drain
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112007003230T
Other languages
English (en)
Inventor
Steven Leibiger
Gary Dolny
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE112007003230T5 publication Critical patent/DE112007003230T5/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Halbleitervorrichtung, umfassend:
ein Halbleitersubstrat;
eine Source-Region und eine Drain-Region, die in dem Substrat bereitgestellt sind;
wobei die Source-Region und die Drain-Region lateral voneinander beabstandet sind;
eine Driftregion in dem Substrat zwischen der Source-Region und der Drain-Region;
wobei die Driftregion eine Struktur mit wenigstens zwei beabstandeten Grabenkondensatoren, die sich zwischen der Source-Region und der Drain-Region erstrecken, aufweist und weiterhin einen Stapel mit wenigstens einer ersten Region eines ersten Leitfähigkeitstyps, einer zweiten Region eines zweiten Leitfähigkeitstyps und einer dritten Region des ersten Leitfähigkeitstyps aufweist, wobei der Stapel sich zwischen der Source-Region und der Drain-Region sowie zwischen den wenigstens ersten und zweiten Grabenkondensatoren und in elektrischer Verbindung mit den ersten und zweiten Grabenkondensatoren erstreckt;
wobei, wenn die Vorrichtung sich in eingeschaltetem Zustand befindet, Strom zwischen den Source- und Drain-Regionen durch die zweite Region des zweiten Leitfähigkeitstyps fließt und, wenn die Vorrichtung sich in ausgeschaltetem/sperrendem Zustand befindet, die...

Description

  • GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft allgemein Halbleitervorrichtungen und insbesondere Hochspannungstransistorvorrichtungen mit reduziertem Oberflächenfeld (RESURF-Hochspannungstransistorvorrichtungen) sowie Verfahren zur Herstellung solcher Vorrichtungen.
  • HINTERGRUND DER ERFINDUNG
  • In Leistungsanwendungen werden verbreitet sowohl vertikale als auch laterale Hochspannungstransistoren verwendet. Im eingeschalteten Zustand ist zur Minimierung von Leitungsverlusten ein niedriger Ein-Widerstand des Transistors wünschenswert. Im ausgeschalteten Zustand ist eine hohe Durchschlag- oder Sperrspannung des Transistors wünschenswert. Laterale RESURF-Transistoren sind laterale Vorrichtungen mit einer Source und einem Drain, die lateral voneinander beabstandet sind, und mit einer Driftregion zwischen den Source- und Drain-Regionen. Im eingeschalteten Zustand fließt Strom zwischen der Source und dem Drain durch die Driftregion, während die Driftregion im ausgeschalteten Zustand verarmt ist, so dass das Fließen von Strom verhindert wird. Um die Leistungscharakteristik von Leistungstransistoren zu erhöhen, offenbaren das US-Patent 6,097,063 , erteilt am 1. August 2000, Erfinder Fujihiro, und das US-Patent 6,207,994 B1 , erteilt am 27. März 2001, Erfinder Rumennik et al., die Verwendung einer Driftregion mit abwechselnden Schichten aus Halbleitermaterial von einem ersten und einem zweiten Leitfähigkeitstyp (p/n) in einer lateralen Vorrichtung. Das US-Patent 5,216,275 , erteilt am 1. Januar 1993, Erfinder Chen, und das US-Patent 5,438,215 , erteilt am 1. August 1995, Erfinder Tihanyi, wenden dieses Konzept auf vertikale Vorrichtungen an. Der folgende Artikel ist von Interesse, da er die Verwendung von Metall-Dickoxid an den Seitenwänden der Driftregion in einer VDMOS-Vorrichtung offenbart, um entweder die Sperrspannung zu erhöhen oder die Hintergrunddotierung zu erhöhen: Liang et al., "Oxide-Bypassed VDMOS (OBVDMOS): An Alternative to Superjunction High Voltage MOS Power Devices", IEEE Electron Devices Letters, Ausgabe 22. Nr. 8, Seiten 407–409, August 2001. Ein Vorteil der vorliegenden Erfindung gegenüber diesen Techniken ist die Verwendung von vierseitigen anstelle von zweiseitigen Verarmungsregionen im spannungssperrenden Zustand.
  • Es besteht ständiger Bedarf an Transistoren mit sowohl hoher Sperrspannung als auch immer niedrigerem Durchlasswiderstand. Die vorliegende Erfindung ist auf diesen Bedarf gerichtet.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung wird eine Lösung für die oben erläuterten Anforderungen bereitgestellt.
  • Gemäß einem Merkmal der vorliegenden Erfindung wird bereitgestellt:
    eine Halbleitervorrichtung, umfassend
    ein Halbleitersubstrat;
    eine Source-Region und eine Drain-Region, die in dem Substrat bereitgestellt sind;
    wobei die Source-Region und die Drain-Region lateral voneinander beabstandet sind;
    eine Driftregion in dem Substrat zwischen der Source-Region und der Drain-Region;
    wobei die Driftregion eine Struktur mit wenigstens ersten und zweiten Grabenkondensatoren aufweist, die sich zwischen der Source-Region und der Drain-Region erstrecken, wobei der Grabenkondensator eine innere Platte sowie angrenzend an die innere Platte ein dielektrisches Material aufweist; und weiterhin einen Stapel mit wenigstens einer ersten Region eines ersten Leitfähigkeitstyps, einer zweiten Region eines zweiten Leitfähigkeitstyps und einer dritten Region des ersten Leitfähigkeitstyps aufweist, wobei der Stapel zwischen den wenigstens ersten und zweiten Grabenkondensatoren liegt und mit dem Dielektrikum der ersten und zweiten Grabenkondensatoren in Kontakt steht;
    wobei, wenn die Vorrichtung sich in eingeschaltetem Zustand befindet, Strom zwischen den Source- und Drain-Regionen durch die zweite Region des zweiten Leitfähigkeitstyps fließt und, wenn die Vorrichtung sich in ausgeschaltetem/sperrendem Zustand befindet, die zweite Leitfähigkeitsregion auf vier Wegen in die ersten und dritten Regionen des Stapels sowie in die ersten und zweiten Grabenkondensatoren verarmt ist.
  • Gemäß einem weiteren Merkmal der vorliegenden Erfindung wird bereitgestellt:
    ein Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend:
    Bereitstellen eines Halbleitersubstrats mit einer Source und einem Drain, die lateral voneinander beabstandet sind, mit einer Driftregion zwischen der Source- und der Drain-Region;
    Ausbilden eines Bereiches in der Driftregion, der wenigstens eine erste Region eines ersten Leitfähigkeitstyps, auf der ersten Region eine zweite Region eines zweiten Leitfähigkeitstyps und auf der zweiten Region eine dritte Region des ersten Leitfähigkeitstyps aufweist; und
    Herstellen von wenigstens zwei beabstandeten Grabenkondensatoren in diesem Bereich, die sich zwischen der Source und dem Drain erstrecken, wobei zwischen den Grabenkondensatoren ein Stapel aus den ersten, zweiten und dritten Regionen in elektrischer Verbindung mit den Grabenkondensatoren ausgebildet ist.
  • Die vorliegende Erfindung hat folgende Vorteile:
    • 1. Es wird ein RESURF-Hochspannungstransistor bereitgestellt, der im Sperrmodus MO 5-Kondensator-Verarmungzusätzlich zu PN-Übergangs-Verarmung verwendet. Dies ermöglicht wesentlich höhere Dotierung in der Driftregion und reduziert somit den Durchflusswiderstand des Transistors erheblich.
    • 2. Durch Verwendung der Verarmung von vier Seiten im Sperrmodus besteht eine Verbesserung gegenüber der bekannten zweiseitigen Verarmung, so dass die Eigenschaften des Transistors verbessert werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die oben genannten und weitere Merkmale, Eigenschaften, Vorteile sowie die Erfindung allgemein werden aus der folgenden detaillierteren Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verständlich; wobei
  • 1 eine schematische Draufsicht auf eine Ausführungsform der vorliegenden Erfindung ist;
  • 2 eine schematische Seiten-Querschnittansicht entlang der Linie 2-2 in 1 ist;
  • 3 eine schematische Seiten-Querschnittansicht entlang der Linie 3-3 in 1 ist;
  • 4A–4C schematische Querschnittsansichten entlang der Linie 4A, B, C-4A, B, C in 1 sind;
  • 4D eine schematische Querschnittansicht entlang der Linie 4D-4D in 1 ist;
  • 5A–5E schematische Querschnittsansichten sind, die ausgewählte Details bei der Herstellung der Erfindung aus 1 illustrieren;
  • 6A–6D schematische Querschnittsansichten sind, die weitere ausgewählte Details bei der Herstellung der Erfindung aus 1 illustrieren;
  • 7 eine schematische Draufsicht auf zwei der in 1 gezeigten Ausführungsformen zusammen mit einer zusätzlichen Vorrichtung auf einem einzelnen Substrat mit einer Isolationsregion ist, die jede der drei Vorrichtungen umgibt;
  • 8 eine schematische Seiten-Querschnittsansicht entlang der Linie 8-8 in 7 ist und
  • 9 eine schematische Seiten-Querschnittsansicht der in 1 gezeigten Ausführungsform zusammen mit einer komplementären Ausführungsform in einer integrierten CMOS-Schaltungsanordnung ist.
  • Es sei darauf hingewiesen, dass in den Figuren Bezugsziffern der Deutlichkeit halber und sofern angebracht wiederholt worden sind, um einander entsprechende Merkmale zu bezeichnen. Außerdem ist die relative Größe verschiedener Objekte in den Zeichnungen in einigen Fällen verzerrt, um die Erfindung deutlicher darzustellen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Es werden nun beispielhafte Ausführungsformen der Erfindung aufgeführt. Diese illustrieren zwar die Anwendung von Konzepten auf siliciumbasierte Leistungsvorrichtungen; es ist jedoch beabsichtigt, dass die vorliegend offenbarten Prinzipien für eine große Vielzahl an Halbleitervorrichtungen gelten; unter anderem für solche, die mit Halbleitermaterialverbindungen, z. B. Siliciumcarbid, ausgebildet sind, sowie für integrierte Schaltungen. Beispiele für die Vorrichtungen beziehen sich zwar auf spezifische Leitfähigkeitstypen und die Aufnahme spezifischer Materialien, z. B. von Dielektrika und Leitern, jedoch sind dies lediglich Beispiele, und eine Beschränkung der Erfindung auf Ausführungsformen, die solche herkömmlichen Komponenten oder Vorgehensweisen enthalten, ist nicht beabsichtigt. Beispielsweise sind die vorliegend dargestellten Ausführungsformen NMOS-Transistoren, jedoch ist die vorliegende Erfindung durch Umkehrung der Dotierungspolaritäten auch auf einen PMOS-Transistor anwendbar.
  • Unter Bezugnahme auf 1 wird eine Ausführungsform der vorliegenden Erfindung gezeigt. Wie dargestellt, weist der RESURF-Transistor 10 ein Halbleiter-P–-Substrat 12 mit einer Source 14, die einen Source-Kontakt 16 hat, eine p–-Wanne 18, das Gate 20, das Drain 22 mit einem Drain-Kontakt 24 und eine Driftregion 26 zwischen der Source 14 und dem Drain 22 auf. Die Driftregion 26 enthält die Hybridstruktur aus Graben-MOS-Kondensator und P+/N+-Übergang. Insbesondere weist die Hybridstruktur 26 beabstandete Grabenkondensatoren 28 auf, die durch P+/N+-Stapel 30 beabstandet sind. Jeder der P+/N+-Stapel 30 hat eine vertikale P+-Region 32, wobei diese ebenfalls in 4D gezeigt werden und mit jeder P+- und N+-Schicht in ihrem jeweiligen Stapel in Kontakt stehen, so dass alle P+-Regionen miteinander parallel verbunden sind und ebenso alle N+-Regionen miteinander parallel verbunden sind. Die P+-dotierten Regionen 32 sind durch eine Metallschicht, in 4D schematisch durch die Verbindungen 34 dargestellt, auch elektrisch mit der Poly-Füllung in den Grabenkondensatoren 28 verbunden. Die Regionen 32 verbinden die P+-Schichten in dem P+/N+-Stapel 26 mit dem P+-Polysilicium in den Grabenkondensatoren 28, um vierseitige Verarmungsregionen in den N+-Schichten in dem P+/N+-Stapel 26 zu erzeugen, wie in 4C dargestellt.
  • 2 und 3 sind jeweils schematische Seiten-Querschnittsansichten entlang der Linie 2-2 bzw. 3-3 in 1. 2 zeigt das Profil eines der Grabenkondensatoren 28, wobei die dielektrische Siliciumdioxidschicht 40 und das Polysilicium 42 gezeigt werden. 2 und 3 zeigen durch Pfeile 44 den Strom an, der zwischen der Source 14 und dem Drain 22 durch den P+/N+-Stapel 26 fließt, wenn der RESURF-Transistor 10 eingeschaltet ist. Der P+/N+-Stapel 25 weist Regionen 46 eines ersten Leitfähigkeitstyps von P+ auf, die mit Regionen 48 eines zweiten Leitfähigkeitstyps von N+ verschränkt sind. Wie in 2 und 3 gezeigt, fließt der Strom prinzipiell durch die N+-Regionen 48.
  • 4A–4D sind schematische Querschnittsansichten entlang der Linie 4A, B, C-4A, B, C in 1. Wie dargestellt, weisen die Grabenkondensatoren 26 Gräben 50 mit Siliciumdioxid-Seitenwänden 40 auf, die mit dotiertem Polysilicium 42 gefüllt sind. Die N+-Regionen 48 sind leitende/sperrende Regionen, je nachdem ob der RESURF-Transistor 10 ein- oder ausgeschaltet ist.
  • 4B zeigt die Halbleitervorrichtung im eingeschalteten Zustand, in dem die Übergänge der P+/N+-Schichten der P+/N+-Stapel 26 und die Grabenkondensatoren 28 so vorgespannt sind, dass die N+-dotierten Leitungsregionen 48 nicht verarmt werden. Es wird gezeigt, dass Strom in die Ebene der Figur fließt, wie durch die durchkreuzten Kreise 56 angezeigt.
  • 4C zeigt die Halbleitervorrichtung im ausgeschalteten Zustand, in dem die Übergänge zwischen den P+/N+-Schichten der P+/N+-Stapel 26 und die Grabenkondensatoren 28 so vorgespannt sind, dass die N+-dotierten Leitregionen 48 von vier Seiten aus verarmt sind. Der Stromfluss ist somit gesperrt, wie durch die gestrichelten Rechtecke 60 angezeigt. Aufgrund der vierseitigen Verarmung ist gegenüber den zweiseitigen Verarmungsregionen eine wesentlich höhere Dotierung der N+-Schichten 48 (bis zu einem Faktor von 2) oder eine wesentliche Erhöhung der Größe der N+-Schichten 48, oder eine Kombination aus der Erhöhung der Dotierung und der Größe der N+-Schichten 48 möglich, wobei dennoch die N+-Schichten 48 verarmt sind, wenn der RESURF-Transistor 10 ausgeschaltet ist. Die höhere Dotierung und/oder der vergrößerte Flächeninhalt der N+-Region reduzieren den Durchflusswiderstand der Vorrichtung erheblich.
  • 4D ist eine schematische Querschnittsansicht entlang der Linie 4D-4D in 1. Die P+-Regionen 32 bilden eine Verbindung der P+-Schichten 32 zu der Oberseite des RESURF-Transistors 10, die in einer Ausführungsform der Erfindung durch Metallisierung (nicht dargestellt) mit dem P+-Polysilicium 42 in den Grabenkondensatoren 22 verbunden sind. Die gemeinsame Verbindung 34 der P+-Schichten 32 und des P+-Polysiliciums 42 in den Grabenkondensatoren 28 sorgt für Gleichmäßigkeit in den Verarmungsregionen 46, wenn der RESURF-Transistor 10 ausgeschaltet ist.
  • 5A–5C sind schematische Querschnittansichten, die ausgewählte Details bei der Herstellung der Erfindung aus 1 illustrieren, um ausgewählte Details bei der Herstellung der P+/N+-Schichten der P+/N+-Stapel 26 darzustellen. 5A–5C zeigen aufeinanderfolgende P+- und N+-Implantate 70, 72, 74, 76 und 78 zur Ausbildung des Mehrregionenbereichs für die P+/N+-Stapel 26. Für den Fachmann ist ersichtlich, dass die P+/N+-Schichten auch durch Diffusion oder mit Epitaxieschichten ausgebildet sein können.
  • 6A–6D sind schematische Querschnittsansichten, die weitere ausgewählte Details bei der Herstellung der Erfindung aus 1 illustrieren, um ausgewählte Details bei der Ausbildung der Grabenkondensatoren 28 zu zeigen. 6A zeigt eine Maske 80 auf der oberen Fläche des Halbleitersubstrats 12. Ein oder mehrere Gräben 82 sind in die P+/N+-Stapel 26 geätzt, um die Grabenkondensatoren 28 auszubilden. 6B zeigt Silliciumdioxid 40, das auf den Seitenwänden und dem Boden der Gräben 82 abgelagert oder gezüchtet ist. 6C zeigt P+/N+-Polysilicium 84, das in den Gräben 82 zur Ausbildung der Grabenkondensatoren 28 abgelagert ist. Die Maske 80 und der Teil des P+/N+-Polysiliciums oberhalb des Substrats 12 werden danach entfernt.
  • 6D zeigt eine auf dem Substrat 12 und den P+-Regionen 46 ausgebildete weitere Maske 88, die in einer Ausführungsform durch Ionenimplantation ausgebildet ist. Nachdem die Regionen 32 ausgebildet sind, wird die Maske 88 entfernt.
  • Die Grabenkondensatoren 28 werden auf dieselbe Weise wie ein Graben-Gate hergestellt und erfordern daher keine zusätzlichen Masken. Für eine Verwendung von p+-Säulen anstelle der Grabenkondensatoren 28 wäre zusätzliche Bearbeitung notwendig, die bei den Grabenkondensatoren 28 nicht erforderlich ist.
  • 7A ist eine schematische Draufsicht auf zwei der in 1 gezeigten RESURF-Transistoren 10 zusammen mit einer zusätzlichen Vorrichtung 100 auf einem einzelnen P–-Substrat 102 (dargestellt in 7B) mit einer N–-Epischicht 104 und einer Isolationsregion 106, die jede der drei Vorrichtungen umgibt.
  • 7B ist eine schematische Seiten-Querschnittsansicht entlang der Linie 7B-7B in 7A. Wie in 7A zu sehen ist, erstrecken sich die Grabenkondensatoren 28 nach unten in das P–-Substrat 102, was auch für die Isolationsregion 106 gilt, um dadurch die drei in 7A gezeigten Vorrichtungen zu isolieren.
  • Bei der zusätzlichen Vorrichtung 100 kann es sich beispielsweise um eine Steuereinrichtung für einen Synchron-Abwärtswandler handeln, welche die beiden RESURF-Transistoren 10 mit den drei durch Drahtbondverbindungen untereinander verbundenen Vorrichtungen steuert.
  • 8 ist eine schematische Querschnitts-Seitenansicht des in 1 gezeigten RESURF-Transistors 10 zusammen mit einem komplementären RESURF-Transistor 110 in einer P–-Wanne 112, verwendet in integrierten CMOS-Schaltungen. Die Majoritäts-Dotierungstypen in dem komplementären RESURF-Transistor 110 sind zu den Dotierungstypen in dem RESURF-Transistor 10 entgegengesetzt. Somit sind die entsprechenden Kondensatoren 112 mit N+-Polysilicium 114 gefüllt, und jeder der P+/N+-Stapel 116 hat N+-Ober-, Mittel- und Unterschichten 118 sowie P+-Schichten 120 zwischen den N+-Schichten 118.
  • Es sind zwar spezifische Ausführungsformen der Erfindung gezeigt und beschrieben worden, dabei versteht sich jedoch, dass Variationen und Modifikationen innerhalb des Gedankens und Umfangs der Erfindung durchgeführt werden können. So können zur Ausbildung der Grabenkondensatoren andere, dem Fachmann bekannte Materialien verwendet werden, und zur Ausbildung der p/n-Stapel und Grabenkondensatoren können andere Verfahren verwendet werden. Außerdem kann die Vorrichtung mehr oder weniger als die dargestellte Anzahl von Grabenkondensatoren und mehr oder weniger als die dargestellte Anzahl abwechselnder Regionen des ersten und des zweiten Leitfähigkeitstyps in den Stapeln aufweisen.
  • Zusammenfassung
  • Eine Hochspannungs-Halbleitervorrichtung, beispielsweise ein RESURF-Transistor, mit verbesserten Eigenschaften, unter anderem verringertem Durchlasswiderstand. Die Vorrichtung weist Folgendes auf: ein Halbleitersubstrat, eine Source-Region und eine Drain-Region, die in dem Substrat bereitgestellt sind, wobei die Source-Region und die Drain-Region lateral voneinander beabstandet sind; sowie eine Driftregion in dem Substrat zwischen der Source-Region und der Drain-Region. Die Driftregion weist eine Struktur mit wenigstens zwei beabstandeten Grabenkondensatoren auf, die sich zwischen der Source-Region und der Drain-Region erstrecken; und weist weiterhin einen Stapel mit wenigstens einer ersten Region eines ersten Leitfähigkeitstyps, einer zweiten Region eines zweiten Leitfähigkeitstyps und einer dritten Region des ersten Leitfähigkeitstyps auf, wobei der Stapel sich zwischen der Source-Region und der Drain-Region sowie zwischen den wenigstens ersten und zweiten Grabenkondensatoren erstreckt und mit den ersten und zweiten Grabenkondensatoren in elektrischer Verbindung steht. Wenn die Vorrichtung sich in eingeschaltetem Zustand befindet, fließt Strom zwischen den Source- und Drain-Regionen durch die zweite Region des zweiten Leitfähigkeitstyps; und wenn die Vorrichtung sich in ausgeschaltetem/sperrendem Zustand befindet, ist die zweite Leitfähigkeitsregion auf vier Wegen in die ersten und dritten Regionen des Stapels sowie in die ersten und zweiten Grabenkondensatoren verarmt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - US 6097063 [0002]
    • - US 6207994 B1 [0002]
    • - US 5216275 [0002]
    • - US 5438215 [0002]
  • Zitierte Nicht-Patentliteratur
    • - Liang et al., ”Oxide-Bypassed VDMOS (OBVDMOS): An Alternative to Superjunction High Voltage MOS Power Devices”, IEEE Electron Devices Letters, Ausgabe 22. Nr. 8, Seiten 407–409, August 2001 [0002]

Claims (10)

  1. Halbleitervorrichtung, umfassend: ein Halbleitersubstrat; eine Source-Region und eine Drain-Region, die in dem Substrat bereitgestellt sind; wobei die Source-Region und die Drain-Region lateral voneinander beabstandet sind; eine Driftregion in dem Substrat zwischen der Source-Region und der Drain-Region; wobei die Driftregion eine Struktur mit wenigstens zwei beabstandeten Grabenkondensatoren, die sich zwischen der Source-Region und der Drain-Region erstrecken, aufweist und weiterhin einen Stapel mit wenigstens einer ersten Region eines ersten Leitfähigkeitstyps, einer zweiten Region eines zweiten Leitfähigkeitstyps und einer dritten Region des ersten Leitfähigkeitstyps aufweist, wobei der Stapel sich zwischen der Source-Region und der Drain-Region sowie zwischen den wenigstens ersten und zweiten Grabenkondensatoren und in elektrischer Verbindung mit den ersten und zweiten Grabenkondensatoren erstreckt; wobei, wenn die Vorrichtung sich in eingeschaltetem Zustand befindet, Strom zwischen den Source- und Drain-Regionen durch die zweite Region des zweiten Leitfähigkeitstyps fließt und, wenn die Vorrichtung sich in ausgeschaltetem/sperrendem Zustand befindet, die zweite Leitfähigkeitsregion durch vier separate elektrische Felder von den ersten und dritten Regionen des Stapels und von den ersten und zweiten Grabenkondensatoren verarmt ist.
  2. Vorrichtung gemäß Anspruch 1, wobei die ersten und dritten Regionen des ersten Leitfähigkeitstyps p-Regionen sind und wobei die zweite Region des zweiten Leitfähigkeitstyps eine n-Region ist.
  3. Vorrichtung gemäß Anspruch 1, wobei die ersten und dritten Regionen des ersten Leitfähigkeitstyps n-Regionen sind und die zweite Region des zweiten Leitfähigkeitstyps ein p-Typ ist.
  4. Vorrichtung gemäß Anspruch 1, wobei die Grabenkondensatoren eine Siliciumdioxidwand und ein dotiertes Polysilicium aufweisen, das den Rest des Grabenkondensators füllt.
  5. Vorrichtung gemäß Anspruch 1, wobei die Vorrichtung ein RESURF-Transistor ist.
  6. Vorrichtung gemäß Anspruch 1, wobei die Region des zweiten Leitfähigkeitstyps des Stapels wesentlich höher dotiert ist als eine vergleichbare Region in einem RESURF-Transistor, der die beabstandeten Grabenkondensatoren nicht verwendet.
  7. Vorrichtung gemäß Anspruch 1, wobei das Halbleitersubstrat eine Vielzahl von beabstandeten Grabenkondensatoren und eine Vielzahl von Stapeln der ersten und zweiten Leitfähigkeitstypen hat, die zwischen der Vielzahl von beabstandeten Grabenkondensatoren verschränkt sind.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bereitstellen eines Halbleitersubstrats mit einer Source und einem Drain, die lateral voneinander beabstandet sind, mit einer Driftregion zwischen der Source- und der Drain-Region; Ausbilden eines Bereichs in der Driftregion, der wenigstens eine erste Region eines ersten Leitfähigkeitstyps, eine zweite Region eines zweiten Leitfähigkeitstyps auf der ersten Region und eine dritte Region des ersten Leitfähigkeitstyps auf der zweiten Region aufweist; und Herstellen von wenigstens zwei beabstandeten Grabenkondensatoren in diesem Bereich, die sich zwischen der Source und dem Drain erstrecken, wobei ein Stapel aus den ersten, zweiten und dritten Regionen zwischen den Grabenkondensatoren in elektrischer Verbindung mit den Grabenkondensatoren ausgebildet ist.
  9. Verfahren gemäß Anspruch 8, wobei der Schritt des Ausbilden das Implantieren der ersten, zweiten und dritten Regionen aufweist.
  10. Verfahren gemäß Anspruch 8, wobei der Schritt der Herstellung ein Ätzen paralleler beabstandeter Gräben in dem Substratbereich, die sich zwischen der Source und dem Drain erstrecken, ein Oxidieren der Seitenwände der geätzten Gräben, um eine Siliciumdioxidschicht auf den Seitenwänden auszubilden, und ein Füllen des Restes der Gräben mit dotiertem Polsilicium aufweist.
DE112007003230T 2007-01-04 2007-12-31 Hybrid-RESURF-Transistor mit PN-Übergang und MOS-Kondensator Withdrawn DE112007003230T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/619,671 2007-01-04
US11/619,671 US7795671B2 (en) 2007-01-04 2007-01-04 PN junction and MOS capacitor hybrid RESURF transistor
PCT/US2007/089204 WO2008085796A1 (en) 2007-01-04 2007-12-31 Pn junction and mos capacitor hybrid resurf transistor

Publications (1)

Publication Number Publication Date
DE112007003230T5 true DE112007003230T5 (de) 2009-11-19

Family

ID=39593507

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112007003230T Withdrawn DE112007003230T5 (de) 2007-01-04 2007-12-31 Hybrid-RESURF-Transistor mit PN-Übergang und MOS-Kondensator

Country Status (6)

Country Link
US (2) US7795671B2 (de)
KR (1) KR101297440B1 (de)
CN (1) CN101573800B (de)
DE (1) DE112007003230T5 (de)
TW (1) TWI455309B (de)
WO (1) WO2008085796A1 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4844605B2 (ja) * 2008-09-10 2011-12-28 ソニー株式会社 半導体装置
US20120091516A1 (en) * 2010-04-15 2012-04-19 Robert Kuo-Chang Yang Lateral Floating Coupled Capacitor Device Termination Structures
KR20130040383A (ko) * 2011-10-14 2013-04-24 주식회사 동부하이텍 고전압 트랜지스터 및 그의 제조방법
DE102015105679B4 (de) 2015-04-14 2017-11-30 Infineon Technologies Ag Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen der halbleitervorrichtung
CN106571388B (zh) * 2015-10-08 2018-10-12 无锡华润上华科技有限公司 具有resurf结构的横向扩散金属氧化物半导体场效应管
WO2023171454A1 (ja) * 2022-03-08 2023-09-14 ローム株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216275A (en) 1991-03-19 1993-06-01 University Of Electronic Science And Technology Of China Semiconductor power devices with alternating conductivity type high-voltage breakdown regions
US5438215A (en) 1993-03-25 1995-08-01 Siemens Aktiengesellschaft Power MOSFET
US6097063A (en) 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208657A (en) 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US5237193A (en) 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
US5828101A (en) 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
JPH09120995A (ja) * 1995-08-22 1997-05-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3543508B2 (ja) * 1996-01-22 2004-07-14 株式会社デンソー 半導体装置
JP3468964B2 (ja) * 1996-01-29 2003-11-25 富士通株式会社 Ｐｌｌ周波数シンセサイザ回路、比較分周器、及び、スワロウカウンタ
US6528849B1 (en) 2000-08-31 2003-03-04 Motorola, Inc. Dual-gate resurf superjunction lateral DMOSFET
US6468847B1 (en) * 2000-11-27 2002-10-22 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
DE10250834A1 (de) * 2002-10-31 2004-05-19 Infineon Technologies Ag Speicherzelle, Speicherzellen-Anordnung, Strukturier-Anordnung und Verfahren zum Herstellen einer Speicherzelle
US7368777B2 (en) * 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7125777B2 (en) 2004-07-15 2006-10-24 Fairchild Semiconductor Corporation Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
US20070012983A1 (en) * 2005-07-15 2007-01-18 Yang Robert K Terminations for semiconductor devices with floating vertical series capacitive structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216275A (en) 1991-03-19 1993-06-01 University Of Electronic Science And Technology Of China Semiconductor power devices with alternating conductivity type high-voltage breakdown regions
US5438215A (en) 1993-03-25 1995-08-01 Siemens Aktiengesellschaft Power MOSFET
US6097063A (en) 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Liang et al., "Oxide-Bypassed VDMOS (OBVDMOS): An Alternative to Superjunction High Voltage MOS Power Devices", IEEE Electron Devices Letters, Ausgabe 22. Nr. 8, Seiten 407-409, August 2001

Also Published As

Publication number Publication date
WO2008085796A1 (en) 2008-07-17
CN101573800A (zh) 2009-11-04
US8076722B2 (en) 2011-12-13
KR101297440B1 (ko) 2013-08-16
US7795671B2 (en) 2010-09-14
CN101573800B (zh) 2013-03-20
TW200843112A (en) 2008-11-01
TWI455309B (zh) 2014-10-01
US20080164506A1 (en) 2008-07-10
US20100323485A1 (en) 2010-12-23
KR20090107024A (ko) 2009-10-12

Similar Documents

Publication Publication Date Title
DE102010042971B4 (de) Transistorbauelement mit einer Feldelektrode
DE10220810B4 (de) Halbleiterbauteil
DE10353387B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
DE10350684B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung
DE112007003167T5 (de) Integriertes komplementäres Niederspannungs-HF-LDMOS
DE102018116869A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102008000660A1 (de) Siliziumkarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102008028519A1 (de) Integrierter Schaltkreis mit Feldeffekttransistor mit bezüglich der Austrittsarbeit mehrteiliger Gateelektrode
DE102005022129A1 (de) Feldeffedttransistor und Verfahren zum Herstellen eines Feldeffekttransistors
DE102014114100B4 (de) Igbt mit reduzierter rückwirkungskapazität
DE112019002870T5 (de) Transistoren mit zwei Gate-Leitern und zugehörige Verfahren
DE102005049799A1 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung
DE112013002267T5 (de) Halbleiterbauelement
DE102004057791B4 (de) Trenchtransistor sowie Verfahren zu dessen Herstellung
DE19918198B4 (de) Struktur eines P-Kanal-Graben-MOSFETs
DE102014114312A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE112007003230T5 (de) Hybrid-RESURF-Transistor mit PN-Übergang und MOS-Kondensator
DE102014108790B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung
DE102004057235B4 (de) Vertikaler Trenchtransistor und Verfahren zu dessen Herstellung
DE102021113288A1 (de) Leistungshalbleitervorrichtung und verfahren zu dessen herstellung
DE102004024885B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102014107721B4 (de) Leistungshalbleiter und zugehöriges Herstellungsverfahren
DE102016202110A1 (de) Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung
DE102014110497A1 (de) Superjunction-halbleitervorrichtung und herstellungsverfahren
DE102020116653A1 (de) Siliziumcarbid-halbleiterbauelement

Legal Events

Date Code Title Description
R082 Change of representative

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE PARTG MB, DE

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE, EUROPEA, DE

R005 Application deemed withdrawn due to failure to request examination
R005 Application deemed withdrawn due to failure to request examination

Effective date: 20150101