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Die
Erfindung betrifft MOS-Gate-gesteuerte Leistungsbauelemente, insbesondere
einen neuartigen Niederspannungs-P-Kanal-MOSFET mit verringertem
Schaltverlust.
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MOS-Gate-gesteuerte
Leistungsbauelemente sind bekannt. Zu ihnen zählen Bauelemente wie Leistungs-MOSFETS, IGBTs, Gate-gesteuerte
Thyristoren und dergleichen. In Niederspannungsanwendungen derartiger
Bauelemente, insbesondere in Verbindung mit batteriebetriebenen
tragbaren elektronischen Geräten
wie Personalcomputern, Handys und dergleichen – häufig als drahtlose Systeme
bezeichnet – ist
ein sorgfältiger
Umgang mit der Energie für
die Verlängerung
der Batterielebensdauer und für
die Nutzung zwischen Ladevorgängen
wesentlich.
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Anwendungen,
die die Energieversorgung in drahtlosen Systemen steuern, zerfallen
im allgemeinen in zwei Kategorien. Zur einen Kategorie zählt das
Laden der Batterie über
eine externe Gleichstromquelle. Es ist wichtig, -abhängig von
den Besonderheiten der jeweiligen Batteriebauart- sowohl den Ladestrom
wie auch die Ladespannung richtig zu steuern. Diese Steuerung geschieht
durch die Modulierung (modulating) der Impulsdauer (duty cycle)
eines Transistors, der auf bekannte Art zwischen die Energiequelle
und die Batterie geschaltet wird. Die zweite Kategorie aktiviert
einen Teil des Systems bei Bedarf. In diesem Fall wird der Transistor
zwi schen die Batterie und die zu aktivierende Last, wie beispielsweise
einen RF-Leistungsverstärker,
geschaltet. In einigen Systemen erfordern verschiedene Energieversorgungsspannungen
zudem eine Gleichstrom-Gleichstrom-Wandlung. Dies kann mit Hilfe
von bekannten Low-Dropout-Linearregulatoren (low dropout linear
regulator) oder Buck-and-Boost-Schaltregulatoren
(buck and boost switching regulator) geschehen.
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Sowohl
N-Kanal- wie auch P-Kanal-MOS-Leistungstransistoren wie der Transistor
in den obigen Anwendungen stehen zur Verfügung. P-Kanal-Bauelemente sind
in diesen Schaltungen im allgemeinen einfacher einzusetzen. Wenn
also der P-Kanal-MOSFET in den Energieübertragungsweg (power bus)
geschaltet wird, kann er mittels eines logischen Inputs, der zwischen
der Energieleitung (power rail) und der Masse hin- und herschaltet,
gesteuert werden. Dies ermöglicht
eine einzige ununterbrochene Masse für das ganze System. N-Kanal-Bauelemente
im Energieübertragungsweg
erfordern ein Gate-Signal, daß auf
eine Spannung gehoben wird, die höher als diejenige des Übertragungsweges
(bus) ist, was zusätzliche
Schaltkreise notwendig macht.
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Bislang
ging die Einfachheit eines P-Kanal-Bauelements auf Kosten erhöhter Verluste.
Dies rührt
daher, daß P-Kanal-Bauelemente
auf Löcherleitung
beruhen, und Löcher
in Silizium eine niedrigere Ladungsträgerbeweglichkeit als Elektronen
aufweisen. Der Ein-Widerstand (on resistance) des aktiven Transistors
ist zur Ladungsträgerbeweglichkeit
proportional, und dessen Verluste sind zum Ein-Widerstand RDSON proportional.
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Zur Überwindung
dieser Beschränkung
sollten innerhalb des Transistors die Länge des Widerstandsweges minimiert
und die Breite maximiert werden. Die Anzahl von Löchern im
Weg ist ebenfalls zu maximieren. Eine Art, dies zu erreichen, ist
es, den maximalen Spannungsnennwert soweit wie möglich abzusenken, was den Einsatz
von Silizium mit geringerem spezifischem Widerstand und höherem Dotierungsgrad
ermöglicht.
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Da
die meisten Batterien bei nur wenigen Volt betrieben werden, ist
ein Nennwert von 12V im allgemeinen für einen Transistor in einer
drahtlosen Anwendung durchaus ausreichend. Früher verfügbare Bauelemente weisen einen
Nennwert von 20V und einen ziemlich niedrigen R
DSON-Wert
bei einer Gate-to-Source-Spannung
von 2,5V auf. Diese Bauteile gibt es in verschiedenen Chip-Größen (die
sizes) und Gehäusetypen,
von Micro 3 (SOT23) bis SO8. Die in der folgenden Tabelle angegebenen
Werte gelten für
einzelne Transistoren in einem Gehäuse, wiewohl die Gehäuse Micro
8 und SO8 auch Ausführungen
mit zweien besitzen. Der beim Einsatz dieser Bauelemente auftretende
Leistungsverlust kann bis zu 9% betragen, was sich direkt in einer
verringerten Brauchbarkeit niederschlägt.
| Laststrom | Teilenummer | Gehäusetyp | RDSON bei 2,5V | Vdrop oder Pdiss (in
% von 5V Versorgungsspannung) |
| 500
mA | IRLML6302 | Micro
3TM | 0,9
O | 9% |
| 1
A | IRLMS6702 | Micro
6TM | 0,4
O | 8% |
| 2
A | IRF7604 | Micro
8TM | 0,13
O | 5% |
| 4
A | IRF7416 | SO-8 | 0,035
O | 3% |
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Es
ist bekannt, einen Niederspannungs-Leistungs-MOSFET in Grabentypbauweise herzustellen,
um ein verringertes RDSON, eine verringerte
Gate-to-Drain-Kapazität und eine
verringerte Gate-Ladung Qg zu erhalten.
Schaltverluste sind zum Produkt von RDSON und
Qg des Bauelements proportional, so daß es wünschenswert
erscheint, in derartigen Bauelementen auch RDSON zu
verringern. Der vorliegende P-Kanal-Leistungs-MOSFET vom Grabentyp nutzt
ein Substrat vom P-Typ mit einer darauf befindlichen epitaxialen
Schicht vom P-Typ. Die Kanalbereiche des Bauelements werden durch
tiefe, von der Oberfläche
der epitaxialen Schicht her erfolgende Eindiffundierungen vom N-Typ,
gefolgt von Source-Eindiffundierungen vom P-Typ gebildet. Die Spannung
wird dann meist in der epitaxialen Schicht vom P-Typ blockiert,
was zu einem relativ großen
Vorwiderstand (resistive drop) und zu erhöhten Verlusten in einem drahtlosen
System führt.
Diese Verluste wiederum verringern die Batterielebensdauer zwischen
Ladevorgängen.
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Die
Druckschrift
WO 96/30947 offenbart
einen Leistungs-MOSFET mit, in Kombination, einem Leitungssubstrat
eines P-Typs, mit einer auf dem Substrat aufgebrachten und eine
im wesentlichen konstante Dotierung aufweisenden, epitaxial aufgebrachten
Schicht eines N-Typs, mit einer Vielzahl von vertikale Wandungen
aufweisenden beabstandeten Gräben,
wobei sich die vertikalen Wandungen durch die epitaxiale Schicht erstrecken,
mit einem auf den vertikalen Wandungen befindlichen dünnen Gate-Oxid sowie mit zur
Festlegung eines Polysilizium-Gates
in die Gräben
eingebrachtem leitendem Polysilizium, mit einem an den Wandungen von
jedem der Gräben
anliegenden und in die epitaxiale Schicht von oben her eindiffundierten
Source-Bereich der P-Typ-Dotierung,
mit einem mit zumindest den Source-Bereichen verbundenen Source-Kontakt,
mit einem mit dem Substrat verbundenen Drain-Kontakt und mit einer
Basiszone, die vom gleichen Dotierungstyp ist, wie das Gate.
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KURZE BESCHREIBUNG DER ERFINDUNG
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Das
erfindungsgemäße Leistungs-MOSFET
besitzt einen verringerten Ein-Widerstand und ist als Leistungs-MOSFET mit einem
Leitungssubstrat eines P-Typs, mit einer auf dem Substrat vom P-Typ
aufgebrachten und eine in ihrem gesamten Volumen einheitliche Dotierung
aufweisenden, epitaxial aufgebrachten Schicht eines N-Typ, mit einer
Vielzahl von vertikale Wandungen aufweisenden beabstandeten Gräben, wobei
sich die vertikalen Wandungen durch die epitaxiale Schicht in das
Leitungssubstrat erstrecken, mit einem auf den vertikalen Wandungen
befindlichen dünnen
Gate-Oxid sowie mit zur Festlegung eines Polysilizium-Gates in die Gräben eingebrachten
leitenden P-Typ-Polysilizium, mit einem an den Wandungen von jedem
der Gräben
anliegenden und in die epitaxiale Schicht von oben her eindiffundierten
Source-Bereich der
P-Typ-Dotierung, mit einem mit zumindest den Source-Bereichen verbundenen
Source-Kontakt und
mit einem mit dem Substrat verbundenen Drain-Kontakt ausgebildet,
wobei die Dotierung der Schicht des N-Typs eine Blockierung der
Spannung in dieser Schicht ermöglicht.
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Erfindungsgemäß wird in
einem MOS-Gate-gesteuerten P-Kanal-Bauelement vom Grabentyp die
aus dem Stand der Technik bekannte epitaxiale Substratschicht vom P-Typ
beseitigt und der eindiffundierte Kanal durch einen epitaxial aufgewachsenen
Kanalbereich vom N-Typ
ersetzt. Der Kanalbereich weist nunmehr eine einheitliche Dotierung
auf, und die vergleichsweise niedrigere Dotierung des Kanalbereichs
ermöglicht
eine Blockierung der Spannung im Kanalbereich und verringert die
Schwellenspannung VT beim Einschalten. Durch die
neuartige Struktur wird somit ein Hauptbestandteil des Ein-Widerstandes
entfernt und das Bauelement kann bei einer Gate-to-Source-Spannung von 2,5V
vollständig
eingeschaltet werden.
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Wird
der neuartige Chip (die) der Erfindung in den gleichen Gehäusen, wie
in der obigen Tabelle dargestellt, untergebracht, so werden R
DSON und der Leistungsverlust – wie in
der folgenden Tabelle gezeigt – bis um
das Vierfache verringert:
| Laststrom | Teilenummer | Gehäusetyp | RDSON bei 2,5V | Vdrop oder Pdiss (in
% von 5V Versorgungsspannung) |
| 500
mA | | Micro
3TM | 0,18
O | 1,8% |
| 1
A | | Micro
6TM | 0,075
O | 1,5% |
| 2
A | | Micro
8TM | 0,025
O | 1% |
| 4
A | | SO-8 | 0,010
O | 0,8% |
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Die
gesamten Schaltungsverluste werden somit – wie oben gezeigt – sogar
im 2,5V-Zustand der entladenen Batterie auf weniger als 2% verringert.
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KURZE BESCHREIBUNG DER ZEICHNUNG
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1 ist
eine Schnittansicht des Schemas der übergangszonen (junctions) einer
einzelnen Zelle eines P-Kanal-MOSFETs vom Grabentyp gemäß Stand
der Technik.
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2 ist
ein 1 entsprechender Schnitt, zeigt jedoch das Schema
der übergangszonen
und die Struktur der vorliegenden Erfindung.
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3 zeigt
ein Schaltungsdiagramm zweier MOSFETs – entsprechend jenen von 1 oder 2 – die verbunden
sind, um ein bidirektional leitendes Bauelement zu bilden.
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4 ist
ein Schnitt ähnlich
jenem von 2, zeigt jedoch ein modifiziertes
Schema der übergangszonen,
durch das ein bidirektionaler MOSFET gebildet wird.
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5 ist
ein Schaltungsdiagramm des bidirektionalen FETs von 4.
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6 ist
eine Draufsicht auf einen Abschnitt des Siliziumsubstrats, das bei
der Herstellung des Bauelements von 2 zum Einsatz
kommt.
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Die 7, 8, 9 und 10 zeigen
das Aussehen des entlang der Schnittlinie 7-7 in 6 genommenen
Schnittes durch das Silizium von 6 nach Ausführung verschiedener
Verfahrensschritte.
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EINGEHENDE BESCHREIBUNG DER
ZEICHNUNG
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In 1 ist
eine „Zelle" eines P-Kanal-MOSFETs
vom Grabentyp gemäß Stand
der Technik gezeigt. Die einzelne dargestellte Zelle wiederholt
sich auf der Oberfläche
des Chips beliebig oft.
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Das
Bauelement weist ein P+-dotiertes Substrat 20 auf,
auf dem sich eine epitaxial aufgebrachte, leicht dotierte P--Schicht 21 befindet. Ein eindiffundierter
N+-Kanal 22 ist von oben her in
die Oberfläche
der P--Schicht 21 eindiffundiert
und ist daher eine abgesetzte (graded) Eindiffundierung. Gräben, wie
beispielsweise die beabstandeten Gräben 23 und 24 werden
in die Oberfläche
des Wafers oder Chips, wie gezeigt, geätzt und erstrecken sich bis
unterhalb der Unterseite des eindiffundierten Kanals 22.
Diese Gräben
werden mit einer Gate-Isolationsschicht,
wie beispielsweise einem Oxid – gezeigt
als Gate-Oxidschichten 25 und 26 in den Gräben 23 bzw. 24 –, bedeckt
und mit leitenden Polysilizium-Gates 28 bzw. 29 gefüllt, wobei
die leitenden Polysilizium-Gates miteinander (nicht gezeigt) und
mit einer gemeinsamen Gate-Elektrode verbunden sind. P+-Source-Eindiffundierungen 30, 31, 32 und 33 sind
an der Oberseite der Gräben 23 bzw. 24 ausgebildet. Man
beachte, daß die
Gräben 23 und 24 als
ausgedehnte Streifenstrukturen ausgebildet sein können und
daß die
Source-Bereiche 30 bis 33 ebenfalls ausgedehnte
Streifen sein können.
Die Gräben 23 und 24 können in ihrer
Topologie jedoch auch polygonal sein, wobei in diesem Fall die P+-Sources
die jeweiligen Gräben
umgeben. Die Gräben
können
auch die polygonalen P+-Sources umgeben.
Oxid-Isolationsabschnitte 35 und 36 liegen über den
Polysiliziumstreifen 28 und 29 und isolieren die
Polysiliziumstreifen von einem darüberliegenden Aluminium-Source-Kontakt 40.
Der Source-Kontakt 40 berührt die Source-Bereiche 30, 31, 32 und 33 sowie die
Kanaleindiffundierung 22 in der üblichen Art. Ein Drain-Kontakt 41 wird
mit der Unterseite des Chips verbunden, um das Vertikalleitungs-Graben-Bauelement zu vervollständigen.
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Im
Betrieb muß eine
ausreichend hohe Gate-Spannung an den Polysilizium-Gates 28 und 29 angelegt werden,
um die abgesetzte Kanaleindiffundierung 22 entlang ihrer
gesamten Länge
von den Sources 30 bis 33 bis zu der P--Epischicht 21 zu invertieren.
Daher bedarf es einer vergleichsweise hohen Gate-Spannung, um die Inversion von Abschnitten
der Kanaleindiffundierungen, die eine höhere Dotierung aufweisen, sicherzustellen. Überdies
sehen – ist
das Bauelement erst einmal eingeschaltet – zwischen der Drain 41 und
der Source 40 fließende
Ladungsträger
den vergleichsweise hohen Widerstand Repi der
Schicht 21, was mit einem erhöhten RDSON für die Bauelemente
einhergeht.
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Die
vorliegende Erfindung stellt eine neuartige Struktur bereit, die
in einem MOS-Gate-gesteuerten P-Kanal-Bauelement vom Grabentyp eine
niedrigere Gate-Spannung zuläßt und die
ein niedrigeres RDSON aufweist. Dieses Bauelement
wird in 2 gezeigt, wobei Bestandteile,
die jenen von 1 ähnlich sind, gleiche Bezugszeichen
tragen.
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Man
stellt zunächst
fest, daß der
in
2 gezeigte Source-Kontakt mit den P
+-Source-Streifen
30,
31,
32 und
33 auf
die Art, die in dem
U.S. Patent
5,795,793 gezeigt wird, realisiert ist. Es wird also beispielsweise eine
Kerbe
50 durch die P
+-Source-Streifen
geätzt,
damit die Source-Elektrode
40 die
P
+-Source-Streifen
31 bis
33 und
die darunterliegenden Kanalbereiche vom N-Typ berühren kann.
An der Unterseite der Steuerkerbe kann zudem eine N
+ +-Diffusion
51 liegen, um den Kontakt
zwischen der Aluminium-Source
40 und dem Silizium
60 zu
verbessern.
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Erfindungsgemäß werden
die abgesetzte Kanaleindiffundierung 22 und die P--Epischicht 21 von 1 durch
eine direkt auf das P+-Substrat 20 epitaxial
aufgewachsene N+-Schicht 60 ersetzt.
Die N+-Schicht 60 weist entlang
ihrer gesamten Tiefe eine konstante Dotierung (einen vertikalen
Null-Gradienten) sowie die verschiedenen Grabenstrukturen 23 und 24 auf.
Die Dotierung ist derart gewählt,
daß eine
niedrige Schwellenspannung VT erzielt wird.
P+-Sources 30 bis 33 werden
in die Oberseite der N+-Epischicht 60 eindiffundiert.
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Die
neue Struktur ergibt eine verringerte Schwellenspannung, so daß etwa 2,5V
ausreichen, um das Bauelement vollständig einzuschalten, da die
Dotie rung entlang der gesamten Länge
der an den Grabenseitenwandungen anliegenden Inversionsschicht einheitlich
niedrig ist. Überdies
wird der Ein-Widerstand
des Bauelementes verringert, da die Widerstandskomponente Repi in 1 aus dem
Bauelement von 2 entfernt ist.
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Das
Bauelement von 1 oder 2 kann auch
als bidirektionaler MOSFET ausgebildet sein, wie dies in 4 für das Bauelement
von 2 gezeigt ist. Das Bauelement von 4 ist
also identisch mit jenem von 2, nur daß der Source-Kontakt 40 nur
die P+-Source-Bereiche 30 bis 33 und
nicht den Kanalbereich 60 berührt.
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Die
Struktur von 4 stellt einen einzelnen bidirektionalen
MOSFET zur Verfügung,
wobei der MOSFET weniger Siliziumfläche und geringeren Ein-Widerstand aufweist,
als dies bei zwei zur Realisierung einer bidirektional gesteuerten
Schaltung in Reihe geschalteten MOSFETs, wie beispielsweise jene
der 1 und 2, der Fall ist. Bislang mußten zwei
Vertikalleitungs-MOSFETs 70 und 71 zwischen Polen 72 und 73 und mit
einem gemeinsamen Gate-Pol 74 verbunden werden, um eine
bidirektionale Steuerung einer Schaltung an den Polen 72 und 73 – wie dies
in 3 gezeigt ist – zu ermöglichen. Im Gegensatz hierzu – wie in 5 gezeigt – stellt
Bauelement 80, das das Bauelement von 4 ist,
eine bidirektionale Steuerung zwischen den Polen 72 und 73 zur
Verfügung.
Das Bauelement und die Schaltung der 4 und 5 weisen
ein halb so großes
RDSON wie die Schaltung von 3 und
eine halb so große
Siliziumfläche
auf.
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Die 6 bis 10 beschreiben
ein bevorzugtes Verfahren zur Herstellung des Bauelements von 2. Ähnliche
Bezugszeichen der 1 und 2 beschreiben ähnliche
Elemente in den 6 bis 10.
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Der
Ausgangswafer für
das Verfahren zur Herstellung eines 12V-P-Kanal-Bauelements ist
ein bordotiertes P+-Substrat 20 mit
einem spezifischen Widerstand von weniger als 0,005 Ohmzentimetern
und einer Dicke von 375 Mikrometern. Mit einem spezifischen Widerstand
von 0,17 Ohmzentimetern und einer Dicke von 2,5 Mikrometern wird
eine epitaxiale N+-Schicht 60 auf
das Substrat 20 aufgewachsen und phosphordotiert.
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Der
erste Hauptschritt, der in den 6 und 7 gezeigt
ist, sind das Ausbilden einer Grabenmaske (trench mask) auf der
epitaxialen Schicht 60, und das Ätzen der Gräben 23, 24 und
so weiter bis zu einer Tiefe von etwa 120 nm. Die Grabenseitenwandungen
werden dann für
die Gate-Oxidation vorbereitet und eine anfängliche Hilfsoxidation (sacrificial
oxidation) wird ausgeführt,
wodurch sich das in 7 gezeigte Bauelement ergibt.
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Anschließend werden,
wie in 8 gezeigt, GateOxidschichten 25 und 26 an
den Innenseiten der Grabenwandungen (und über der oberen Siliziumfläche) aufgewachsen.
Das Gate-Oxid wird 30 Minuten lang bei 950°C 02/TCA aufgewachsen.
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Als
nächstes
wird, was ebenfalls in 8 gezeigt ist, Polysilizium über der
oberen Fläche
des Wafers in den Gräben
als Polysilizium-Gates 28 und 29 aufgewachsen.
Das Polysilizium wird bis zu einer Dicke von etwa 750 nm aufgewachsen.
Nachdem das Polysilizium aufgewachsen ist, wird es durch eine Borimplantierung
mit einer Dosis von 1E14 und eine Energie von 80 Kiloelektronenvolt
leitend gemacht. Dieser Implantierung folgt ein 60 Minuten dauernder
Glüh- und
Einbringungsschritt (anneal and drive step) bei 1500°C in Stickstoff.
Danach wird eine Maske eingesetzt, um das Polysilizium von der Oberseite
der aktiven Bauelementoberfläche
wegzuätzen
(die Termination (termination) wird nicht beschrieben und geschieht
auf herkömmliche
Art), was den Wafer gemäß 8 ergibt.
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Danach
folgt ein 40 Minuten dauernder Polyoxidationsschritt bei 975°C und 02/TCA,
um Oxid auf dem Poly in jedem Graben aufzuwachsen. Der Source-Implantierungsschritt
wird dann ausgeführt,
um die in 9 gezeigten P+-Implantierungen
auszubilden, die dann die P+-Source-Bereiche 30 bis 33 von 2 werden.
Die Source-Implantierung in 9 ist eine
Borimplantierung bei einer Dosis von 2E15 und einer Energie von
50 Kiloelektronenvolt. An schließend, wie in 9 gezeigt,
wird eine TEOS-Isolationsschicht 35, 36 bis
zu einer Dicke von 7500 Ångström auf den
Wafer aufgebracht.
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Als
nächstes
und wie in 10 gezeigt wird eine Einbringung
der Source durchgeführt,
um die P+-Source-Bereiche in das Silizium einzubringen,
wobei die Einbringung 30 Minuten lang bei 850°C in Stickstoff erfolgt.
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Die
abschließenden
Schritte, denen der Wafer von 10 unterzogen
wird, ergeben die in 2 gezeigte Struktur und beinhalten
einen Kontaktmaskenschritt (contact mask step) zur Öffnung von
Kontaktfenstern, gefolgt von der Bildung der N++-Schicht 51,
um den Kontakt zwischen dem Silizium und dem Aluminium-Source-Metall
zu verbessern. Der Bereich 51 kann durch eine Phosphorimplantierung
mit einer Dosis von 1E15 und einer Energie von 50 Kiloelektronenvolt
ausgebildet werden. Nachdem auf geeignete Art die Aufbringung von
Metall vorbereitet wurde, wird das Aluminiumoberseitenmetall 40 durch
Sputtern bis zu einer Dicke von 8 Mikrometern aufgebracht.
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Danach
wird die Dicke des Wafers 20 durch Abschleifen oder dergleichen
auf 210 Mikrometer verringert und das Unterseitenmetall oder Drain 41 wird
auf geeignete Art aufgebracht, wodurch das Bauelement wie in 2 gezeigt
gebildet wird.
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Obiges
Verfahren wurde mit einer Grabenbreite von 0,6 Mikrometern und einer
Erhebungs- bzw. Mesabreite von 1,8 Mikrometern durchgeführt. Andere
Abmessungen können
gewählt
werden. Überdies
kam eine Quadratzelle zum Einsatz, obwohl auch ein Streifen verwendet
werden kann. Nach Fertigstellung des Wafers, werden Chips mit Abmessungen
von 75 Milli-Inch × 90 Milli-Inch
mit 88% aktiver Fläche
gebildet. Größere Chipgrößen von
102 Milli-Inch (2,591 Millimeter) × 157 Milli-Inch (3,988 Millimeter)
mit 92% aktiver Fläche
wurden auch eingesetzt.
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Obwohl
die vorliegende Erfindung anhand von speziellen Ausführungsbeispielen
beschrieben wurde, sind für
den Fachmann viele andere Variationen, Modifikationen und Verwendungen
naheliegend. Es wird daher darauf hingewiesen, daß die vorliegende
Erfindung nicht durch die spezifische Offenbarung, sondern nur durch
die nachfolgenden Ansprüche
beschränkt
ist.