JP6344137B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に絶縁膜を介して形成した抵抗性フィールドプレートを有する半導体装置及びその製造方法に適用して有効な技術に関するものである。
パワーデバイスは、モータ制御用のインバータのほか、大容量のＰＤＰ（プラズマディスプレイ）や液晶パネルなどのＦＰＤ（フラットパネルディスプレイ）の電源用途、エアコンや照明といった家電用インバータなど多くの分野で利用されている。この種のパワーデバイとしては、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やパワーＭＯＳＦＥＴが知られている。
従来、このパワーデバイスの駆動および制御には、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路によって行っていた。しかし、近年ではＬＳＩ（大規模集積回路）技術の進歩により、ＡＣ１００Ｖ、２００Ｖの民生用電源からＡＣ４００Ｖの産業用電源などに用いられる１００Ｖから１２００Ｖまでの耐圧クラスの高耐圧ＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が実用化されている。
高耐圧ＩＣにおいては、耐圧構造（耐圧を担う箇所の構造）部に、高抵抗ポリシリコン薄膜で形成された容量性フィールドプレート（ＭＦＦＰ）や抵抗性フィールドプレート（ＲＦＰ）を備えている場合が多い。容量性フィールドプレートや抵抗性フィールドプレートは、半導体表面の空乏層における電界集中を緩和させる働きを持つため、高い耐圧を安定的に確保することが可能である。
このようなフィールドプレートは半導体層上に絶縁膜を介して形成されるが、より電界緩和の効果を高めるために、フィールドプレート下の半導体層や絶縁膜に凹凸を設けた例が報告されている。例えば、特許文献１では、渦巻状フィールドプレートの外側部で内側部よりも絶縁膜を厚くしている。また、特許文献２では、実効厚さが薄い半導体層に溝を形成し、この溝を埋めるように絶縁膜とフィールドプレートとを形成している。この特許文献１及び２の何れも凹凸の境界がフィールドプレートに対して平行になるように形成されている。
ところで、高耐圧ＩＣの耐圧構造において、容量性フィールドプレートを設けた場合、高電圧を印加した際のリーク電流は接合領域のみで発生するため、数ｎＡから数μＡ以下と非常に小さいが、半導体層表面の空乏層に対する電位の強制力が弱く、信頼性は抵抗性フィールドプレートと比較すると低い。
一方、抵抗性フィールドプレートを設けた場合、半導体層表面の空乏層に対する電位の強制力が強く、信頼性は比較的高いが、高電圧を印加した際のリーク電流は数μＡから数十μＡと容量性フィールドプレートと比較して大きい。このリーク電流が大きいことは、高耐圧ＩＣにおいて、高電圧端子からグランド端子へのリーク電流が大きいことを意味し、ＩＣの消費電力が大きくなってしまう。
したがって、耐圧構造に抵抗性フィールドプレートを用いる場合には、ＩＣのスタンバイ時の消費電力を小さくするため、抵抗性フィールドプレートの総抵抗値を大きくし、リーク電流を小さくすることが求められる。
そこで、本発明者らは、抵抗性フィールドプレートとして用いられる薄膜抵抗層（抵抗性薄膜層）の形状に着目し、本発明をなした。
特開平８−３２０３１号公報 特開２０１３−１８７２４０号公報
本発明の目的は、半導体装置において、スタンバイ時の低消費電力化を図ることが可能な技術を提供することにある。
上記目的を達成するため、本発明の一態様に係る半導体装置は、半導体基板の主面上に配置された第１主電極端子と、主面上において、第１主電極端子を囲む位置に第１主電極端子から離間して設けられた第２主電極端子と、第１主電極端子及び前記第２主電極端子の間において主面に形成された絶縁膜と、一端側が第１主電極端子、他端側が第２主電極端子にそれぞれ接続され、絶縁膜上に第１主電極端子を取り囲むようにして渦巻状に周回する薄膜抵抗層と、を備え、薄膜抵抗層は、半導体基板の厚さ方向に振動しながら周回していることを要旨とする。
また、本発明の一態様に係る半導体装置の製造方法は、半導体基板の主面に、複数の凹部が連続して周回する凹凸を有する絶縁膜を形成する工程と、絶縁膜上に凹凸のパターンが反映される厚さの薄膜半導体層を形成する工程と、薄膜半導体層に不純物を導入して、主面の中央を取り囲むように、渦巻状のパターンとして薄膜抵抗層を形成する工程と、薄膜抵抗層のパターンで囲まれた中央の領域に薄膜抵抗層の一端側と接続される第１主電極端子、及び薄膜抵抗層の外側に薄膜抵抗層の他端側と接続される第２主電極端子をそれぞれ形成する工程と、を含むことを要旨とする。
本発明によれば、半導体装置のスタンバイ時の低消費電力化を図ることができる。
本発明の第１の実施形態に係る半導体装置の概略構成を示す要部平面図である。 本発明の第１の実施形態に係る半導体装置の概略構成を示す図（（ａ）は図１のIIａ−IIａ線に沿う断面構造を示す断面図，（ｂ）は図１のIIｂ−IIｂ線に沿う断面構造を示す断面図）である。 本発明の第１の実施形態に係る半導体装置の概略構成を示す図（（ａ）は図１のIIｃ−IIｃ線に沿う断面構造を拡大して示す断面図，（ｂ）は（ａ）の一部を示す要部断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（図１のIIｃ−IIｃ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（図１のIIｃ−IIｃ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（図１のIIｃ−IIｃ線に対応する位置での断面図）である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第２の実施形態に係る半導体装置の概略構成を示す図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面構造を示す断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面構造を示す断面図）である。 本発明の第３の実施形態に係る半導体装置の概略構成を示す要部平面図である。 本発明の第３の実施形態に係る半導体装置の概略構成を示す図（（ａ）は図１７のIIIａ−IIIａ線に沿う断面構造を示す断面図，（ｂ）は図１３のIIIｂ−IIIｂ線に沿う断面構造を示す断面図）である。 図１７のIIIｃ−IIIｃ線に沿う断面構造を示す断面図である。 本発明の第４の実施形態に係る半導体装置の概略構成を示す図（（ａ）は図１７のIIIａ−IIIａ線に対応する位置での断面構造を示す断面図，（ｂ）は図１７のIIIｂ−IIIｂ線に対応する位置での断面構造を示す断面図）である。 本発明の第５の実施形態に係る半導体装置の概略構成を示す要部平面図である。 本発明の第６の実施形態に係る半導体装置の概略構成を示す図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面構造を示す断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面構造を示す断面図）である。 本発明の第６の実施形態に係る半導体装置の概略構成を示す図（図１のIIｃ−IIｃ線に対応する位置での断面構造を示す断面図）である。 本発明の第６の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第６の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第６の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第６の実施形態に係る半導体装置の製造方法を説明するための図（図１のIIｃ−IIｃ線に対応する位置での断面図）である。 本発明の第６の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第６の実施形態に係る半導体装置の製造方法を説明するための図（図１のIIｃ−IIｃ線に対応する位置での断面図）である。 本発明の第６の実施形態に係る半導体装置の製造方法を説明するための図（図１のIIｃ−IIｃ線に対応する位置での断面図）である。 本発明の第６の実施形態に係る半導体装置の製造方法を説明するための図（（ａ）は図１のIIａ−IIａ線に対応する位置での断面図，（ｂ）は図１のIIｂ−IIｂ線に対応する位置での断面図）である。 本発明の第６の実施形態に係る半導体装置の製造方法を説明するための図（図１のIIｃ−IIｃ線に対応する位置での断面図）である。
以下、図面を参照して本発明の第１乃至第６の実施形態に係る半導体装置を説明する。
本明細書において、「主電極領域」とは、電界効果トランジスタ（ＦＥＴ）においてソース領域又はドレイン領域の何れか一方となる低比抵抗の半導体領域を意味する。ダイオードにおいてはアノード領域又はカソード領域の何れか一方となる半導体領域を意味する。ＩＧＢＴにおいてはエミッタ領域又はコレクタ領域の何れか一方となる半導体領域を意味するので「半導体装置」に依拠した名称となる。より具体的には、上記の「一方となる半導体領域」を「第１主電極領域」として定義すれば、「他方となる半導体領域」は「第２主電極領域」となる。すなわち、「第２主電極領域」とは、ＦＥＴ、静電誘導型トランジスタ（ＳＩＴ）においては第１主電極領域とはならないソース領域又はドレイン領域の何れか一方となる半導体領域、ダイオードにおいては第１主電極領域とはならないアノード領域又はカソード領域の何れか一方となる半導体領域、ＩＧＢＴにおいては第１主電極領域とはならないエミッタ領域又はコレクタ領域の何れか一方となる半導体領域を意味する。以下の第１乃至第６の実施形態では、高耐圧能動素子として高耐圧ＭＯＳＦＥＴ、高耐圧ダイオードを例示的に説明するが、高耐圧ＭＯＳＦＥＴや高耐圧ダイオードに限定されないことは勿論である。
また、「主電極端子」とは、第１主電極領域又は第２主電極領域の何れか一方と接続される電極端子を意味する。より具体的には上記の「一方と接続される電極端子」を「第１主電極端子」として定義すれば、「他方と接続される電極端子」は「第２主電極端子」となる。
以下の第１乃至第６の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
また、本明細書及び添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。
なお、以下の第１乃至第６の実施形態の説明及び添付図面において、同様の構成には同一符号を付し、重複する説明を省略する。また、第１乃至第６の実施形態で説明される添付図面は、見易く又は理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する第１乃至第５の実施形態の記載に限定されるものではない。
〔第１の実施形態〕
図１、図２（（ａ），（ｂ））及び図３（（ａ），（ｂ））に示すように、本発明の第１の実施形態に係る半導体装置３０Ａは、第１導電型（ｐ−型）の半導体基板１と、半導体基板１の主面上に配置された第１主電極端子２１及び第２主電極端子２２とを備えている。半導体基板１は例えば単結晶シリコン基板で形成されている。第２主電極端子２２は、半導体基板１の主面上において、第１主電極端子２１を囲む位置に第１主電極端子２１から離間して配置されている。
また、第１の実施形態に係る半導体装置３０Ａは、第１主電極端子２１と第２主電極端子２２との間において半導体基板１の主面に形成された絶縁膜１６と、抵抗性フィールドプレートである薄膜抵抗層（抵抗性薄膜層）１８と、高耐圧能動素子としてのプレーナゲート型の高耐圧ＭＯＳＦＥＴ２６とを備えている。薄膜抵抗層１８は、一端側が第１主電極端子２１、他端側が第２主電極端子２２にそれぞれ接続され、第１主電極端子２１と第２主電極端子２２との間の絶縁膜１６上において第１主電極端子２１を取り囲むようにして渦巻状に周回する形状で形成されている。高耐圧ＭＯＳＦＥＴ２６は、第１主電極端子２１と第２主電極端子２２との間において半導体基板１の主面に形成されている。
第１主電極端子２１及び第２主電極端子２２は、半導体基板１の主面上に半導体基板１の主面の回路形成領域１Ａを取り囲むようにしてそれぞれ環状で形成され、平面形状が帯状の額縁状（枠状）形状で形成されている。第１主電極端子２１は第２主電極端子２２の内側に第２主電極端子２２と離間するようにして配置されている。
絶縁膜１６は、図２及び図３などに示すように、半導体基板１の主面に形成されている。第１の実施形態において、絶縁膜１６は、半導体基板１の主面に選択酸化法で選択的に形成された第１絶縁膜（選択酸化膜）１４と、半導体基板１の主面上に第１絶縁膜１４を覆うようにして堆積された第２絶縁膜（堆積膜）１５とを含む複合膜で形成されている。
第１絶縁膜１４は、図２などに示すように、第１主電極領域用窓部１４ｂと、第２主電極領域用窓部１４ｃと、複数の凹部用窓部１４ａとを有している。第１主電極領域用窓部１４ｂ，第２主電極領域用窓部１４ｃ，凹部用窓部１４ａの内部となる半導体基板１の主面の表面には、第２絶縁膜１５が形成されている。そして、図２から分かるように、半導体基板１の厚さ方向（Ｚ方向）において第１主電極領域用窓部１４ｂは第１主電極端子２１と重畳する位置に配置され、第２主電極領域用窓部１４ｃは第２主電極端子２２と重畳する位置に配置されている。複数の凹部用窓部１４ａは、第１主電極端子２１と第２主電極端子２２との間であって高耐圧ＭＯＳＦＥＴ２６の耐圧領域上に配置されている。第１主電極領域用窓部１４ｂ、第２主電極領域用窓部１４ｃ及び凹部用窓部１４ａの各々は、第１絶縁膜１４で区画され、第１絶縁膜１４よりも窪んでいる。
図１に示すように、薄膜抵抗層１８は、一端側が第１主電極端子２１、他端側が第２主電極端子２２にそれぞれ接続され、第１主電極端子２１を取り囲むようにして渦巻状に形成されている。図２に示すように、薄膜抵抗層１８は絶縁膜１６上に形成され、薄膜抵抗層１８の上は、層間絶縁膜２０で覆われている。
高耐圧ＭＯＳＦＥＴ２６は、半導体基板１の主面に形成されている。高耐圧ＭＯＳＦＥＴ２６は、主に、第２導電型（ｎ−型）のオフセット領域２と、第１導電型（ｐ型）のチャネル形成領域（ベース領域）５と、第１導電型（ｐ型）のオフセット領域６と、ゲート絶縁膜８と、ゲート電極９と、ドレイン領域としての第２導電型（ｎ＋型）の第１主電極領域１１と、ソース領域としての第２導電型（ｎ＋型）の第２主電極領域１２と、第１導電型（ｐ型）のピックアップ領域１３とを有する構成になっている。
絶縁膜１６は、高耐圧ＭＯＳＦＥＴ２６の耐圧領域において、薄膜抵抗層１８の下地膜として使用され、表面に凹凸１７を有する構成になっている。絶縁膜１６の表面の凹凸１７は、図３に示すように、凹部１７ａが第１絶縁膜１４の凹部用窓部１４ａによって形成され、凸部１７ｂが第１絶縁膜１４によって形成されている。すなわち、絶縁膜１６の表面の凹凸１７は、ポジ的な見方をすれば第１絶縁膜１４の有無、ネガ的な見方をすれば第１絶縁膜１４の凹部用窓部１４ａの有無によって形成されている。第１絶縁膜１４は、例えば０．６μｍ程度の膜厚で形成されている。第２絶縁膜１５は、例えば０．１μｍ程度の膜厚で形成されている。第１及び第２絶縁膜１４，１５の各々は、例えば二酸化シリコン膜で形成されている。
薄膜抵抗層１８は、高耐圧ＭＯＳＦＥＴ２６の耐圧領域上に絶縁膜１６を介在して配置されている。薄膜抵抗層１８は、絶縁膜１６の凹凸１７が反映されるように絶縁膜１６の凹凸１７に沿って形成されている。すなわち、図１に示したトポロジーから理解できるように、薄膜抵抗層１８は、絶縁膜１６の凹部１７ａ及び凸部１７ｂを乗り越えるようにして半導体基板１の厚さ方向（Ｚ方向）に振動（蛇行）しながら第１主電極端子２１を取り囲むようにして渦巻状に周回している。第１の実施形態において、絶縁膜１６の凹凸１７の凹部１７ａ、換言すれば第１絶縁膜１４の凹部用窓部１４ａは、薄膜抵抗層１８の下で薄膜抵抗層１８の周回方向に沿って周期的なドット状パターンとして配置されている。したがって、図３の断面図に示すように、薄膜抵抗層１８は、半導体基板１の厚さ方向（Ｚ方向）において絶縁膜１６の凹凸１７に伴ってのこきり波状に上下する周期的な蛇行パターンを示し、図１の平面図に示すように、半導体基板１の平面方向においては、第１主電極端子２１を取り囲むように渦巻状に周回するトポロジーになっている。
薄膜抵抗層１８は、例えば不純物イオンが注入された多結晶シリコン膜（ドープドポリシリコン膜）で形成されている。不純物イオンとしては例えばボロン（Ｂ）イオンや二フッ化ボロン（ＢＦ２）イオンなどが用いられ、薄膜抵抗層１８の表面濃度が例えば１×１０１７／ｃｍ３〜１×１０２０／ｃｍ３程度となるようにドープされている。薄膜抵抗層１８の幅及び間隔は１μｍ以上で形成することが好ましい。絶縁膜１６の凹部１７ａの幅は、薄膜抵抗層１８の幅と同程度で形成されている。
図２から分るように、ｎ−型のオフセット領域２は、半導体基板１の主面に垂直方向から見たときに第１主電極端子２１と第２主電極端子２２との間となる位置において、半導体基板１の主面側の上部（表層部）に配置されている。半導体基板１の主面側の上部には、オフセット領域２の第１主電極端子２１側（内側）に第２導電型（ｎ型）のウエル領域３、オフセット領域２の第２主電極端子２２側（外側）に第１導電型（ｐ型）のウエル領域４がそれぞれオフセット領域２と接するようにして配置されている。ウエル領域３は第１主電極端子２１の延在方向に沿って環状に形成され、ウエル領域４は第２主電極端子２２の延在方向に沿って環状に形成されている。そして、オフセット領域２も、ウエル領域３とウエル領域４との間において、これらのウエル領域３，４の延在方向に沿って環状に形成されている。
ｐ型のオフセット領域６は、半導体基板１の主面側であってオフセット領域２の上部に配置されている。このｐ型のオフセット領域６及ｎ−型のオフセット領域２は、高耐圧ＭＯＳＦＥＴ２６の耐圧領域、すなわち耐圧構造部を構成している。なお、所望の耐圧を得るためにウエル領域３とｐ型のオフセット領域６とは離して配置することが望ましい。
チャネル形成領域５は、半導体基板１の主面側であってオフセット領域２及びウエル領域４の各々の上部に、オフセット領域６から離間し、かつオフセット領域２及びウエル領域４に亘って配置されたベース領域である。
第１主電極領域（ドレイン領域）１１は、第１絶縁膜１４の第１主電極領域用窓部１４ｂの内部に位置するウエル領域３の上部にオフセット領域６から離間して配置されている。第１主電極領域１１は、半導体基板１の主面に垂直方向から見た平面図では第１主電極端子２１と重畳する位置に配置されている。なお、第１の実施形態では、図２に示すように、第２導電型のウエル領域３の上部に第２導電型の第１主電極領域１１を配置しているが、第１主電極領域１１は第２導電型のオフセット領域２の上部に配置してもよい。また、第１主電極領域１１は、ウエル領域３及びオフセット領域２の各々の上部に亘って配置してもよい。
第２主電極領域（ソース領域）１２及びピックアップ領域１３は、平面パターン上で第１絶縁膜１４の第２主電極領域用窓部１４ｃの内部に位置するチャネル形成領域（ベース領域）５の上部に配置されている。第２主電極領域（ソース領域）１２及びピックアップ領域１３は、半導体基板１の主面に向かって平面視したとき、第２主電極端子２２と重畳する位置に配置されている。
ゲート絶縁膜８は、半導体基板１の主面に形成されている。ゲート絶縁膜８は、第１絶縁膜１４の第２主電極領域用窓部１４ｃの内部において、オフセット領域６と第２主電極領域１２との間のオフセット領域２上及びチャネル形成領域５上に配置されている。ゲート絶縁膜８は、例えば熱酸化法により半導体基板１の主面に作製された二酸化シリコン（ＳｉＯ２）膜で形成されている。二酸化シリコン膜には熱酸化法で形成する熱酸化膜や化学的気相堆積（ＣＶＤ）法で形成する堆積酸化膜があるが、高耐圧が要求される高耐圧ＭＯＳＦＥＴ２６においては緻密にすぐれた熱酸化膜をゲート絶縁膜８として用いることが好ましい。本発明の第１の実施形態では、高耐圧トランジスタとして、ゲート絶縁膜８が二酸化シリコン膜からなる高耐圧ＭＯＳＦＥＴ２６を用いた場合で説明しているが、高耐圧トランジスタとしては、ゲート絶縁膜が窒化シリコン膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜で形成された高耐圧ＭＩＳＦＥＴでも構わない。
ゲート電極９は、図２に示すように、チャネル形成領域（ベース領域）５上にゲート絶縁膜８を介在して形成されている。ゲート電極９はチャネル形成領域５の上方、及びチャネル形成領域５の近傍のオフセット領域２の上方において、ゲート絶縁膜８上に設けられ、一部が第１主電極領域１１の方向に向かって第１絶縁膜１４上に乗り上がるようにして配置されている。ゲート電極９は、例えば不純物が添加された低比抵抗の多結晶シリコン膜（ドープドポリシリコン膜）で形成されている。ゲート電極９の上は、第２絶縁膜１５及び層間絶縁膜２０で覆われている。
平面図の図示を省略しているが、第１主電極領域（ドレイン領域）１１は、図１に示した第１主電極端子２１のパターンに沿ってウエル領域３の上部に環状に形成されている。同様にチャネル形成領域５、ゲート絶縁膜８、ゲート電極９、第２主電極領域（ソース領域）１２及びピックアップ領域１３の各々は、平面図としては第２主電極端子２２のパターンに沿って環状に形成されている。
第２主電極端子２２は、詳細に図示していないが、半導体基板１と電気的に接続されている。すなわち、半導体基板１は、第２主電極端子２２に印加された電圧と同電位に電位固定される。
第１主電極端子２１及び第２主電極端子２２は、第１主電極領域１１、第２主電極領域１２、ピックアップ領域１３とのコンタクト部以外の箇所が層間絶縁膜２０上に形成されている。第１主電極端子２１のコンタクト部は、層間絶縁膜２０の表面から半導体基板１の主面に到達する接続孔（コンタクトホール）２０ａを通して第１主電極領域（ドレイン領域）１１と電気的にかつ金属学的に接続されている。第２主電極端子２２のコンタクト部は、層間絶縁膜２０の表面から半導体基板１の主面に到達する接続孔（コンタクトホール）２０ｂを通して第２主電極領域（ソース領域）１２及びピックアップ領域１３と電気的にかつ金属学的に接続されている。
第１主電極端子２１は、詳細に図示していないが、更に、層間絶縁膜２０の表面から薄膜抵抗層１８の一端側の接続部に到達する接続孔２０ｃ（図１参照）を通して薄膜抵抗層１８の一端側の接続部と電気的にかつ金属学的に接続されている。同様に、第２主電極端子２２は、詳細に図示していないが、層間絶縁膜２０の表面から薄膜抵抗層１８の他端側の接続部に到達する接続孔２０ｄ（図１参照）を通して薄膜抵抗層１８の他端側の接続部と電気的にかつ金属学的に接続されている。
第１主電極端子２１及び第２主電極端子２２の各々は、例えばアルミニウム（Ａｌ）膜、又はアルミニウム・シリコン（Ａｌ−Ｓｉ），アルミニウム・銅（Ａｌ−Ｃｕ），アルミニウム・銅・シリコン（Ａｌ−Ｃｕ−Ｓｉ）などのアルミ合金膜で形成されている。
層間絶縁膜２０上には、第１主電極端子２１及び第２主電極端子２２を覆うようにして保護膜２３が形成されている。層間絶縁膜２０は、例えば二酸化シリコン膜で形成されている。保護膜２３は、例えばポリイミド系の絶縁樹脂で形成されている。
第１の実施形態に係る半導体装置３０Ａにおいて、高耐圧ＭＯＳＦＥＴ２６は、ゲート電極９下のチャネル形成領域（ベース領域）５の表面に、ゲート電極９に印加される電圧によって表面ポテンシャルが制御されてチャネルが形成される。このゲート電極９下のチャネル及びオフセット領域２を通して第２主電極領域（ソース領域）１２から第１主電極領域（ドレイン領域）１１にキャリアが移動する。
また、高耐圧ＭＯＳＦＥＴ２６の耐圧領域には、ｎ−型のオフセット領域２及びｐ−型のオフセット領域６が配置されている。したがって、第２主電極端子２２に第１基準電圧（例えば０Ｖ）、第１主電極端子２１に第１基準電圧よりも高い第２基準電圧（例えば１２００Ｖ）がそれぞれ印加され、第２主電極領域（ソース領域）１２と第１主電極領域（ドレイン領域）１１との間に逆バイアスが印加されると、ｐ−型の半導体基板１とｎ−型のオフセット領域２との間のｐｎ接合部、及びｎ−型のオフセット領域２とｐ−型のオフセット領域６との間のｐｎ接合部にそれぞれバランスよく空乏層が広がり、この２つの空乏層が繋がることで電界を緩和し高耐圧化を達成している。
特に、高耐圧ＭＯＳＦＥＴ２６の耐圧領域上には、絶縁膜１６を介在して抵抗性フィールドプレートである渦巻状の薄膜抵抗層１８が配置されていることから、第２主電極領域（ソース領域）１２と第１主電極領域（ドレイン領域）１１との間で逆バイアスが印加されている際には、薄膜抵抗層１８を流れる電流により、薄膜抵抗層１８内にほぼ均等な電位勾配が得られ、基板側の電位が渦巻状の薄膜抵抗層１８の電位とほぼ等しくなるので、安定した耐圧を得ることができる。
そして、薄膜抵抗層１８の周回方向に沿う断面において、図３（ｂ）に示すように、絶縁膜１６の表面の凹凸１７の高低差Ｈが約０．６μｍ、絶縁膜１６の凸部１７ｂの長さＬ２が約０．４μｍ、絶縁膜１６の凹部１７ａの長さＬ１が約０．１４μｍ、絶縁膜１６の凹部１７ａと凸部１７ｂとの間の第１絶縁膜１４のバーズピーク部での傾きθが約４５度となるように、絶縁膜１６の凹凸１７を形成し、この凹凸１７が反映されるように凹凸１７に沿って薄膜抵抗層１８を形成した場合、薄膜抵抗層１８の総延長は、従来のように平坦な絶縁膜上に薄膜抵抗層を形成した場合と比較して概ね２４％長くなる。なお、薄膜抵抗層１８の総延長は、図３（ａ）の薄膜抵抗層１８中に点線で示す膜厚方向の中心位置を基準にした場合の長さである。
このため、平坦な絶縁膜上に形成した場合の薄膜抵抗層の総抵抗値が３０ＭΩ、リーク電流が４０μＡだとすると、これに等価な平面パターンを用いた第１の実施形態に係る薄膜抵抗層１８では凹凸１７を用いていることにより総抵抗値が３７ＭΩ、リーク電流が３２μＡとなり、リーク電流を８μＡ低減させるという顕著な効果が実現できた。
ここで、耐圧構造に抵抗性フィールドプレートを用いる場合には、ＩＣのスタンバイ時の消費電力を小さくするため、抵抗性フィールドプレートの総抵抗値を大きくし、リーク電流を小さくすることが求められる。
そこで、抵抗性フィールドプレートの総抵抗値を大きくする方法としては、
（ａ）薄膜抵抗層１８の幅や間隔を狭くして巻き数を増やす方法(以下において「第１の方法」と言う。)、
（ｂ）薄膜抵抗層１８のシート抵抗値自体を大きくする方法(以下において「第２の方法」と言う。)、
（ｃ）高耐圧能動素子としての高耐圧ＭＯＳＦＥＴ２６の高耐圧領域の面積を広くして薄膜抵抗層１８の巻き数を増やす方法(以下において「第３の方法」と言う。)、
などが考えられる。
しかしながら、第１の方法の場合、総抵抗値は大きくなるが、薄膜半導体層（ドープドポリシリコン膜）をパターンニングして薄膜抵抗層１８を形成する際のレジスト露光条件の最適化が困難であったり、薄膜半導体層をエッチングする際に薄膜半導体層が剥離してしまうといった製造プロセスの加工精度上の問題が生じる。
また、薄膜抵抗層１８の間隔を狭くすることに関しては、パターンニング時のパーティクルの影響などにより薄膜抵抗層１８の互いに隣り合う部分でショートする可能性が高くなるという問題も生じる。
また、第２の方法の場合、薄膜抵抗層１８を２．０ｋΩ／□以上の高抵抗にすると、抵抗分圧比や抵抗絶対値のバラツキなどが大きくなり、高耐圧ＩＣにおいてローサイド駆動回路や制御回路で使われている抵抗素子の精度も悪化する問題が生じる。これを回避するには、抵抗性フィールドプレートだけ別の高抵抗薄膜半導体層を用いるか、インプラマスクを分けて形成する必要があるが、プロセス工数を増やすことに繋がるため製造コストが増加してしまう。
また、第３の方法の場合、高耐圧ＭＯＳＦＥＴ２６の耐圧領域の面積を広くして薄膜抵抗層１８の巻き数を増やす方法が考えられるが、これはチップ面積の増加につながり、１枚の半導体ウエハから取得できるチップ取得率が低下するため、コストアップになる。
一方、本発明の第１の実施形態に係る半導体装置３０Ａによれば、抵抗性フィールドプレートとして、半導体基板１の厚さ方向（Ｚ方向）に振動(蛇行)しながら渦巻状に周回する薄膜抵抗層１８を備えている。この薄膜抵抗層１８は、半導体基板１の厚さ方向に振動(蛇行)しながら渦巻状に周回することから、半導体基板１の厚さ方向に対して平面的に延在する従来の薄膜抵抗層と比較して実効長が長くなり、第１主電極端子２１から第２主電極端子２２までの総抵抗値が大きくなるので、第１主電極端子２１に第２主電極端子２２よりも高い電圧を印加した場合のリーク電流を低減することができる。この結果、第１の実施形態に係る半導体装置３０Ａによれば、スタンバイ時の低消費電力化を図ることができる。
また、第１の実施形態に係る半導体装置３０Ａは、薄膜抵抗層１８の幅や間隔を狭（微細化）して巻き数を増やさなくても、薄膜抵抗層１８の総抵抗値を大きくすることができるので、第１の方法での問題、すなわち、「薄膜半導体層１８Ａをパターンニングして薄膜抵抗層１８を形成する際のレジスト露光条件の最適化が困難であったり、薄膜半導体層１８Ａをエッチングする際に薄膜抵抗層１８が剥離してしまうといった製造プロセスの加工精度上の問題や、パターンニング時のパーティクルの影響などにより薄膜抵抗層１８の互いに隣り合う部分でショートするといった問題」を抑制することができる。したがって、第１の実施形態に係る半導体装置３０Ａによれば、第１の方法と比較して、製造歩留まりの向上を図りつつ、スタンバイ時の低消費電力化を図ることができる。
また、第１の実施形態に係る半導体装置３０Ａによれば、薄膜抵抗層１８のシート抵抗値自体を大きくしなくても、薄膜抵抗層１８の総抵抗値を大きくすることができる。このため、第２の方法での問題、すなわち、「薄膜抵抗層を２．０ｋΩ／□以上の高抵抗にすると、抵抗分圧比や抵抗絶対値のバラツキなどが大きくなり、高耐圧ＩＣにおいてローサイド駆動回路や制御回路で使われている抵抗素子の精度も悪化する等の問題を回避するために、抵抗性フィールドプレートだけ別の高抵抗薄膜半導体層を用いるか、イオン注入用マスクを分けて形成する必要があるが、プロセス工数を増やすことに繋がるため製造コストが増加してしまうといった問題」を抑制することができる。したがって、本発明の第１の実施形態に係る半導体装置３０Ａによれば、第２の方法と比較して、製造プロセス工数の増加を抑制しつつ、スタンバイ時の低消費電力化を図ることができる。
また、第１の実施形態に係る半導体装置３０Ａによれば、高耐圧ＭＯＳＦＥＴ２６の耐圧領域の面積を広くして薄膜抵抗層１８の巻き数を増やさなくても、薄膜抵抗層１８の総抵抗値を大きくすることができる。このため、第３の方法での問題、すなわち、「耐圧領域の面積を広くすることでチップ面積の増加につながり、１枚の半導体ウエハから取得できるチップ取得率が低下するため、コストアップになるといった問題」を抑制することができる。したがって、第１の実施形態に係る半導体装置３０Ａによれば、製造コストの増加を抑制しつつ、スタンバイ時の低消費電力化を図ることができる。
なお、薄膜抵抗層１８は、絶縁膜１６の凹部１７ａが凸部１７ｂよりも半導体基板１に近づくが、凹部１７ａでの薄膜抵抗層１８と半導体基板１には電位差がほとんどないため、例えば膜厚が０．１μｍの第２絶縁膜１５で十分に絶縁できる。
ただし、第１主電極端子２１、第２主電極端子２２のメタルフィールドプレート直下に薄膜抵抗層１８を形成する場合は、その地点において薄膜抵抗層１８と半導体基板１との間に電位差が生じるため、その領域には絶縁膜１６の凹部１７ａを形成しないようにする。
また、絶縁膜１６の凹部１７ａの幅は、薄膜抵抗層１８の幅と同程度で形成されているが、凹部１７ａの幅は薄膜抵抗層１８の幅より大きくても構わない。
また、本発明の実施形態１に係る半導体装置３０Ａでは、高耐圧ＭＯＳＦＥＴ２６の耐圧領域に第１導電型（ｐ型）のオフセット領域６を設けた場合について説明したが、本発明はこれに限定されるものではなく、オフセット領域６は設けなくともよい。
［第１の実施形態に係る半導体装置の製造方法］
次に、本発明の第１の実施形態に係る半導体装置３０Ａの製造方法について、図４乃至図１１を用いて説明する。
まず、ｐ−型の半導体基板１を準備する。
次に、図４（（ａ），（ｂ））に示すように、半導体基板１の主面側の上部に、ｎ−型のオフセット領域２、ｎ型のウエル領域３、ｐ型のウエル領域４、ｐ型のチャネル形成領域５、ｐ型のオフセット領域６などを形成する。これらの半導体領域は、半導体基板１の主面にｐ型領域形成用の不純物イオンとして例えばボロン（Ｂ）、ｎ型領域形成用の不純物イオンとして例えばリン（Ｐ）イオン、ヒ素（Ａｓ）イオンをそれぞれ選択的にイオン注入し、その後、イオン注入された不純物イオンを活性化させる熱処理を施すことによって形成される。
次に、半導体基板１の主面に耐酸化膜として窒化シリコン(Ｓｉ３Ｎ４)膜を堆積し、この窒化シリコン膜をフォトリソグラフィ技術を用いてパターンニングして耐酸化マスクを形成する。そして、耐酸化マスクを用いた選択酸化法で半導体基板１の種面を選択的に酸化して酸化シリコン膜からなる第１絶縁膜（選択酸化膜）１４を形成する。その後、耐酸化マスクを除去すると、図５に示すように、第１絶縁膜１４のパターンが高耐圧ＭＯＳＦＥＴ２６を含めてトランジスタが形成されない非活性領域に形成される。第１絶縁膜１４は、第１主電極領域用窓部１４ｂ及び第２主電極領域用窓部１４ｃを有し、更に図６に示すように複数の凹部用窓部１４ａを有している。第１絶縁膜１４に設けられる複数の凹部用窓部１４ａは、周期的なドット状パターンのトポロジーとして、渦巻状に形成される。第１絶縁膜１４は、例えば膜厚が０．６μｍ程度、図６の凹部用窓部１４ａを形成するバーズビーク部の傾きが概ね４５度となるようにして、凹部用窓部１４ａが周期的に連続する。
次に、図７（（ａ），（ｂ））に示すように、半導体基板１の主面において、第１絶縁膜１４の第２主電極領域用窓部１４ｃの内部に、例えば熱酸化処理により二酸化シリコン膜からなるゲート絶縁膜８を形成する。この工程において、図７に示すように、第１絶縁膜１４の第１主電極領域用窓部１４ｂ及び凹部用窓部１４ａにもゲート絶縁膜８が形成される。
次に、図８（（ａ），（ｂ））に示すように、第１絶縁膜１４上及びゲート絶縁膜８上を含む半導体基板１の主面上の全面に例えば不純物が添加された低比抵抗の多結晶シリコン膜（ドープドポリシリコン膜）９Ａを形成する。その後、フォトリソグラフィ技術、ドライエッチング技術などを用いて多結晶シリコン膜９Ａを選択的にエッチングして、図９（（ａ），（ｂ））に示すように、ゲート電極９のパターンを形成する。この工程において、第１主電極領域用窓部１４ｂ及び凹部用窓部１４ａの内部のゲート絶縁膜８はオーバーエッチングによって除去される。
次に、図１０（（ａ），（ｂ））に示すように、第１絶縁膜１４の第１主電極領域用窓部１４ｂの内部において、ウエル領域３（又はオフセット領域２）の上部にｎ＋型の第１主電極領域（ドレイン領域）１１を形成すると共に、第１絶縁膜１４の第２主電極領域用窓部１４ｃの内部において、チャネル形成領域５の上部にｎ＋型の第２主電極領域（ソース領域）１２を形成する。第１主電極領域１１及び第２主電極領域１２は、例えばヒ素（Ａｓ）イオンやリン（Ｐ）イオンなどの不純物イオンを選択的にイオン注入し、その後、イオン注入された不純物イオンを活性化させる熱処理を施すことによって形成される。
次に、図１０（（ａ），（ｂ））に示すように、第１絶縁膜１４の第２主電極領域用窓部１４ｃの内部において、チャネル形成領域５の上部に第１導電型（ｐ＋型）のピックアップ領域１３を形成する。ピックアップ領域１３は、不純物イオンとして例えばボロン（Ｂ）イオンを選択的にイオン注入し、その後、イオン注入された不純物イオンを活性化させる熱処理を施すことによって形成される。この工程において、ｎ−型のオフセット領域２及びｐ型のオフセット領域６を有する高耐圧ＭＯＳＦＥＴ２６が形成される。
次に、図１１（（ａ），（ｂ））及び図１２に示すように、半導体基板１の主面上の全面に、例えばＣＶＤ法で酸化シリコン膜からなる第２絶縁膜１５を形成する。第２絶縁膜１５は、第１絶縁膜１４、凹部用窓部１４ａの内部、第１主電極領域用窓部１４ｂの内部及び第２主電極領域用窓部１４ｃの内部を覆うようにして形成される。この工程において、第１絶縁膜１４及び第２絶縁膜１５を含む複合膜からなり、表面に凹凸１７を有する絶縁膜１６が形成される。また、第２絶縁膜１５が構成する凹部１７ａは、第１絶縁膜１４の凹部用窓部１４ａの側面形状に沿って形成される。第２絶縁膜１５は、渦巻状の周回方向に沿って複数の凹部１７ａが凹部用窓部１４ａに沿って周期的に連続したドット状パターンのトポロジーで形成される。第２絶縁膜１５は、例えば０．１μｍ程度の膜厚で形成される。
次に、図１３（（ａ），（ｂ））及び図１４に示すように、絶縁膜１６の凹凸１７が反映するように、絶縁膜１６の上に半導体基板１の厚さ方向に周期的に振動（蛇行）する薄膜半導体層１８Ａを形成する。この薄膜半導体層１８Ａは、絶縁膜１６上に例えばＣＶＤ法でノンドープポリシリコン膜を成膜し、その後、このノンドープポリシリコン膜に不純物イオンとして例えばボロン（Ｂ）イオンや二フッ化ボロン（ＢＦ２）イオンを表面濃度が例えば１×１０１７／ｃｍ３〜１×１０２０／ｃｍ３程度となるように注入し、その後、熱処理を施すことによって形成される。薄膜半導体層１８Ａは、例えば０．２μｍ程度の膜厚で形成される。
次に、薄膜半導体層１８Ａをフォトリソグラフィー技術及びドライエッチング技術などを用いて選択的にエッチングして、高耐圧ＭＯＳＦＥＴ２６の耐圧領域（オフセット領域２）上の絶縁膜１６の薄膜抵抗層形成領域上に渦巻状の薄膜抵抗層１８のパターンを図１５及び図１に示すように渦巻状に形成する。薄膜抵抗層１８は、一端側が第１主電極端子２１の第１主電極端子形成領域と重畳し、他端側が第２主電極端子２２の第２主電極端子形成領域と重畳するように形成される。
次に、図２（（ａ），（ｂ））に示すように、薄膜抵抗層１８上を含む半導体基板１の主面上の全面に、例えばＣＶＤ法で酸化シリコン膜からなる層間絶縁膜２０を形成する。薄膜抵抗層１８は、層間絶縁膜２０で覆われる。
次に、図２（（ａ），（ｂ））に示すように、フォトリソグラフィ技術及びドライエッチング技術等を用いて層間絶縁膜２０の表面から半導体基板１の主面の第１主電極領域１１に到達する接続孔２０ａ及び第２主電極領域１２に到達する接続孔２０ｂを形成する。このとき、図１に示す位置に、層間絶縁膜２０の表面から薄膜抵抗層１８の一端側の接続部に到達する接続孔２０ｃ及び薄膜抵抗層１８の他端側の接続部に到達する接続孔２０ｄを層間絶縁膜２０を貫通するように形成する。
次に、接続孔２０ａ〜２０ｄ内を含む層間絶縁膜２０上の全面にスパッタ蒸着などにより例えばＡｌ膜又はＡｌ合金膜などの金属膜を形成する。その後、フォトリソグラフィ技術及びドライエッチング技術等を用いて、この金属膜を選択的にエッチングして、図１及び図２（（ａ），（ｂ））に示すように、第１主電極端子形成領域に第１主電極端子２１のパターン及び第２主電極端子形成領域に第２主電極端子２２のパターンを形成する。第１主電極端子２１及び第２主電極端子２２は、半導体基板１の主面の回路形成領域１Ａを取り囲むようにしてそれぞれ額縁状に形成される。また、第１主電極端子２１は第２主電極端子２２の内側に位置し、第２主電極端子２２と互いに離間している。また、第１主電極端子２１は、接続孔２０ａを通して第１主電極領域（ドレイン領域）１１、接続孔２０ｃを通して薄膜抵抗層１８の一端側の接続部とそれぞれ電気的にかつ金属学的に接続される。また、第２主電極端子２２は、接続孔２０ｂを通して第２主電極領域（ソース領域）１２と、接続孔２０ｄを通して薄膜抵抗層１８の他端側の接続部とそれぞれ電気的にかつ金属学的に接続される。
次に、第１主電極端子２１及び第２主電極端子２２を覆うようにして層間絶縁膜２０上の全面に例えばポリイミド系の絶縁性樹脂からなる保護膜２３や半導体基板１の主面とは反対側の裏面に裏面電極などを形成することにより、図１乃至図３に示す本発明の第１の実施形態に係る半導体装置３０Ａのウエハプロセスがほぼ完了する。
上記したように、薄膜抵抗層１８は、絶縁膜１６の凹凸１７が反映して絶縁膜１６の凹凸１７に沿って周期的に上下に振動するトポロジーで形成されている。そして、絶縁膜１６の凹凸１７は、第１絶縁膜１４の有無、換言すれば第１絶縁膜１４の凹部用窓部１４ａの有無によって形成されている。さらに、絶縁膜１６は、高耐圧ＭＯＳＦＥＴ２６の耐圧領域とフィールドプレートとしての薄膜抵抗層１８との間に介在され、一般的に両者を絶縁分離するフィールド絶縁膜として半導体基板１の主面に選択酸化法で選択的に形成することが容易である。第１の実施形態に係る半導体装置３０Ａは、選択酸化法を用いて絶縁膜１６の凹凸を簡単に形成できるので、窒化シリコン膜からなる耐酸化マスクのパターンを変更することで、製造プロセス数を増加することなく、薄膜抵抗層１８に反映される絶縁膜１６の凹凸１７を容易に形成することができる。
〔第２の実施形態〕
上述した第１の実施形態に係る半導体装置３０Ａでは、図２に示すように、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ＭＯＳＦＥＴ２６を備えた場合について説明した。これに対し、本発明の第２の実施形態に係る半導体装置３０Ｂでは、図１６（（ａ），（ｂ））に示すように、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ダイオード２７を備えている。
図１６に示すように、第２の実施形態に係る半導体装置３０Ｂは、半導体基板１と、半導体基板１の主面上に配置された第１主電極端子２１と、半導体基板１の主面上において第１主電極端子２１を囲む位置に第１主電極端子２１から離間して配置された第２主電極端子２２とを備えている。また、第２の実施形態に係る半導体装置３０Ｂは、第１主電極端子２１と第２主電極端子２２との間において半導体基板１の主面に形成された絶縁膜１６と、抵抗性フィールドプレートである薄膜抵抗層１８と、高耐圧能動素子としての高耐圧ダイオード２７とを備えている。薄膜抵抗層１８は、一端側が第１主電極端子２１、他端側が第２主電極端子２２にそれぞれ接続され、第１主電極端子２１と第２主電極端子２２との間の絶縁膜１６上において第１主電極端子２１を取り囲むようにして渦巻状に周回する形状で形成されている。そして、薄膜抵抗層１８は、半導体基板１の厚さ方向に蛇行（振動）しながら周回している。
高耐圧ダイオード２７は、第１主電極端子２１と第２主電極端子２２との間において半導体基板１の主面に形成されている。高耐圧ダイオード２７は、第１絶縁膜１４の第１主電極領域用窓部１４ｂの内部において、ｎ型のウエル領域３（又はオフセット領域２）の上部に配置されたカソード領域としての第２導電型（ｎ＋型）の第１主電極領域１１ａと、第１絶縁膜１４の第２主電極領域用窓部１４ｃの内部において、ｐ型のウエル領域４の上部にｎ−型のオフセット領域２から離間して配置されたアノード領域としての第１導電型（ｐ＋型）の第２主電極領域１３ａとを有する。第１主電極領域１１ａは上述した第１の実施形態に係る第１主電極領域１１と同様に第１主電極端子２１の平面パターンに沿って環状に形成され、第２主電極領域１３ａは上述した第１の実施形態に係るピックアップ領域１３と同様に第２主電極端子２２の平面パターンに沿って環状に形成されている。
第２の実施形態に係る半導体装置３０Ｂは、フィールドプレートである薄膜抵抗層１８が半導体基板１の主面上であって高耐圧ダイオード２７の耐圧領域上に絶縁膜１６を介在して配置されている。第２の実施形態に係る半導体装置３０Ｂは、第１の実施形態に係る半導体装置３０Ａと同様に、第１絶縁膜１４の有無、換言すれば凹部用窓部１４ａの有無によって絶縁膜１６の表面の凹凸１７が形成され、この絶縁膜１６の表面の凹凸１７が反映されるように絶縁膜１６の凹凸１７に沿って薄膜抵抗層１８が渦巻状に形成されている。
したがって、このように構成された第２の実施形態に係る半導体装置３０Ｂにおいても、上述した第１の実施形態に係る半導体装置３０Ａと同様に、スタンバイ時の低消費電力化を図ることができる。
〔第３の実施形態〕
本発明の第３の実施形態に係る半導体装置３０Ｃは、上述した本発明の第１の実施形態に係る半導体装置３０Ａとほぼ同様の構成になっているが、絶縁膜１６の凹凸１７を構成する凹部（第２絶縁膜１５の凹部用窓部）の形状が異なっている。
図１７、図１８（（ａ），（ｂ））及び図１９などに示すように、第３の実施形態に係る半導体装置３０Ｃは、半導体基板１と、半導体基板１の主面上に配置された第１主電極端子２１と、半導体基板１の主面上において第１主電極端子２１を囲む位置に第１主電極端子２１から離間して配置された第２主電極端子２２とを備えている。また、第３の実施形態に係る半導体装置３０Ｃは、第１主電極端子２１と第２主電極端子２２との間において半導体基板１の主面に形成された絶縁膜１６と、抵抗性フィールドプレートである薄膜抵抗層１８と、高耐圧能動素子としての高耐圧ＭＯＳＦＥＴ２６とを備えている。薄膜抵抗層１８は、一端側が第１主電極端子２１、他端側が第２主電極端子２２にそれぞれ接続され、第１主電極端子２１と第２主電極端子２２との間の絶縁膜１６上において第１主電極端子２１を取り囲むようにして渦巻状に周回する形状で形成されている。そして、薄膜抵抗層１８は、半導体基板１の厚さ方向に振動（蛇行）しながら周回している。高耐圧ＭＯＳＦＥＴ２６は、第１主電極端子２１と第２主電極端子２２との間において半導体基板１の主面に形成されている。
第１の実施形態に係る半導体装置３０Ａでは、図１乃至図３に示したように、絶縁膜１６の凹凸１７を構成する凹部１７ａ、換言すれば第１絶縁膜１４の凹部用窓部１４ａが薄膜抵抗層１８の下で薄膜抵抗層１８の周回方向に沿って周期的なドット状パターンとして配置されていた。これに対し、第３の実施形態に係る半導体装置３０Ｃでは、図１７、図１８（（ａ），（ｂ））及び図１９などに示すように、絶縁膜１６の凹凸１７を構成する凹部１７ａ１、換言すれば第１絶縁膜１４の凹部用窓部１４ａ１が第１主電極端子２１と第２主電極端子２２とを結ぶ仮想線上に沿って薄膜抵抗層１８を横切るようにして延在し、かつ薄膜抵抗層１８の周回方向に沿って周期的に配置されている。第３の実施形態に係る絶縁膜１６の凹部１７ａ１（第１絶縁膜１４の凹部用窓部１４ａ１）は、第１絶縁膜１４を選択酸化法で形成する際に使用する例えば窒化シリコン膜からなる耐酸化マスクのパターンを変更するだけで容易に形状を変更することができる。
第３の実施形態に係る半導体装置３０Ｃは、第１の実施形態に係る半導体装置３０Ａと同様に、第１絶縁膜１４の有無、換言すれば第１絶縁膜１４の凹部用窓部１４ａ１の有無によって絶縁膜１６の表面の凹凸１７が形成され、この絶縁膜１６の表面の凹凸１７が反映されるように絶縁膜１６の凹凸１７に沿って薄膜抵抗層１８が渦巻状に形成されている。
したがって、このように構成された第３の実施形態に係る半導体装置３０Ｃにおいても、第１の実施形態に係る半導体装置３０Ａと同様に、スタンバイ時の低消費電力化を図ることができる。
なお、図１７に示すように、第１主電極端子２１の角部、すなわち薄膜抵抗層１８の曲線部では、薄膜抵抗層１８の直線部に対して絶縁膜１６の凹部１７ａ１（第１絶縁膜１４の凹部用窓部１４ａ１）の周期性が損なわれるため、本発明の第１の実施形態と比較して薄膜抵抗層１８の実効長が短くなる。
〔第４の実施形態〕
本発明の第４の実施形態に係る半導体装置３０Ｄは、上述した本発明の第３の実施形態に係る半導体装置３０Ｃとほぼ同様の構成になっているが、フィールドプレート効果が適用される高耐圧能動素子が異なっている。
図２０（（ａ），（ｂ））に示すように、第４の実施形態に係る半導体装置３０Ｄは、半導体基板１と、半導体基板１の主面上に配置された第１主電極端子２１と、半導体基板１の主面上において第１主電極端子２１を囲む位置に第１主電極端子２１から離間して配置された第２主電極端子２２とを備えている。また、第４の実施形態に係る半導体装置３０Ｄは、第１主電極端子２１と第２主電極端子２２との間において半導体基板１の主面に形成された絶縁膜１６と、抵抗性フィールドプレートである薄膜抵抗層１８と、高耐圧能動素子としての高耐圧ダイオード２７とを備えている。薄膜抵抗層１８は、一端側が第１主電極端子２１、他端側が第２主電極端子２２にそれぞれ接続され、第１主電極端子２１と第２主電極端子２２との間の絶縁膜１６上において第１主電極端子２１を取り囲むようにして渦巻状に周回する形状で形成されている。そして、薄膜抵抗層１８は、半導体基板１の厚さ方向に振動（蛇行）しながら渦巻状に周回している。高耐圧ダイオード２７は、第１主電極端子２１と第２主電極端子２２との間において半導体基板１の主面に形成されている。
上述した第３の実施形態に係る半導体装置３０Ｃでは、図１８に示すように、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ＭＯＳＦＥＴ２６を備えた場合について説明した。これに対し、第４の実施形態に係る半導体装置３０Ｄは、図２０（（ａ），（ｂ））に示すように、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ダイオード２７を備えている。この高耐圧ダイオード２７は、図１６に示す高耐圧ダイオード２７と同様の構成になっている。
第４の実施形態に係る半導体装置３０Ｄは、フィールドプレートである薄膜抵抗層１８が半導体基板１の主面上であって高耐圧ダイオード２７の耐圧領域上に絶縁膜１６を介在して配置されている。第４の実施形態に係る半導体装置３０Ｄは、第３の実施形態に係る半導体装置３０Ｃと同様に、第１絶縁膜１４の有無、換言すれば凹部用窓部１４ａ１の有無によって絶縁膜１６の表面の凹凸１７が形成され、この絶縁膜１６の表面の凹凸１７が反映されるように絶縁膜１６の凹凸１７に沿って薄膜抵抗層１８が渦巻状に形成されている。
したがって、このように構成された第４の実施形態に係る半導体装置３０Ｄにおいても、上述した第１の実施形態に係る半導体装置３０Ａと同様に、スタンバイ時の低消費電力化を図ることができる。
〔第５の実施形態〕
本発明の第５の実施形態に係る半導体装置３０Ｅは、第３の実施形態に係る半導体装置３０Ｃとほぼ同様の構成になっているが、絶縁膜１６の凹凸を構成する凹部（第１絶縁膜１４の凹部用窓部）の形状が異なっている。
すなわち、図１８を参照して説明すると、第５の実施形態に係る半導体装置３０Ｅは、第３の実施形態に係る半導体装置３０Ｃと同様に、半導体基板１の主面上に配置された第１主電極端子２１と、半導体基板１の主面上において第１主電極端子２１を囲む位置に第１主電極端子２１から離間して設けられた第２主電極端子２２とを備えている。また、第５の実施形態に係る半導体装置３０Ｅは、第１主電極端子２１及び第２主電極端子２２の間において半導体基板１の主面に形成された絶縁膜１６と、フィールドプレートとしての薄膜抵抗層１８とを備えている。薄膜抵抗層１８は、一端側が第１主電極端子２１、他端側が第２主電極端子２２にそれぞれ接続され、絶縁膜１６上に第１主電極端子２１を取り囲むようにして渦巻状に周回する形状で形成されている。そして、薄膜抵抗層１８は、半導体基板１の厚さ方向に振動（蛇行）しながら渦巻状に周回している。
図２１に示すように、本発明の第５の実施形態に係る半導体装置３０Ｅは、第１主電極端子２１の直線部、換言すれば薄膜抵抗層１８の直線部では、上述した本発明の第３の実施形態に係る半導体装置３０Ｃと同様に、絶縁膜１６の凹凸１７を構成する凹部１７ａ１（第１絶縁膜１４の凹部用窓部１４ａ１）が第１主電極端子２１と第２主電極端子２２とを結ぶ仮想線上に沿って薄膜抵抗層１８を横切るようにして延在し、かつ薄膜抵抗層１８の延在方向に沿って周期的に配置されている。そして、第１主電極端子２１の角部、換言すれば薄膜抵抗層１８の曲線部では、上述した本発明の第１及び第２の実施形態に係る半導体装置３０Ａ，３０Ｂと同様に、絶縁膜１６の凹凸１７を構成する凹部１７ａ（第１絶縁膜１４の凹部用窓部１４ａ）が薄膜抵抗層１８の下で薄膜抵抗層１８の周回方向に沿って周期的なドット状パターンとして配置されている。
すなわち、本発明の第５の実施形態に係る半導体装置３０Ｅは、上述した本発明の第１の実施形態に係る絶縁膜１６の凹部１７ａ（第１絶縁膜１４の凹部用窓部１４ａ）と、上述した本発明の第３の実施形態に係る絶縁膜１６の凹部１７ａ１（第１絶縁膜１４の凹部用窓部１４ａ１）とを組み合わせた構成になっている。
したがって、このように構成された本発明の第５の実施形態に係る半導体装置３０Ｅにおいても、上述した本発明の第１及び第２の実施形態に係る半導体装置３０Ａ，３０Ｂと同様に、スタンバイ時の低消費電力化を図ることができる。
〔第６の実施形態〕
本発明の第６の実施形態に係る半導体装置３０Ｆは、上述した第１の実施形態に係る半導体装置３０Ａとほぼ同様の構成になっているが、高耐圧能動素子である高耐圧ＭＯＳＦＥＴ２６とフィールドプレートである薄膜抵抗層１８との間に介在される絶縁膜１６の凹凸１７の構成が異なっている。
第１の実施形態に係る半導体装置３０Ａは、図２及び図３に示したように、絶縁膜１６の表面の凹凸１７が第１絶縁膜１４の凹部用窓部１４ａの有無、換言すれば凹部用窓部１４ａの有無によって形成されていた。これに対し、本発明の実施形態６に係る半導体装置３０Ｆは、図２２（（ａ），（ｂ））及び図２３に示すように、絶縁膜１６の表面の凹凸１７が第２絶縁膜１５の表面に溝１５ａを設けることによって形成されている。
図２２及び図２３に示すように、第６の実施形態に係る半導体装置３０Ｆは、第１の実施形態に係る半導体装置３０Ａと同様に、半導体基板１の主面上に配置された第１主電極端子２１と、半導体基板１の主面上において第１主電極端子２１を囲む位置に第１主電極端子２１から離間して設けられた第２主電極端子２２とを備えている。また、第６の実施形態に係る半導体装置３０Ｆは、第１主電極端子２１及び第２主電極端子２２の間において半導体基板１の主面に形成された絶縁膜１６と、フィールドプレートとしての薄膜抵抗層１８とを備えている。薄膜抵抗層１８は、一端側が第１主電極端子２１、他端側が第２主電極端子２２にそれぞれ接続され、絶縁膜１６上に第１主電極端子２１を取り囲むようにして渦巻状に周回する形状で形成されている。そして、薄膜抵抗層１８は、半導体基板１の厚さ方向に振動（蛇行）しながら渦巻状に周回している。
絶縁膜１６の凹凸１７を構成する凹部１７ａ２は第２絶縁膜１５に設けられた溝１５ａによって形成され、凸部１７ｂは溝１５ａの周囲の第２絶縁膜１５によって形成されている。第６の実施形態において、絶縁膜１６の凹部１７ａ２（第２絶縁膜１５の溝１５ａ）は、上述した第１の実施形態に係る絶縁膜１６の凹部１７ａ（第１絶縁膜１４の凹部用窓部１４ａ）と同様に、薄膜抵抗層１８の下で薄膜抵抗層１８の周回方向に沿って周期的なドット状パターンとして配置されている。したがって、図２３の断面図に示すように、薄膜抵抗層１８は、半導体基板１の厚さ方向（Ｚ方向）において絶縁膜１６の凹凸１７に伴ってのこきり波状に上下する周期的な蛇行パターンを示し、図１の平面図に示すように、半導体基板１の平面方向においては、第１主電極端子２１を取り囲むように渦巻状に周回するトポロジーになっている。
第２絶縁膜１５の溝１５ａの上縁部１５ｃ（第２絶縁膜の表面と溝の内部にかける側面とが交わる角部）は、図２３に示すように、なだらかになっており、薄膜抵抗層１８を形成する際の薄膜半導体層１８Ａ（図３２参照）のステップカバレージ低下を抑制している。
〔第６の実施形態に係る半導体装置の製造方法〕
次に、第６の実施形態に係る半導体装置３０Ｆの製造方法について、図２４乃至図３２を用いて説明するが、絶縁膜１６の形成工程以外は上述した第１の実施形態に係る半導体装置３０Ａの製造方法とほぼ同一なので、絶縁膜１６の形成工程に特化して説明し、その他の工程については詳細な説明を省略する。
まず、ｐ−型の半導体基板１を準備し、その後、上述した第１の実施形態と同様の工程を施して、図２４（（ａ），（ｂ））に示すように、ｎ−型のオフセット領域２、ｎ型のウエル領域３、ｐ型のウエル領域４、ｐ型のチャネル形成領域５、ｐ型のオフセット領域６などを形成する。
次に、半導体基板１の主面に耐酸化膜として窒化シリコン(Ｓｉ３Ｎ４)膜を堆積し、この窒化シリコン膜をフォトリソグラフィ技術を用いてパターンニングして耐酸化マスクを形成する。そして、耐酸化マスクを用いた選択酸化法で半導体基板１の主面を選択的に酸化して酸化シリコン膜からなる第１絶縁膜（選択酸化膜）１４を形成する。その後、耐酸化マスクを除去すると、図２４（（ａ），（ｂ））に示すように、第１絶縁膜１４のパターンが高耐圧ＭＯＳＦＥＴ２６を含めてトランジスタが形成されない非活性領域に形成される。第６の実施形態に係る第１絶縁膜１４は、上述した第１の実施形態に係る絶得膜１４と同様に第１主電極領域用窓部１４ｂ及び第２主電極領域用窓部１４ｃを有するが、凹部用窓部１４ａは形成されていない。すなわち、半導体基板１の主面の耐圧領域（オフセット領域２）上の第１絶縁膜１４は、平坦になっている。
次に、上述した本発明の第１の実施形態と同様の工程を施して、図２５（（ａ），（ｂ））に示すように、ゲート絶縁膜８、ゲート電極９、第１主電極領域（ドレイン領域）１１、第２主電極領域（ソース領域）１２、ピックアップ領域１３などを形成する。
次に、図２６（（ａ），（ｂ））及び図２７に示すように、半導体基板１の主面上であって第１絶縁膜１４上の全面に、例えばＣＶＤ法で二酸化シリコン膜からなる第２絶縁膜１５を形成する。第２絶縁膜１５の膜厚は、溝１５ａの深さ、すなわち、薄膜抵抗層１８の蛇行の高低差に影響するので、上述した第１の実施形態に係る第２絶縁膜１５よりも厚い膜厚で形成、例えば０．３μｍ程度の膜厚で形成される。また、第２絶縁膜１５は、熱に対して流動性が高い例えばＰＳＧ膜やテトラエトキシシラン（ＴＥＯＳ）膜などで形成することが好ましい。この工程において、第１絶縁膜１４及び第２絶縁膜１５を含む複合膜からなる絶縁膜１６が形成される。
次に、図２８（（ａ），（ｂ））及び図２９に示すように、半導体基板１の主面の耐圧領域（オフセット領域２）上の第２絶縁膜１５に選択的に複数の溝１５ａを形成する。複数の溝１５ａは、例えばフォトリソグラフィ技術及びドライエッチング技術などを用いて第２絶縁膜１５を選択的にエッチングすることにより形成される。第２絶縁膜１５に設けられる複数の溝１５ａは、周期的なドット状パターンのトポロジーとして、渦巻状に形成される。複数の溝１５ａは、高耐圧ＭＯＳＦＥＴ２６の耐圧領域（半導体基板１の主面の耐圧領域）上において、この後の工程で形成される渦巻状の薄膜抵抗層１８の形状パターンに沿って周期的に連続したドット状パターンのトポリロジーで形成される。この工程において、第１絶縁膜１４及び第２絶縁膜１５を含み、表面に凹凸１７を有する絶縁膜１６が形成される。また、絶縁膜１６の凹凸１７の凹部１７ａ２は第２絶縁膜１５に設けられた溝１５ａによって形成される。また、絶縁膜１６は、この後の工程で渦巻状の薄膜抵抗層１８が形成される薄膜抵抗層形成領域に、この薄膜抵抗層形成領域の周回方向に沿って複数の凹部１７ａ２（第２絶縁膜１５の溝１５ａ）が周期的なドット状パターンとして配置される。
次に、熱処理を施して、図３０に示すように、第２絶縁膜１５の溝１５ａの上縁部（第２絶縁膜１５の表面と溝１５ａの内部の側壁面とが交わる角部）１５ｃをなだらかにする。
次に、図３１（（ａ），（ｂ））及び図３２に示すように、絶縁膜１６の凹凸１７が反映するように、絶縁膜１６の上に半導体基板１の厚さ方向に周期的に振動（蛇行）する薄膜半導体層１８Ａを形成する。この薄膜半導体層１８Ａは、例えば上述した第１の実施形態と同様の条件で形成される。薄膜半導体層１８Ａは、この薄膜半導体層１８Ａに絶縁膜１６の凹凸１７が反映される膜厚、例えば０．２μｍ程度の膜厚で形成される。この工程において、絶縁膜１６の凹部１７ａ２の上縁部（第２絶縁膜１５の溝１５ａの上縁部１５ｃ）がなだらかになっているので、絶縁膜１６の上面から凹部１７ａ２（溝１５ａ）の内部に亘って形成される薄膜半導体層１８Ａのステップカバレージ低下を抑制することができる。
次に、薄膜半導体層１８Ａをフォトリソグラフィ技術及びドライエッチング技術などを用いて選択的にエッチングして、高耐圧ＭＯＳＦＥＴ２６の耐圧領域（オフセット領域２）上の絶縁膜１６の薄膜抵抗層形成領域上に渦巻状の薄膜抵抗層１８のパターンを図２２及び図１に示すように渦巻状に形成する。薄膜抵抗層１８は、一端側が第１主電極端子２１の第１主電極端子形成領域と重畳し、他端側が第２主電極端子２２の第２主電極端子形成領域と重畳するように形成される。
次に、上述した第１の実施形態と同様の工程を施して、層間絶縁膜２０、接続孔２０ａ〜２０ｄ、第１主電極端子２１、第２主電極端子２２、保護膜２３、裏面電極などを形成することにより、本発明の第６の実施形態に係る半導体装置３０Ｆのウエハプロセスがほぼ完了する。
以上説明したように、第６の実施形態に係る半導体装置３０Ｆは、上述した第１の実施形態に係る半導体装置３０Ａと同様に、抵抗性フィールドプレートとして、半導体基板１の厚さ方向（Ｚ方向）に蛇行しながら渦巻状に延在する薄膜抵抗層１８を備えている。したがって、第６の実施形態に係る半導体装置３０Ｆにおいても、第１の実施形態に係る半導体装置３０Ａと同様に、スタンバイ時の低消費電力化を図ることができる。
また、第６の実施形態に係る半導体装置３０Ｆは、薄膜抵抗層１８に半導体基板１の厚さ方向に振動（蛇行）するパターンとして反映される絶縁膜１６の表面の凹凸１７が溝１５ａの有無によって形成されている。この溝１５ａは、位置や形状、そして深さを容易に変更することができる。したがって、第６の実施形態に係る半導体装置３０Ｆは、半導体基板１の厚さ方向（Ｚ方向）に振動（蛇行）しながら渦巻状に周回する薄膜抵抗層１８を容易に形成することができる。
なお、第６の実施形態に係る半導体装置３０Ｆでは、絶縁膜１６の凹凸１７の凹部１７ａ２を形成する溝１５ａが薄膜抵抗層１８の下で薄膜抵抗層１８の周回方向に沿って周期的なドット状パターンとして配置された場合について説明した。しかしながら、本発明はこれに限定されるものではなく、溝１５ａは、第３の実施形態に係る半導体装置３０Ｃのように、絶縁膜１６の凹凸１７を構成する凹部１７ａ１、換言すれば第１絶縁膜１４の凹部用窓部１４ａ１が第１主電極端子２１と第２主電極端子２２とを結ぶ仮想線上に沿って薄膜抵抗層１８を横切るようにして延在し、かつ薄膜抵抗層１８の周回方向に沿って周期的に配置されるようにしてもよい。
また、第６の実施形態に係る半導体装置３０Ｆでは、第１絶縁膜１４及び第２絶縁膜１５を含む絶縁膜１６に溝１５ａを設けて凹凸１７を形成した場合について説明した。しかしながら、本発明はこれに限定されるものではなく、単層の絶縁膜に溝を設けて凹凸を形成するようにしてもよい。
また、第６の実施形態に係る半導体装置３０Ｆでは、フィールドプレート効果が適用される高耐圧素子として高耐圧ＭＯＳＦＥＴ２６を備えた場合について説明した。しかしながら、本発明はこれに限定されるものではなく、第２の実施形態や第４の実施形態のように、高耐圧ダイオードを備えた半導体装置に適用することができる。
〔その他の実施形態〕
高耐圧ＭＯＳＦＥＴ２６では、ｐ型のオフセット領域６を設けるものについて述べたが、オフセット領域６を設けなくてもよい。また、高耐圧ダイオード２７において、高耐圧ＭＯＳＦＥＴ２６で示したｐオフセット領域６を設けてもよい。この場合、オフセット領域６は、第２主電極端子２２と電気的に接続されてもよい。
第１乃至第６の実施形態に係る半導体装置では、それぞれ、高耐圧ＭＯＳＦＥＴ２６もしくは高耐圧ダイオード２７のいずれか１つを形成する場合について示したが、高耐圧ＭＯＳＦＥＴ２６と高耐圧ダイオード２７とを１つの半導体装置に形成することもできる。この場合、第２主電極端子２２は共通として、第１主電極端子２２は分離してそれぞれｎ＋型の第１主電極領域１１およびｎ＋型の第１主電極領域１１ａと接続することが望ましい。また、ｐ型のチャネル形成領域５を環状に形成し、ｐ＋型のピックアップ領域１３とｐ＋型の第２主電極領域１３ａとを共通とし、高耐圧ＭＯＳＦＥＴ２６の箇所にｎ＋型の第２主電極領域１２およびゲート電極９を形成する。
第１乃至第６の実施形態に係る半導体装置では、半導体基板としてシリコン半導体基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、例えば炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの半導体基板を用いた半導体装置に適用することができる。
また、第１乃至第６の実施形態に係る半導体装置では、薄膜抵抗層の形成に用いられる薄膜半導体層として多結晶半導体層を用いた場合について説明したが、本発明はこれに限定されるものではなく、例えばアモルファス半導体層を用いた半導体装置に適用することができる。
また、第１乃至第６の実施形態に係る半導体装置では、フィールドプレート効果が適用される高耐圧能動素子として高耐圧ＭＯＳＦＥＴや高耐圧ダイオードを備えた半導体装置について説明した。しかしながら、本発明はこれに限定されるものではなく、例えばプレーナゲート型のＩＧＢを備えた半導体装置に適用することができる。すなわち、フィールドプレート効果の適用が可能な高耐圧能動素子を備えた半導体装置に適用することができる。
以上、本発明者によってなされた発明を、前述の実施形態に基づき具体的に説明したが、本発明は、前述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
以上説明したように、本発明に係る半導体装置は、スタンバイ時の低消費電力化を図ることができるという効果を有し、高耐圧能動素子の耐圧領域上に絶縁膜を介在して抵抗性フィールドプレートを備えた半導体装置に有用である。
１…ｐ−型の半導体基板
２…ｎ−型のオフセット領域
３…ｎ型のウエル領域
４…ｐ型のウエル領域
５…ｐ型のチャネル形成領域
６…ｐ型のオフセット領域
８…ゲート絶縁膜、
９…ゲート電極
１１…ｎ＋型の第１主電極領域（ドレイン領域）
１１ａ…ｎ＋型の第１主電極領域（カソード領域）
１２…ｎ＋型の第２主電極領域（ソース領域）
１３…ｐ＋型のピックアップ領域
１３ａ…ｐ＋型の第２主電極領域（アノード領域）
１４…第１絶縁膜（選択酸化膜）
１４ａ…凹部用窓部、１４ｂ…第１主電極領域用窓部、１４ｃ…第２主電極領域用窓部
１５…第２絶縁膜（堆積膜）、１５ａ…溝、１５ｃ…上縁部
１６…絶縁膜、１７…凹凸，１７ａ，１７ａ１，１７ａ２…凹部，１７ｂ…凸部
１８…薄膜抵抗層（抵抗性フィールドプレート）、１８Ａ…薄膜半導体層
２０…層間絶縁膜
２０ａ，２０ｂ，２０ｃ，２０ｄ…接続孔
２１…第１主電極端子
２２…第２主電極端子
２３…保護膜
２６…高耐圧ＭＯＳＦＥＴ
２７…高耐圧ダイオード
３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ、３０Ｆ…半導体装置

Claims (11)

  1. 半導体基板の主面上に配置された第１主電極端子と、
    前記主面上において、前記第１主電極端子を囲む位置に前記第１主電極端子から離間して設けられた第２主電極端子と、
    前記第１主電極端子及び前記第２主電極端子の間において、前記主面に形成された絶縁膜と、
    一端側が前記第１主電極端子、他端側が前記第２主電極端子にそれぞれ接続され、前記絶縁膜上に前記第１主電極端子を取り囲むようにして渦巻状に周回する薄膜抵抗層と、
    を備え、
    前記薄膜抵抗層は、前記半導体基板の厚さ方向において上下する周期的な蛇行パターンを示すことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記絶縁膜は、前記第１主電極端子と前記第２主電極端子との間において、表面に凹凸を設けるように複数の凹部を、前記周回する方向に沿って周期的に形成し、
    前記薄膜抵抗層は、前記絶縁膜の凹凸が反映されるように前記絶縁膜の凹凸に沿って形成されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記複数の凹部は、前記薄膜抵抗層の下にドット状パターンとして配置されていることを特徴とする半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記複数の凹部は、前記薄膜抵抗層の周回する方向を横切るようにしてライン状にパターン配置されていることを特徴とする半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記絶縁膜は、前記複数の凹部を設けるように前記半導体基板の主面に選択酸化法で形成された酸化膜からなる第１絶縁膜と、前記第１絶縁膜を覆う第２絶縁膜との複合膜であることを特徴とする半導体装置。
  6. 請求項２に記載の半導体装置において、
    前記複数の凹部は、前記絶縁膜に設けられた溝によって形成されていることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のうちの何れか１項に記載の半導体装置において、
    前記第１主電極端子に接続されるように前記半導体基板の上部に設けられた第１主電極領域と、
    前記第２主電極端子に接続されるように前記半導体基板の上部に設けられた第２主電極領域と、を更に備えることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１主電極領域と前記第２主電極領域との間となる前記薄膜抵抗層のパターンの外側にゲート絶縁膜を介して設けられた制御電極を更に備えることを特徴とする半導体装置。
  9. 半導体基板の主面に、複数の凹部が周回方向に沿って周期的に形成される凹凸を有する絶縁膜を形成する工程と、
    前記絶縁膜上に前記凹凸のパターンが反映される厚さの薄膜半導体層を形成する工程と、
    前記薄膜半導体層に不純物を導入して、前記主面の中央を取り囲むように、渦巻状のパターンとして薄膜抵抗層を形成する工程と、
    前記薄膜抵抗層のパターンで囲まれた前記中央の領域に前記薄膜抵抗層の一端側と接続される第１主電極端子、及び前記薄膜抵抗層の外側に前記薄膜抵抗層の他端側と接続される第２主電極端子をそれぞれ形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記凹凸のパターンを有する絶縁膜を形成する工程は、
    前記半導体基板の主面に選択酸化法で、連続した複数の凹部を有する酸化膜からなる第１絶縁膜を形成する段階と、
    前記第１絶縁膜の上に第２絶縁膜を形成する段階と、
    を含むことを特徴とする半導体装置の製造方法。
  11. 請求項９に記載の半導体装置の製造方法において、
    前記凹凸のパターンを有する絶縁膜を形成する工程は、前記絶縁膜を形成した後、前記絶縁膜に溝を形成する段階を含み、
    前記複数の凹部は、前記溝で形成されることを特徴とする半導体装置の製造方法。
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