JP2023124206A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】プロセスコストの増加を抑えて、抵抗性フィールドプレートを含む高耐圧構造を備えた半導体装置を得る。【解決手段】抵抗性フィールドプレート６は、外側の主電極４から内側の主電極３に徐々に近づくように、平面視して渦巻き状に配置されている。複数のフローティング層８は平面視して高電位領域１を中心として、低電位領域２に向けて放射状に配置される。抵抗性フィールドプレート６は、層間絶縁膜１０を介して複数のフローティング層８上に設けられるため、複数のフローティング層８それぞれの膜厚を反映したフローティング段差Ｓ８を有する。すなわち、抵抗性フィールドプレート６は、周回方向に沿ってフローティング段差Ｓ８が繰り返し発生する態様で設けられる。【選択図】図１

Description

本開示は、半導体基板上に形成した抵抗性フィールドプレートを有する高耐圧構造の半導体装置及びその製造方法に関する。
高耐圧ＩＣ等の高耐圧構造の半導体装置において、容量性フィールドプレートや抵抗性フィールドプレートを用いた高耐圧構造を有する場合が多い。抵抗性フィールドプレートを用いた高耐圧構造を有する半導体装置として例えば特許文献１で開示された半導体装置がある。
特許文献１で開示された半導体装置は、抵抗性フィールドプレート下に設けられる絶縁膜に凹凸形状を形成することにより、抵抗性フィールドプレートの抵抗値を上昇させ、耐圧保持時に流れるリーク電流及び消費電力を低減している。
特開２０１６－０４２５４２号公報
特許文献１で開示された従来の高耐圧構造の半導体装置は、絶縁膜に凹凸形状を形成することにより、絶縁膜状に形成される抵抗性フィールドプレートの抵抗値を増加させている。凹凸形状を有する絶縁膜の製造用の部分的酸化処理やエッチング処理を実行すべく、追加のマスクや加工工程が必要となるため、半導体装置のプロセスコストが増加するという問題点があった。
本開示は、上記問題点を解決するためになされたもので、プロセスコストの増加を抑えて、抵抗性フィールドプレートを含む高耐圧構造を備えた半導体装置を得ることを目的とする。
本開示に係る半導体装置の第１の態様は、半導体基板上に設けられた高電位領域及び低電位領域を有する半導体装置であって、前記低電位領域は前記高電位領域を囲むように前記高電位領域から離れて設けられ、前記高電位領域に電気的に接続して設けられる第１の主電極と、前記低電位領域に電気的に接続して設けられる第２の主電極と、前記第１及び第２の主電極間の高耐圧分離領域に設けられ、前記第１の主電極と前記第２の主電極とを電気的に接続する電極間接続部とを備え、前記電極間接続部は、前記高電位領域を囲むように平面視して渦巻き状に設けられる抵抗性フィールドプレートを含み、前記半導体装置は、前記高耐圧分離領域において、前記抵抗性フィールドプレートの下方に絶縁膜を介して設けられ、導電性を有するフローティング層をさらに備え、前記フローティング層、前記第１の主電極、及び前記第２の主電極は互いに同一形成層に設けられ、前記抵抗性フィールドプレートは前記フローティング層の膜厚を反映したフローティング段差を有する。
本開示に係る半導体装置の第２の態様は、半導体基板上に設けられた高電位領域及び低電位領域を有する半導体装置であって、前記低電位領域は前記高電位領域を囲むように前記高電位領域から離れて設けられ、前記高電位領域に電気的に接続して設けられる第１の主電極と、前記低電位領域に電気的に接続して設けられる第２の主電極と、前記第１及び第２の主電極間の高耐圧分離領域に設けられ、前記第１の主電極と前記第２の主電極とを電気的に接続する電極間接続部とを備え、前記電極間接続部は、互いに分離して設けられた複数の薄膜抵抗体と、各々が積層構造で設けられる少なくとも一つの高抵抗接続部材とを含み、前記少なくとも一つの高抵抗接続部材はそれぞれ、前記複数の薄膜抵抗体のうち隣接関係にある一対の薄膜抵抗体間を電気的に接続し、前記複数の薄膜抵抗体と前記少なくとも一つの高抵抗接続部材を含む主要配線領域は、平面視して前記高電位領域を囲むように渦巻き状に設けられる。
本開示の半導体装置の第１の態様において、抵抗性フィールドプレートは、フローティング層の膜厚を反映したフローティング段差を有する分、形成長が長くなり抵抗値が増加する。
さらに、導電性を有するフローティング層は第１及び第２の主電極と同一形成層に設けられるため、第１及び第２の主電極の製造時にフローティング層を併せて製造できる分、製造プロセスに要するプロセスコストの増加を抑えることができる。
その結果、本開示の半導体装置の第１の態様は、プロセスコストの増加を抑え、かつ、抵抗性フィールドプレートの抵抗値の増大を図ることにより、抵抗性フィールドプレートを用いた耐圧構造において、第１主電極と第２の主電極との間を流れるリーク電流の低減化を図ることができる。
本開示の半導体装置の第２の態様において、複数の薄膜抵抗体のうち隣接関係にある一対の薄膜抵抗体間が高抵抗接続部材によって電気的に接続される。このため、少なくとも一つの高抵抗接続部材それぞれの抵抗値を高くすることにより、主要配線領域の抵抗値を増加させることができる。
その結果、本開示の半導体装置の第２の態様は、主要配線領域の抵抗値の増大を図ることにより、複数の薄膜抵抗体を用いた耐圧構造において、第１主電極と第２の主電極との間の流れるリーク電流の低減化を図ることができる。
さらに、本開示の半導体装置の第２の態様は、主要配線領域の抵抗値の増加に際し、主要配線領域以外の構成部材を用いていない分、製造プロセスに要するコストの増加を抑えることができる。
実施の形態１である高耐圧半導体装置の上面構造を示す説明図である。 図１のＡ－Ａ断面構造を示す断面図である。 図１のＢ－Ｂ断面構造を示す断面図である。 実施の形態１の変形例の上面構造を示す説明図である。 図４のＡ２－Ａ２断面構造を示す断面図である。 実施の形態２である高耐圧半導体装置の上面構造を示す説明図である。 図６のＣ－Ｃ断面構造を示す断面図である。 図６のＤ－Ｄ断面構造を示す断面図である。 実施の形態３である高耐圧半導体装置の上面構造を示す説明図である。 図９のＥ－Ｅ断面構造を示す断面図である。 図９のＦ－Ｆ断面構造を示す断面図である。 実施の形態３の変形例の上面構造を示す説明図である。 実施の形態４である高耐圧半導体装置の上面構造を示す説明図である。 図１３のＧ－Ｇ断面構造を示す断面図である。 図１３のＨ－Ｈ断面構造を示す断面図である。 実施の形態４の変形例の断面構造を示す断面図である。
＜実施の形態１＞
図１は本開示の実施の形態１の半導体装置である高耐圧半導体装置５１の上面構造を示す説明図である。実施の形態１の高耐圧半導体装置５１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ等のパワーデバイスを駆動・制御するＨＶＩＣ（High Voltage Integrated Circuit）チップとして機能している。図１では、高電位領域１及び低電位領域２とこれらの領域１、２間を分割する高耐圧分離領域ＷＳを模式的に示している。
また、図２は図１のＡ－Ａ断面構造を示す断面図であり、図３は図１のＢ－Ｂ断面構造を示す断面図である。図１～図３それぞれにＸＹＺ直交座標系を記している。
図１～図３に示すように、実施の形態１の半導体装置である高耐圧半導体装置５１は、半導体基板であるＰ－型シリコン基板１９上に設けられる高電位領域１及び低電位領域２を有している。図１～図３に示すように、高電位領域１はＰ－型シリコン基板１９上の内側に設けられ、低電位領域２は平面視して高電位領域１を囲むように、高電位領域１の外側に高電位領域１から離れて設けられる。
図２に示すように、絶縁膜７上から絶縁膜２２上にかけて第１の主電極となる主電極３が設けられている。主電極３は図示しない外部配線等の電気的接続手段を介して、高電位領域１に設けられたＮ＋型拡散層１７と電気的に接続される。したがって、第１の主電極となる主電極３は高電位領域１に電気的に接続されている。
また、図２に示すように、絶縁膜７上から絶縁膜２３上にかけて第２の主電極となる主電極４が設けられている。主電極４は図示しない外部配線等の電気的接続手段を介して、低電位領域２に設けられるＰ＋型拡散層１８と電気的に接続される。したがって、第２の主電極となる主電極４は低電位領域２に電気的に接続されている。
Ｐ－型シリコン基板１９上において、主電極３と主電極４との間の領域が高耐圧分離領域ＷＳとなる。高耐圧分離領域ＷＳに第１の主電極となる主電極３と第２の主電極となる主電極４とを電気的に接続する電極間接続部が設けられる。
図１に示すように、電極間接続部は、２つのジャンパー配線５と１つの抵抗性フィールドプレート６とを含んで構成される。２つのジャンパー配線５のうち、高電位領域１側のジャンパー配線５がジャンパー配線５Ａに分類され、低電位領域２側のジャンパー配線５がジャンパー配線５Ｂに分類される。
ジャンパー配線５Ａは高電位領域１に電気的に接続され、ジャンパー配線５Ｂは低電位領域２に電気的に接続される。そして、抵抗性フィールドプレート６において、高電位領域１側の端部がジャンパー配線５Ａに電気的に接続され、低電位領域２側の端部がジャンパー配線５Ｂに電気的に接続される。
上述した２つのジャンパー配線５及び１つの抵抗性フィールドプレート６を含む電極間接続部によって、主電極３と主電極４との間が電気的に接続される。主電極３及び主電極４はそれぞれドープトポリシリコンを構成材料としている。
電極間接続部の主要構成要素となる抵抗性フィールドプレート６は、外側の主電極４から内側の主電極３に徐々に近づくように、平面視して渦巻き状に配置されている。このように、抵抗性フィールドプレート６は、平面視して高電位領域１を複数回周回して設けられるため、周回数に対応した複数の周回プレート領域に分類される。
例えば、図２に示すように、抵抗性フィールドプレート６は、高電位領域１から低電位領域２にかけて、周回プレート領域６１～６３に分類することができる。抵抗性フィールドプレート６において、周回プレート領域６１が最も内側の周回プレート領域となり、周回プレート領域６３が最も外側の周回プレート領域となる。
なお、図２において、高耐圧分離領域ＷＳの中央に設けられた破断線は抵抗性フィールドプレート６の周回プレート領域数が“３”を超える構造の多様性を考慮したものである。以下、図１の構造に倣って周回プレート領域数が最大“３”として説明する。
２つのジャンパー配線５はそれぞれ、例えばコンタクトホールと第１層のメタル配線とを含んで構成される。第１層のメタル配線層は主電極３及び主電極４の形成層より上方の形成層となる。なお、ジャンパー配線５を後述する実施の形態３のジャンパー配線３０や実施の形態４のジャンパー配線２５のように積層構造にしても良い。
実施の形態１の高耐圧半導体装置５１は、高耐圧分離領域ＷＳに形成され、各々が導電性を有する複数のフローティング層８をさらに備えている。複数のフローティング層８は層間絶縁膜１０を介して抵抗性フィールドプレート６の下方に設けられる。
複数のフローティング層８は平面視して高電位領域１を中心として、低電位領域２に向けて放射状に配置される。すなわち、複数のフローティング層８はそれぞれ、平面視して抵抗性フィールドプレート６が周回する周回方向を横断する方向である周回横断方向に延びて設けられる。
図２及び図３に示すように、複数のフローティング層８はそれぞれ、抵抗性フィールドプレート６に対し、複数の周回プレート領域それぞれの下方に設けられる。例えば、図２に示すように、１単位のフローティング層８は、周回プレート領域６１～６３それぞれの下方に設けられる。
このように、高耐圧半導体装置５１において、抵抗性フィールドプレート６は、層間絶縁膜１０を介して複数のフローティング層８上に設けられるため、複数のフローティング層８それぞれの膜厚を反映したフローティング段差Ｓ８を有することになる。すなわち、抵抗性フィールドプレート６は、渦巻きの周回方向に沿ってフローティング段差Ｓ８が繰り返し発生する態様で設けられる。
また、図２に示すように、複数のフローティング層８は、主電極３及び主電極４と同一形成層に設けられる。すなわち、複数のフローティング層８、第１の主電極である主電極３、及び第２の主電極である主電極４は互いに同一形成層となる絶縁膜７上に設けられる。
次に、Ｐ－型シリコン基板１９上の構造について説明する。Ｐ－型シリコン基板１９上にＮ－型拡散層１２が設けられる。また、Ｐ－型シリコン基板１９の上層部からＮ＋型拡散層１１の下層部にかけて選択的にＮ＋型拡散層１１が設けられる。さらに、高耐圧分離領域ＷＳにおいて、Ｎ－型拡散層１２の上層部に絶縁膜７が設けられる。絶縁膜７は主電極３及び主電極４それぞれの下方に延びて設けられる。
また、高電位領域１において、Ｎ－型拡散層１２の上層部にＮ型拡散層１４が設けられ、Ｎ型拡散層１４の上層部にＮ＋型拡散層１７及び絶縁膜７が設けられる。
また、主電極３の下方において、Ｎ－型拡散層１２の上層部に絶縁膜２２が設けられる。主電極３は絶縁膜７の一部上から絶縁膜２２上にかけて設けられる。前述したように、主電極３はＮ＋型拡散層１７と電気的に接続されている。
さらに、低電位領域２において、Ｎ－型拡散層１２に隣接してＰ－型拡散層１３が設けられ、Ｐ－型拡散層１３の上層部にＰ型拡散層１５が選択的に設けられる。さらに、Ｐ－型拡散層１３の上層部からＮ－型拡散層１２の上層部にかけてＰ型拡散層１６が設けられる。Ｐ型拡散層１６上にＰ＋型拡散層１８が設けられる。
また、主電極４の下方において、Ｎ－型拡散層１２の上層部に絶縁膜２３が設けられる。高耐圧分離領域ＷＳに設けられる絶縁膜７は主電極３下の絶縁膜２２及び主電極４下の絶縁膜２３それぞれと隣接して設けられる。
主電極４は絶縁膜７の一部上から絶縁膜２３上にかけて設けられる。前述したように、主電極４はＰ＋型拡散層１８と電気的に接続されている。
以下、各半導体層１１～１８の働きについて説明する。
Ｎ＋埋込層となるＮ＋型拡散層１１は、高電位領域１内の図示しないＰ型拡散領域とＰ－型シリコン基板１９との間のパンチスルー耐圧を向上させて分離する働きを有している。
Ｎ－型拡散層１２はＮウエル領域として機能し、Ｐ－型拡散層１３はＰウエル領域として機能する。Ｐ－型拡散層１３とＰ－型シリコン基板１９の双方からＮ－型拡散層１２に空乏層を伸ばして高耐圧を保持することができる。
高電位領域１において、Ｎ型拡散層１４は反転防止層として機能し、Ｎ＋型拡散層１７と平面視して重複する領域に形成されており、Ｎ型のオーミックコンタクトを取りやすくしている。また、高電位領域１における絶縁膜７の下方のＮ型拡散層１４は、絶縁膜７上に形成される図示しない配線の負電位によってＰ型に反転するのを防止している。
低電位領域２において、Ｐ型拡散層１５は反転防止層として機能し、絶縁膜７の下方のＰ－型拡散層１３が絶縁膜７上に形成される図示しない配線の正電位によって、Ｎ型に反転するのを防止している。
Ｐ型拡散層１６はＰ型のボディ領域として機能する。Ｐ型拡散層１６は、Ｐ＋型拡散層１８と平面視して同一領域に形成されており、Ｐ型のオーミックコンタクトを取りやすくしている。また、Ｐ型拡散層１６は、その他素子の形成にも用いられる場合がある。
Ｎ＋型拡散層１７はＮ型コンタクト領域として機能する。すなわち、Ｎ＋型拡散層１７は、図示しない配線がＮ型拡散層１４とオーミックコンタクトをとるために必要な領域となる。
Ｐ＋型拡散層１８はＰ型コンタクト領域として機能する。すなわち、Ｐ＋型拡散層１８は、図示しない配線がＰ型拡散層１６にオーミックコンタクトをとるために必要な領域となる。
（複数のフローティング層８の製法）
前述したように、複数のフローティング層８、第１の主電極である主電極３、及び第２の主電極である主電極４は互いに同一形成層に設けられる。
したがって、例えば、実施の形態１における半導体装置の製造方法の一部として、以下のステップＳ１～Ｓ３を実行することにより、複数のフローティング層８、主電極３及び主電極４を同時に製造することができる。
Ｓ１：高濃度にＮ型ドーピングされた低抵抗のドープトポリシリコンを、Ｐ－型シリコン基板１９の上方に設けられた絶縁膜７、絶縁膜２２及び絶縁膜２３上に堆積して導電性を有するポリシリコン層を得る。
Ｓ２：ステップＳ１で得られたポリシリコン層上に写真製版でレジストをパターニングする。
Ｓ３：ステップＳ２でパターニングされたレジストをマスクとして、異方性のドライエッチング処理を実行して、ステップＳ１で得られたポリシリコン層をエッチングすることにより、複数のフローティング層８、主電極３及び主電極４を同時に得る。
この際、複数のフローティング層８、主電極３及び主電極４それぞれの構成材料は、高濃度にＮ型ドーピングされた低抵抗のドープトポリシリコンとなる。すなわち、フローティング層８、主電極３及び主電極４は同一の構成材料で形成される。
このように、実施の形態１の基本構成である高耐圧半導体装置５１は、同一の構成材料を用いてステップＳ１～Ｓ３を含む加工処理を実行することにより、主電極３及び主電極４と同時に複数のフローティング層８を形成している。
なお、抵抗性フィールドプレート６は、例えば、フローティング層８上に熱ＣＶＤ法を用いて５０ｎｍ程度の膜厚の酸化膜を形成した後、絶縁膜上にノンドープの高抵抗なポリシリコンを構成材料としたポリシリコン層を堆積させ、イオン注入によってポリシリコン層を所望の抵抗値に調整する。その後、写真製版でレジストの平面視パターンを形成した後、パターニングされたレジストをマスクとして、絶縁膜及び高抵抗なポリシリコン層に対し等方性のドライエッチング処理を実行して層間絶縁膜１０及び抵抗性フィールドプレート６を得る。
（効果）
図１～図３で示した実施の形態１の高耐圧半導体装置５１の基本構成において、抵抗性フィールドプレート６は、フローティング層８の膜厚を反映したフローティング段差Ｓ８を有する分、形成長が長くなり抵抗値が増加する。
さらに、各々が導電性を有するフローティング層８は主電極３及び主電極４と同一形成層に設けられるため、主電極３及び主電極４の製造時に複数のフローティング層８を併せて製造できる分、製造プロセスに要するプロセスコストの増加を抑えることができる。
すなわち、実施の形態１の高耐圧半導体装置５１の製造方法は、Ｐ－型シリコン基板１９上に導電性を有するポリシリコン層を堆積するステップＳ１と、ステップＳ１で得られたポリシリコン層をパターニングして、複数のフローティング層８、主電極３及び主電極４を同時に形成するステップＳ２及びＳ３とを備えている。
このように、実施の形態１の半導体装置の製造方法は、上述したステップＳ１～Ｓ３を実行することにより、主電極３及び主電極４の形成時に複数のフローティング層８を併せて形成することができる。したがって、複数のフローティング層８を設けるための追加のマスクや追加の加工工程の必要性はないため、プロセスコストの増加を抑えることができる。
その結果、実施の形態１の半導体装置５１は、プロセスコストの増加を抑え、かつ、抵抗性フィールドプレート６の抵抗値の増大を図ることにより、抵抗性フィールドプレート６を用いた耐圧構造において、主電極３と主電極４との間を流れるリーク電流の低減化を図ることができる。
また、実施の形態１の高耐圧半導体装置５１において、複数のフローティング層８はそれぞれ複数の周回プレート領域となる周回プレート領域６１～６３の下方に設けられるため、１つのフローティング層により、抵抗性フィールドプレート６における周回プレート領域６１～６３との間に少なくとも２つのフローティング段差Ｓ８を設けることができる。
例えば、図１において、＋Ｙ方向側の上方に設けられるフローティング層８によって周回プレート領域６１～６３との間に３つのフローティング段差Ｓ８が設けられ、－Ｙ方向側の下方に設けられるフローティング層８によって周回プレート領域６１及び６２との間に２つのフローティング段差Ｓ８が設けられる。
したがって、実施の形態１の高耐圧半導体装置５１は、抵抗性フィールドプレート６の形成長を効果的に長くして、抵抗性フィールドプレート６の抵抗値の増加を効率的に図ることができる。
上述したように、実施の形態１の高耐圧半導体装置５１によれば、抵抗性フィールドプレート６は、フローティング段差Ｓ８が渦巻きの周回方向に沿って繰り返し発生する態様で形成されている。フローティング段差Ｓ８の発生数に応じて、抵抗性フィールドプレート６の形成長が長くなる結果、抵抗性フィールドプレート６の抵抗値が上昇する。
その結果、実施の形態１の高耐圧半導体装置５１は、耐圧保持時のリーク電流及び消費電力を低減できる。
（変形例）
図４は実施の形態１の変形例である高耐圧半導体装置５１Ｂの上面構造を示す説明図である。図５は図４のＡ２－Ａ２断面構造を示す断面図であり、図４及び図５それぞれにＸＹＺ直交座標系を記している。
以下、図１～図３で示した高耐圧半導体装置５１と同様な特徴は、同一符号を付して説明を適宜省略し、高耐圧半導体装置５１Ｂの特徴部分を中心に説明する。
なお、図５において、高耐圧分離領域ＷＳの中央に設けられた破断線は抵抗性フィールドプレート６の周回プレート領域数が“３”を超える構造の多様性を考慮したものである。以下、図４の構造に倣って周回プレート領域数が最大“３”として説明する。
図４に示すように、高電位領域１には複数のＭＯＳＦＥＴ４１が設けられ、低電位領域２には複数のＭＯＳＦＥＴ４２が設けられる。図４では２つのＭＯＳＦＥＴ４１と４つのＭＯＳＦＥＴ４２を示している。ＭＯＳＦＥＴ４１が第１のＭＯＳＦＥＴとなり、ＭＯＳＦＥＴ４２が第２のＭＯＳＦＥＴとなる。このように、高耐圧半導体装置５１Ｂは複数の第１及び第２のＭＯＳＦＥＴを有している。
高電位領域１に設けられる複数のＭＯＳＦＥＴ４１はそれぞれゲート電極Ｇ１、ソース領域８２及びドレイン領域８３を有している。
低電位領域２に設けられる複数のＭＯＳＦＥＴ４２はそれぞれゲート電極Ｇ２、ソース領域７２及びドレイン領域７３を有している。
図５に示すように、低電位領域２において、各々がＰ＋型のソース領域７２及びドレイン領域７３は、Ｎ－型拡散層１２の上層部に選択的に設けられ、ソース領域７２及びドレイン領域７３間のＮ－型拡散層１２上にゲート酸化膜７４介してゲート電極Ｇ２が設けられる。
なお、図５では図示していないが、高電位領域１に形成されるＭＯＳＦＥＴ４１も、ＭＯＳＦＥＴ４２と同様な構造を有している。すなわち、ＭＯＳＦＥＴ４１において、各々がＰ＋型のソース領域８２及びドレイン領域８３は、Ｎ－型拡散層１２の上層部に選択的に設けられ、ソース領域８２及びドレイン領域８３間のＮ－型拡散層１２上にゲート酸化膜８４介してゲート電極Ｇ２が設けられる。
変形例である高耐圧半導体装置５１Ｂは、複数のフローティング層８と、複数のＭＯＳＦＥＴ４１それぞれのゲート電極Ｇ１と、複数のＭＯＳＦＥＴ４２それぞれのゲート電極Ｇ２とを互いに同一形成層に設けている。
（フローティング層８の製法）
前述したように、変形例の高耐圧半導体装置５１Ｂにおいて、フローティング層８は、主電極３及び主電極４に加え、さらに、ＭＯＳＦＥＴ４１のゲート電極Ｇ１及びＭＯＳＦＥＴ４２のゲート電極Ｇ２と同一形成層に設けられる。
したがって、実施の形態１の変形例における半導体装置の製造方法の一部として、例えば、以下のステップＳ１１～Ｓ１３を実行することにより、複数のフローティング層８、主電極３、主電極４、複数のＭＯＳＦＥＴ４１のゲート電極Ｇ１及び複数のＭＯＳＦＥＴ４２のゲート電極Ｇ２を製造することができる。
Ｓ１１：高濃度にＮ型ドーピングされた低抵抗のドープトポリシリコンを絶縁膜７、絶縁膜２２、絶縁膜２３、ゲート酸化膜７４及びゲート酸化膜８４上に堆積して導電性を有するポリシリコン層を得る。
Ｓ１２：ステップＳ１１で得られたポリシリコン層上に写真製版でレジストをパターニングする。
Ｓ１３：ステップＳ１２でパターニングされたレジストをマスクとして、異方性のドライエッチング処理を実行して、ステップＳ１で得られたポリシリコン層をエッチングすることにより、複数のフローティング層８、主電極３、主電極４、複数のＭＯＳＦＥＴ４１のゲート電極Ｇ１及び複数のＭＯＳＦＥＴ４２のゲート電極Ｇ２を同時に得る。
この際、複数のフローティング層８、主電極３、主電極４、複数のＭＯＳＦＥＴ４１のゲート電極Ｇ１及び複数のＭＯＳＦＥＴ４２のゲート電極Ｇ２それぞれの構成材料は、高濃度にＮ型ドーピングされた低抵抗のドープトポリシリコンとなる。すなわち、フローティング層８、主電極３及び主電極４並びにゲート電極Ｇ１及びＧ２は同一の構成材料で形成される。
このように、実施の形態１の変形例である高耐圧半導体装置５１Ｂでは、同一の構成材料を用いてステップＳ１１～Ｓ１３を含む加工処理を実行することにより、主電極３、主電極４、ＭＯＳＦＥＴ４１のゲート電極Ｇ１及びＭＯＳＦＥＴ４２のゲート電極Ｇ２と同時にフローティング層８を形成している。
なお、抵抗性フィールドプレート６は、例えば、以下のように製造される。まず、フローティング層８上及びＭＯＳＦＥＴ４１及び４２のゲート形成領域上に熱ＣＶＤ法を用いて５０ｎｍ程度の膜厚の酸化膜を堆積した後、絶縁膜上にノンドープの高抵抗ポリシリコンを堆積してポリシリコン層を得る。その後、イオン注入によってポリシリコン層を所望の抵抗値に調整する。その後、写真製版でレジストの平面視パターンを形成した後、パターニングされたレジストをマスクとして、酸化膜及び高抵抗ポリシリコンに対し等方性のドライエッチング処理を実行して、層間絶縁膜１０及び抵抗性フィールドプレート６を得る。
（効果）
このように、実施の形態１の変形例である高耐圧半導体装置５１Ｂにおいて、フローティング層８は第１及び第２のＭＯＳＦＥＴとなるＭＯＳＦＥＴ４１及び４２それぞれのゲート電極Ｇ１及びＧ２と同一形成層に設けられる。
したがって、高耐圧半導体装置５１Ｂは、主電極３、主電極４、複数のゲート電極Ｇ１、複数のゲート電極Ｇ２の製造時に複数のフローティング層８を併せて製造できる。
その結果、実施の形態１の変形例である高耐圧半導体装置５１Ｂは、高電位領域１及び低電位領域２それぞれにＭＯＳＦＥＴを有する構造で製造プロセスに要するプロセスコストの増加を抑えることができる。
すなわち、高耐圧半導体装置５１Ｂの製造方法の一部として上述したステップＳ１１～Ｓ１３を実行することにより、主電極３、主電極４、複数のゲート電極Ｇ１及び複数のゲート電極Ｇ２の形成時に複数のフローティング層８を併せて形成することができる。
したがって、ＭＯＳＦＥＴ４１及び４２を有する高耐圧半導体装置５１Ｂにおいて、複数のフローティング層８を設けるための追加のマスクや追加の加工工程の必要性はないため、プロセスコストの増加を抑えることができる。
高耐圧半導体装置５１Ｂにおいて、フローティング層８を、例えば、ゲート電極Ｇ１及びゲート電極Ｇ２と同じ構成材料のドープトポリシリコンで形成している。したがって、フローティング層８の膜厚を過度に厚膜化すると、ゲート電極Ｇ１及びＧ２として求められる加工精度も満足できなくなり、チップサイズの大幅な増加をもたらす。
このため、変形例におけるフローティング層８の厚みは、ゲート電極Ｇ１及びＧ２として求められる加工精度及び抵抗値を満たすように設計した後、フローティング層８としての厚みはそれに倣うのが望ましい。
高耐圧半導体装置５１Ｂにおいて、ＨＶＩＣ用途で用いるＭＯＳＦＥＴのゲート電極の膜厚は、その必要加工精度等から１００ｎｍ以上としているのが一般的である。このため、実施の形態１の変形例として、ゲート電極の膜厚を考慮してフローティング層８の膜厚を設計するのがより好適である。すなわち、フローティング層８の膜厚を、ＭＯＳＦＥＴ４１及び４２のゲート電極Ｇ１及びＧ２の膜厚と同程度に設定することが望ましい。この場合、フローティング段差Ｓ８の高低差もフローティング層８の膜厚と同程度となる。
上述したように、ゲート電極Ｇ１及びゲート電極Ｇ２の膜厚は１００ｎｍ以上であることが一般的である。したがって、フローティング層８の膜厚をゲート電極Ｇ１及びＧ２の膜厚と同程度の１００ｎｍ以上にすることにより、１００ＭＯＳＦＥＴ４１及び４２それぞれのゲート電極Ｇ１及びＧ２の精度に影響を与えることなく、変形例の高耐圧半導体装置５１Ｂを製造することができる。この際、フローティング段差Ｓ８の高低差も１００ｎｍ以上となる。
（複数のフローティング層８の形状や膜厚の多様性について）
高耐圧半導体装置５１及び高耐圧半導体装置５１Ｂにおいて、図１や図４で示す複数のフローティング層８はそれぞれ平面視して長方形状を呈し、高電位領域１から低電位領域２にかけて複数のフローティング層８を放射状に配置している。
しかし、複数のフローティング層８の数、複数のフローティング層８の平面形状、複数のフローティング層８の形成間隔、配置態様は図１～図５で示した態様に限定されない。例えば、複数のフローティング層８それぞれの平面形状を長方形パターンの四隅をカットした八角形状にしても良く、複数のフローティング層８それぞれの長方形状の四隅の形状を円弧状にカーブさせても良い。
また、複数のフローティング層８の疎密度合いを調整して、例えば、高電位領域１の外周全周を取り囲むように配置せずに、高電位領域１の外周の一部分の領域のみに限定された数のフローティング層８を配置しても良い。高電位領域１の外周の一部分として、例えば、高電位領域１が平面視して矩形状に近い場合、高電位領域１の一辺分とすることが考えられる。
ただし、抵抗性フィールドプレート６の抵抗値はフローティング層８によって生じるフローティング段差Ｓ８に応じて増加し、リーク電流及び消費電力低減の効果が顕著になるため、プロセス加工精度等の制約を満たす限りにおいて、複数のフローティング層８を密に配置することが望ましい。
また、フローティング層８の膜厚に関しては、厚くするほどフローティング層８によって生じるフローティング段差Ｓ８の高低差が大きくなる。そして、フローティング段差Ｓ８の高低差が大きいほど、抵抗性フィールドプレート６の抵抗値も増加し、リーク電流及び消費電力低減の効果が顕著になる。
ただし、フローティング層８の膜厚を厚くすると、フローティング層８自体及びフローティング層８上に形成する抵抗性フィールドプレート６のパターニングが困難になり、プロセスコストの増加も招いてしまう。この点を考慮して、フローティング層８の膜厚を適切に設定することが望ましい。
＜実施の形態２＞
図６は本開示の実施の形態２の半導体装置である高耐圧半導体装置５２の上面構造を示す説明図である。実施の形態２の高耐圧半導体装置５２は、実施の形態１の高耐圧半導体装置５１と同様、ＩＧＢＴやパワーＭＯＳＦＥＴ等のパワーデバイスを駆動・制御するＨＶＩＣチップとして機能している。図６では、高電位領域１及び低電位領域２とこれらの領域１、２間を分割する高耐圧分離領域ＷＳを模式的に示している。
また、図７は図６のＣ－Ｃ断面構造を示す断面図であり、図８は図６のＤ－Ｄ断面構造を示す断面図である。図６～図８それぞれにＸＹＺ直交座標系を記している。
以下、図１～図３で示した実施の形態１の基本構成となる高耐圧半導体装置５１と同様な特徴は、同一符号を付して説明を適宜省略し、高耐圧半導体装置５２の特徴部分を中心に説明する。
実施の形態２の半導体装置である高耐圧半導体装置５２は、互いに分離した複数の分割フローティング層２０を有し、図６に示すように、複数の分割フローティング層２０は平面視して比較的狭いドット形状を呈している。
高耐圧半導体装置５２において、高耐圧半導体装置５１と同様、低電位領域２は平面視して高電位領域１を囲んで設けられており、抵抗性フィールドプレート６は、平面視して高電位領域１を複数回周回して設けられる複数の周回プレート領域を有している。
実施の形態２の高耐圧半導体装置５２において、複数の分割フローティング層２０は、それぞれ複数の周回プレート領域のうち一の周回プレート領域の下方に設けられる。
図７に示すように、抵抗性フィールドプレート６は、高電位領域１から低電位領域２にかけて、周回プレート領域６１～６３に分類することができる。抵抗性フィールドプレート６において、周回プレート領域６１が最も内側の周回プレート領域となり、周回プレート領域６３が最も外側の周回プレート領域となる。
なお、図７において、高耐圧分離領域ＷＳの中央に設けられた破断線は抵抗性フィールドプレート６の周回プレート領域数が“３”を超える構造の多様性を考慮したものである。以下、図６の構造に倣って周回プレート領域数が最大“３”として説明する。
図７に示された３つの分割フローティング層２０は、高電位領域１から低電位領域２にかけて、分割フローティング層２０１～２０３に分類することができる。３つの分割フローティング層２０のうち、分割フローティング層２０１が最も内側の分割フローティング層２０となり、分割フローティング層２０３が最も外側の分割フローティング層２０となる。
分割フローティング層２０１～２０３において、分割フローティング層２０１は周回プレート領域６１の下方にのみ設けられ、分割フローティング層２０２は周回プレート領域６２の下方にのみ設けられ、分割フローティング層２０３は周回プレート領域６３の下方にのみ設けられる。
（効果）
実施の形態２の高耐圧半導体装置５２において、複数の分割フローティング層２０はそれぞれ、抵抗性フィールドプレート６の複数の周回プレート領域のうち一の周回プレート領域の下方にのみ設けられる。すなわち、抵抗性フィールドプレート６との間に、複数の分割フローティング層２０の個数分のフローティング段差Ｓ８を設けることができる。
したがって、実施の形態２の高耐圧半導体装置５２は、抵抗性フィールドプレート６の形成長をより長くして、抵抗性フィールドプレート６の抵抗値の増加を図ることができる。
さらに、各々が導電性を有する複数の分割フローティング層２０は主電極３及び主電極４と同一形成層に設けられるため、実施の形態１の高耐圧半導体装置５１と同様、主電極３及び主電極４の製造時に複数のフローティング層８を併せて製造できる分、製造プロセスに要するプロセスコストの増加を抑えることができる。
加えて、実施の形態２の高耐圧半導体装置５２において、複数の分割フローティング層２０のうち高電位領域側の分割フローティング層２０は、他の分割フローティング層とは分離されている。具体的には、図７に示すように、分割フローティング層２０１は分割フローティング層２０２及び２０３から分離されている。
このため、高耐圧半導体装置５２において、高電位領域１側の分割フローティング層２０となる分割フローティング層２０１が容量結合して比較的高い高フィールドプレート電位となっても、高フィールドプレート電位が低電位領域側の分割フローティング層２０となる分割フローティング層２０３に伝わることはない。
したがって、実施の形態２の高耐圧半導体装置５２は、高耐圧分離領域ＷＳにおける電位分布の不均衡現象が生じることを抑止して、電位分布の不均衡現象に起因する装置の耐圧の低下を回避することができる。
以下、上記効果について詳述する。実施の形態１の高耐圧半導体装置５１及び５１Ｂでは、１単位のフローティング層８が高電位領域１側から低電位領域２側に向かって延在している。具体的には、図２に示すように、１つのフローティング層８は周回プレート領域６１の下方から周回プレート領域６３の下方にまで延びて形成されている。
このため、フローティング層８が高電位領域１と容量結合して高フィールドプレート電位になると、低電位領域２に近い領域までフィールドプレート電位が高くなって、高耐圧分離領域ＷＳ全体の電位分布の不均衡が生じ、この電位分布の不均衡現象により、Ｎ－型拡散層１２内の空乏層の伸び方が場所によって不均一となる結果、高耐圧半導体装置５１及び５１Ｂの耐圧が低下する懸念があった。
一方、実施の形態２の高耐圧半導体装置５２では、各々の平面形状がドット状の複数の分割フローティング層２０がそれぞれ分断されており、高電位領域１側の高フィールドプレート電位を段階的に低下させることができるため、上述した電位分布の不均衡現象発生を効果的に抑止できる。
その結果、実施の形態２の高耐圧半導体装置５２は、Ｎ－型拡散層１２内の空乏層が均一に伸びるため、耐圧の低下を回避することができる。
また、複数の分割フローティング層２０それぞれ比較的面積が小さいドット状に設けられるため、複数の分割フローティング層２０の配置の自由度が向上して、周回方向に沿ってより多くの分割フローティング層２０を密に配置できるようになる。このため、実施の形態２の高耐圧半導体装置５２は、抵抗性フィールドプレート６のリーク電流と消費電力を低減する効果をより顕著に発揮することができる。
また、実施の形態２の高耐圧半導体装置５２においても、図４及び図５で示した高耐圧半導体装置５１Ｂのような変形例の高耐圧半導体装置５２Ｂを実現することができる。
すなわち、高耐圧半導体装置５１Ｂにおいて、複数の分割フローティング層２０と、複数のＭＯＳＦＥＴ４１それぞれのゲート電極Ｇ１と、複数のＭＯＳＦＥＴ４２それぞれのゲート電極Ｇ２とを互いに同一形成層に設けることができる。
（複数の分割フローティング層２０の形状や膜厚の多様性について）
図６ではドット状の分割フローティング層２０を平面視して四角形パターンとして高電位領域１から低電位領域２の間の領域に一定密度で配置しているが、実施の形態２では、チップ上面から見た分割フローティング層２０の数や間隔、形状、配置位置は問わない。
例えば、分割フローティング層２０の平面形状を四角形パターンの四隅をカットした八角形のパターンにしても良いし、また、分割フローティング層２０の四隅の形状を円弧状にカーブさせても良い。また、ドット状の分割フローティング層２０の疎密度合いを調整して、例えば、高電位領域１の外周全周を取り囲むように配置せずに高電位領域１の外周の一部分にのみドット状の分割フローティング層２０を配置しても良い。
ただし、抵抗性フィールドプレート６の抵抗値は複数の分割フローティング層２０によって生じるフローティング段差Ｓ８の数に応じて増加し、リーク電流及び消費電力低減の効果が顕著になるため、プロセス加工精度等の制約を満たす限りにおいて。複数の分割フローティング層２０は密に配置することが望ましい。
＜実施の形態３＞
図９は本開示の実施の形態３の半導体装置である高耐圧半導体装置５３の上面構造を示す説明図である。実施の形態３の高耐圧半導体装置５３は、高耐圧半導体装置５１と同様、ＩＧＢＴやパワーＭＯＳＦＥＴ等のパワーデバイスを駆動・制御するＨＶＩＣチップとして機能している。図９では、高電位領域１及び低電位領域２とこれらの領域１、２間を分割する高耐圧分離領域ＷＳを模式的に示している。
また、図１０は図９のＥ－Ｅ断面構造を示す断面図であり、図１１は図９のＦ－Ｆ断面構造を示す断面図である。図９～図１１それぞれにＸＹＺ直交座標系を記している。
以下、図１～図３で示した実施の形態１の基本構成となる高耐圧半導体装置５１と同様な特徴は、同一符号を付して説明を適宜省略し、実施の形態３の高耐圧半導体装置５３の特徴部分を中心に説明する。
実施の形態３の半導体装置である高耐圧半導体装置５３は、実施の形態１の高耐圧半導体装置５１及び５１Ｂや実施の形態２の高耐圧半導体装置５２のように、複数のフローティング層８や複数の分割フローティング層２０を設けていない。
高耐圧半導体装置５３において、高耐圧分離領域ＷＳに第１の主電極となる主電極３と第２の主電極となる主電極４とを電気的に接続する電極間接続部が設けられる。
電極間接続部は、２つのジャンパー配線５と複数の分割抵抗性フィールドプレート９と複数のジャンパー配線３０とから構成される。ここで、複数の分割抵抗性フィールドプレート９と複数のジャンパー配線３０との組合せを主要配線領域とする。主要配線領域は、平面視して高電位領域１を囲むように渦巻き状に設けられる。
実施の形態３において、複数の薄膜抵抗体である複数の分割抵抗性フィールドプレート９は全て同一形成層に設けられ、複数のジャンパー配線３０は少なくとも一つの高抵抗接続部材として機能する。
本明細書において、「薄膜抵抗体」とは、ポリシリコン等の抵抗材料を用いて構成される抵抗体を意味する。したがって、半導体領域の拡散層を用いた拡散抵抗は「薄膜抵抗体」には含まれない。なお、実施の形態１または実施の形態２の抵抗性フィールドプレート６も薄膜抵抗体となる。
複数の薄膜抵抗体である複数の分割抵抗性フィールドプレート９はそれぞれＰ－型シリコン基板１９の上方に設けられる。
２つのジャンパー配線５のうち、高電位領域１側のジャンパー配線５がジャンパー配線５Ａに分類され、低電位領域２側のジャンパー配線５がジャンパー配線５Ｂに分類される。ジャンパー配線５Ａは高電位領域１に電気的に接続され、ジャンパー配線５Ｂは低電位領域２に電気的に接続される。
複数の薄膜抵抗体である複数の分割抵抗性フィールドプレート９はそれぞれ分離した状態で高耐圧分離領域ＷＳに設けられる。少なくとも一つの高抵抗接続部材として機能する複数のジャンパー配線３０はそれぞれ複数の分割抵抗性フィールドプレート９のうち、渦巻きの周回方向に隣接する一対の分割抵抗性フィールドプレート９，９間を電気的に接続している。
そして、主要配線領域において、高電位領域１側の端部がジャンパー配線５Ａに電気的に接続され、低電位領域２側の端部がジャンパー配線５Ｂに電気的に接続される。
したがって、上述した２つのジャンパー配線５、複数の分割抵抗性フィールドプレート９及び複数のジャンパー配線３０を含む電極間接続部によって、主電極３と主電極４との間が電気的に接続される。主電極３及び主電極４はそれぞれドープトポリシリコンを構成材料としている。
前述したように、複数の分割抵抗性フィールドプレート９及び複数のジャンパー配線３０を含む主要配線領域は、外側の主電極４から内側の主電極３に徐々に近づくように、平面視して渦巻き状に配置されている。このように、主要配線領域は、平面視して高電位領域１を複数回周回して設けられるため、周回数に対応した複数の周回プレート領域に分類される。
例えば、図１０に示す３つの分割抵抗性フィールドプレート９は、高電位領域１から低電位領域２にかけて、周回プレート領域９１～９３に分類することができる。図１０に示す３つの周回プレート領域９１～９３のうち、周回プレート領域９１が最も内側の周回プレート領域となり、周回プレート領域９３が最も外側の周回プレート領域となる。
なお、図１０において、高耐圧分離領域ＷＳの中央に設けられた破断線は、複数の分割抵抗性フィールドプレート９を含む主要配線領域による周回プレート領域数が“３”を超える構造の多様性を考慮したものである。以下、図９の構造に倣って周回プレート領域数が最大“３”として説明する。
図１１に示すように、複数のジャンパー配線３０はそれぞれ最上配線層３１、一対の中間配線層３２、一対のコンタクトホール３５及び一対のスルーホール３６を主要構成要素として含んでいる。中間配線層３２が第１層メタル配線となり、最上配線層３１が第２層メタル配線となる。このように、ジャンパー配線３０は、分割抵抗性フィールドプレート９の上方に配置された第１層及び第２層メタル配線を含む積層構造を呈している。ここで「積層構造」とは，分割抵抗性フィールドプレート９等の接続対象より上方に存在するメタル配線層を複数有する構造を意味する。
一対のコンタクトホール３５のうち一方は隣接する分割抵抗性フィールドプレート９，９の一方に電気的に接続して設けられ、他方は隣接する分割抵抗性フィールドプレート９，９の他方に電気的に接続して設けられる。
一対のコンタクトホール３５の一方は一対の中間配線層３２のうち対応する中間配線層３２及び一対のスルーホール３６のうち対応するスルーホール３６を介して、最上配線層３１の一端に電気的に接続される。一対のコンタクトホール３５の他方は一対の中間配線層３２のうち対応する中間配線層３２及び一対のスルーホール３６のうち対応するスルーホール３６を介して、最上配線層３１の他端に電気的に接続される。
最上配線層３１、中間配線層３２、コンタクトホール３５及びスルーホール３６はそれぞれ例えば、ＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＣｕ，Ｗ（タングステン）等の金属を構成材料としている。
したがって、周回方向に接触することなく隣接配置される一対の分割抵抗性フィールドプレート９，９間はジャンパー配線３０によって電気的に接続される。ジャンパー配線３０内の電気的接続経路は、一方のコンタクトホール３５、一方の中間配線層３２、一方のスルーホール３６、最上配線層３１、他方のスルーホール３６、他方の中間配線層３２、及び他方のコンタクトホール３５となる。
このように、少なくとも一つの高抵抗接続部材である複数のジャンパー配線３０はそれぞれ周回方向に隣接する分割抵抗性フィールドプレート９，９間を電気的に接続している。
以上説明したように、実施の形態３の高耐圧半導体装置５３は、実施の形態１及び実施の形態２の高耐圧半導体装置５１及び５２と比較して、フローティング層８や分割フローティング層２０を設けることなく、単一層に形成された複数の分割抵抗性フィールドプレート９が分離分断されており、一対の分割抵抗性フィールドプレート９，９間がジャンパー配線３０によって電気的に接続されている。
（効果）
実施の形態３の高耐圧半導体装置５３において、複数の薄膜抵抗体である複数の分割抵抗性フィールドプレート９のうち周回方向において隣接関係にある一対の分割抵抗性フィールドプレート９，９間が高抵抗接続部材であるジャンパー配線３０によって電気的に接続される。
ジャンパー配線３０は、図１１で示すように、最上配線層３１及び中間配線層３２を含む積層構造で形成されており、多くの構成要素を介して、隣接する分割抵抗性フィールドプレート９，９間を電気的に接続する分、比較的高い抵抗値に設定することができる。具体的には、ジャンパー配線３０のメタル配線の多層化や構成部材の狭幅化によって比較的簡単にジャンパー配線３０の抵抗値を高くすることができる。
なお、ジャンパー配線３０の構成部材として、最上配線層３１、一対のコンタクトホール３５、一対のスルーホール３６及び一対の中間配線層３２のうち少なくとも１つが該当する。
したがって、少なくとも一つの高抵抗接続部材となる複数のジャンパー配線３０それぞれの抵抗値を高くすることにより、主要配線領域の抵抗値を増加させることができる。
その結果、実施の形態３の高耐圧半導体装置５３は、主要配線領域の抵抗値の増大を図ることにより、複数の薄膜抵抗体である複数の分割抵抗性フィールドプレート９を用いた耐圧構造において、主電極３と主電極４との間の流れるリーク電流の低減化を図ることができる。
さらに、実施の形態３の高耐圧半導体装置５３は、主要配線領域の抵抗値の増加に際し、主要配線領域以外の構成部材を用いていない分、高耐圧半導体装置５３の製造プロセスに要するコストの増加を抑えることができる。
なお、主要配線領域以外の構成部材として、実施の形態１のフローティング層８や実施の形態２の分割フローティング層２０が該当する。
さらに、複数の分割抵抗性フィールドプレート９は同一形成層に設けられるため、実施の形態５の高耐圧半導体装置５３は、複数の分割抵抗性フィールドプレート９を同時に形成することができる。
したがって、複数の分割抵抗性フィールドプレート９の製造プロセスに要するプロセスコストの増加を抑えることができる。
（変形例）
図１２は実施の形態３の変形例である高耐圧半導体装置５３Ｂの上面構造を示す説明図である。図１２にＸＹＺ直交座標系を記している。
以下、図９～図１１で示した高耐圧半導体装置５３と同様な特徴は、同一符号を付して説明を適宜省略し、高耐圧半導体装置５３Ｂの特徴部分を中心に説明する。なお、図１２のＥ－Ｅ断面は図１０に相当し、図１２のＦ－Ｆ断面は図１１に相当する。
図１２に示すように、高電位領域１には複数のＭＯＳＦＥＴ４１が設けられ、低電位領域２には複数のＭＯＳＦＥＴ４２が設けられる。図１２では２つのＭＯＳＦＥＴ４１と４つのＭＯＳＦＥＴ４２を示している。ＭＯＳＦＥＴ４１が第１のＭＯＳＦＥＴとなり、ＭＯＳＦＥＴ４２が第２のＭＯＳＦＥＴとなる。
高電位領域１に設けられる複数のＭＯＳＦＥＴ４１はそれぞれゲート電極Ｇ１、ソース領域８２及びドレイン領域８３を有している。複数のＭＯＳＦＥＴ４１のゲート電極Ｇ１，Ｇ１間がゲート配線ＬＧ１によって電気的に接続されている。ゲート配線ＬＧ１が複数の数の第１のＭＯＳＦＥＴのゲート電極間を接続する第１のゲート配線層となる。図１２では一対のＭＯＳＦＥＴ４１のゲート電極Ｇ１，Ｇ１間が第１のゲート配線層であるゲート配線ＬＧ１によって電気的に接続されている。
低電位領域２に設けられる複数のＭＯＳＦＥＴ４２はそれぞれゲート電極Ｇ２、ソース領域７２及びドレイン領域７３を有している。複数のＭＯＳＦＥＴ４２のゲート電極Ｇ２，Ｇ２間がゲート配線ＬＧ２によって電気的に接続されている。ゲート配線ＬＧ２が複数の数の第２のＭＯＳＦＥＴのゲート電極間を第２のゲート配線層となる。図１２では二対のＭＯＳＦＥＴ４２のゲート電極Ｇ２，Ｇ２間が第２のゲート配線層であるゲート配線ＬＧ２によって電気的に接続されている。
ジャンパー配線３０の最上配線層３１及び中間配線層３２のうち少なくとも一つの配線層が同時製造配線層として規定される。そして、変形例である高耐圧半導体装置５３Ｂにおいて、ジャンパー配線３０の同時製造配線層と、複数のＭＯＳＦＥＴ４１それぞれのゲート配線ＬＧ１と、複数のＭＯＳＦＥＴ４２それぞれのゲート配線ＬＧ２とを互いに同一形成層に設けている。
（ジャンパー配線３０における中間配線層３２の製法）
ここで、複数のジャンパー配線３０それぞれの中間配線層３２が同時製造配線層となると仮定して中間配線層３２の製法を説明する。
上記仮定の場合、実施の形態３の半導体装置の製造方法の一部として、例えば、以下のステップＳ２１～Ｓ２３を実行することにより、同時製造配線層である中間配線層３２とゲート配線ＬＧ１及びＬＧ２とを製造することができる。ここで、ステップＳ２１～Ｓ２３の実行前に分割抵抗性フィールドプレート９、ゲート電極Ｇ１及びＧ２は既に形成されているとする。
Ｓ２１：分割抵抗性フィールドプレート９、ゲート電極Ｇ１及びＧ２上に層間絶縁膜を形成し、層間絶縁膜を貫通するゲート電極Ｇ１及びＧ２用のコンタクトホールとコンタクトホール３５とを選択的に形成した後、ゲート電極Ｇ１及びＧ２用のコンタクトホール及びコンタクトホール３５を含む層間絶縁膜上に金属材料を堆積してメタル層を得る。
Ｓ２２：ステップＳ２１で得られたメタル層上に写真製版でレジストをパターニングする。
Ｓ２３：ステップＳ２２でパターニングされたレジストをマスクとして、異方性のドライエッチング処理を実行して、ステップＳ２１で得られたメタル層をエッチングすることにより、中間配線層３２、ゲート配線ＬＧ１及びＬＧ２を同時に得る。
このように、実施の形態３の変形例である高耐圧半導体装置５３では、同一の構成材料となる金属材料を用いてステップＳ２１～Ｓ２３を含む加工処理を実行することにより、ゲート配線ＬＧ１及びゲート配線ＬＧ２と同時にジャンパー配線３０の中間配線層３２を形成することができる。
（効果）
上述したように、実施の形態３の変形例である高耐圧半導体装置５３Ｂにおいて、少なくとも一つの高抵抗接続部材となる複数のジャンパー配線３０それぞれの同時製造配線層は、複数のＭＯＳＦＥＴ４１及び４２それぞれのゲート配線ＬＧ１及びＬＧ２と同一形成層に設けられる。ここで、同時製造配線層は最上配線層３１及び中間配線層３２のうち少なくとも一つの配線層となる。
このため、複数のＭＯＳＦＥＴ４１及び４２それぞれのゲート配線ＬＧ１及びＬＧ２の製造時に、複数のジャンパー配線３０それぞれの同時製造配線層を併せて製造することができる。
したがって、実施の形態３の変形例である高耐圧半導体装置５３Ｂは、製造プロセスに要するプロセスコストの増加を抑えることができる。
すなわち、実施の形態３の半導体装置の製造方法の一部として上述したステップＳ２１～Ｓ２３を実行することにより、ゲート配線ＬＧ１及びゲート配線ＬＧ２の形成時に複数のジャンパー配線３０それぞれの同時製造配線層を併せて形成することができる。
したがって、実施の形態３の半導体装置の製造方法は、複数のジャンパー配線３０を設けるための追加のマスクや追加の加工工程を必要最小限に抑えて、高耐圧半導体装置５３Ｂに要するプロセスコストの増加を抑えることができる。
（ジャンパー配線３０の多様性）
図１１ではジャンパー配線３０を、一対のコンタクトホール３５、第１層のメタル配線となる一対の中間配線層３２、第２層メタル配線となる最上配線層３１、及び一対のスルーホール３６で形成した。
図１１で示したジャンパー配線３０の積層構造に変えて、さらにメタル配線層数を増加させても良い。ただし、主要配線領域のリーク電流と消費電力を低減するためには、より多層のメタル配線を用いてジャンパー配線３０の積層構造を構成することが望ましい。しかし、ジャンパー配線３０における積層構造を多層化させるとプロセスコストの増加を招くため、その他の回路領域の形成に必要な配線層数の範囲内でジャンパー配線３０を多層化するのが好適である。
また、図９では複数のジャンパー配線３０を平面視して高電位領域１の外周全周に対称的に配置しているが、この構造に限定されず、平面視したジャンパー配線３０の数や間隔、配置位置は問わない。例えば、高電位領域１の外周全周を取り囲むように配置せずに高電位領域１の外周の一部分に限定して複数のジャンパー配線３０を配置しても良い。ただし、主要配線領域の抵抗値はジャンパー配線３０の数に応じて増加し、リーク電流及び消費電力低減の効果が顕著になるため、プロセス加工精度等の制約を満たす限りにおいて複数のジャンパー配線３０は密に配置することが望ましい。
＜実施の形態４＞
図１３は本開示の実施の形態４の半導体装置である高耐圧半導体装置５４の上面構造を示す説明図である。実施の形態４の高耐圧半導体装置５４は、高耐圧半導体装置５１～５３と同様、ＩＧＢＴやパワーＭＯＳＦＥＴ等のパワーデバイスを駆動・制御するＨＶＩＣチップとして機能している。図１３では、高電位領域１及び低電位領域２とこれらの領域１、２間を分割する高耐圧分離領域ＷＳを模式的に示している。
また、図１４は図１３のＧ－Ｇ断面構造を示す断面図であり、図１５は図１３のＨ－Ｈ断面構造を示す断面図である。図１３～図１５それぞれにＸＹＺ直交座標系を記している。
以下、図１～図３で示した実施の形態１の基本構成となる高耐圧半導体装置５１と同様な特徴は、同一符号を付して説明を適宜省略し、高耐圧半導体装置５４の特徴部分を中心に説明する。
実施の形態４の半導体装置である高耐圧半導体装置５４は、実施の形態１の高耐圧半導体装置５１及び５１Ｂや実施の形態２の高耐圧半導体装置５２のように、複数のフローティング層８や複数の分割フローティング層２０を設けていない。
高耐圧半導体装置５４において、高耐圧分離領域ＷＳに第１の主電極となる主電極３と第２の主電極となる主電極４とを電気的に接続する電極間接続部が設けられる。
電極間接続部は、２つのジャンパー配線５と複数の分割抵抗性フィールドプレート６Ａと複数の分割抵抗性フィールドプレート６Ｂと複数のジャンパー配線２５とから構成される。ここで、複数の分割抵抗性フィールドプレート６Ａと複数の分割抵抗性フィールドプレート６Ｂと複数のジャンパー配線２５との組合せを主要配線領域とする。主要配線領域は、平面視して高電位領域１を囲むように渦巻き状に設けられる。
実施の形態４では複数の薄膜抵抗体として、互いに異なる形成層に設けられる複数の分割抵抗性フィールドプレート６Ａ及び６Ｂを有している。また、複数のジャンパー配線２５は少なくとも一つの高抵抗接続部材として機能し、複数の分割抵抗性フィールドプレート６Ａが複数の第１の分割抵抗性フィールドプレートに分類され、複数の分割抵抗性フィールドプレート６Ｂが第２の分割抵抗性フィールドプレートに分類される。
なお、複数の分割抵抗性フィールドプレート６Ａと複数の分割抵抗性フィールドプレート６Ｂとの間の短絡を防ぐため、分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとの間に図１４及び図１５では図示しない層間絶縁膜が設けられている。この層間絶縁膜は後述する図１６で示す変形例の層間絶縁膜２８に相当する。このように、複数の分割抵抗性フィールドプレート６Ａと複数の分割抵抗性フィールドプレート６Ｂとは形成層が異なっており、それぞれ異なる加工工程によって製造される。
複数の薄膜抵抗体である複数の分割抵抗性フィールドプレート６Ａ及び６ＢはそれぞれＰ－型シリコン基板１９の上方に設けられる。このように、実施の形態４の高耐圧半導体装置５４は形成層が異なる複数の薄膜抵抗体として複数の分割抵抗性フィールドプレート６Ａ及び６Ｂを有している。
そして、２つのジャンパー配線５のうち、高電位領域１側のジャンパー配線５がジャンパー配線５Ａに分類され、低電位領域２側のジャンパー配線５がジャンパー配線５Ｂに分類される。ジャンパー配線５Ａは高電位領域１に電気的に接続され、ジャンパー配線５Ｂは低電位領域２に電気的に接続される。
複数の第１の分割抵抗性フィールドプレートである複数の分割抵抗性フィールドプレート６Ａはそれぞれ分離した状態で高耐圧分離領域ＷＳに設けられる。同様に、複数の第２の分割抵抗性フィールドプレートである複数の分割抵抗性フィールドプレート６Ｂはそれぞれ分離した状態で高耐圧分離領域ＷＳに設けられる。
少なくとも一つの高抵抗接続部材として複数のジャンパー配線２５が高耐圧分離領域ＷＳに設けられる。図１３では４つのジャンパー配線２５が図示されている。
複数のジャンパー配線２５はそれぞれ、複数の分割抵抗性フィールドプレート６Ａ及び６Ｂのうち、渦巻きの周回方向に互いに隣接する分割抵抗性フィールドプレート６Ａ，６Ｂ間を電気的に接続している。
例えば、低電位領域２側の最外に位置するジャンパー配線２５は最外周に配置される分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとを電気的に接続している。
そして、主要配線領域において、高電位領域１側の端部がジャンパー配線５Ａに電気的に接続され、低電位領域２側の端部がジャンパー配線５Ｂに電気的に接続される。図１３では、最内に配置された分割抵抗性フィールドプレート６Ａがジャンパー配線５Ａに電気的に接続され、最外に配置された分割抵抗性フィールドプレート６Ａがジャンパー配線５Ｂに電気的に接続されている。
上述した２つのジャンパー配線５、複数の分割抵抗性フィールドプレート６Ａ及び６Ｂ並びに複数のジャンパー配線２５を含む電極間接続部によって、主電極３と主電極４との間が電気的に接続される。主電極３及び主電極４はそれぞれドープトポリシリコンを構成材料としている。
前述したように、主要配線領域は、外側の主電極４から内側の主電極３に徐々に近づくように、平面視して渦巻き状に配置されている。このように、主要配線領域は、平面視して高電位領域１を複数回周回して設けられるため、周回数に対応した複数の周回プレート領域に分類される。
さらに、主要配線領域は、第１の分割抵抗性フィールドプレートとなる分割抵抗性フィールドプレート６Ａと第２の分割抵抗性フィールドプレートとなる分割抵抗性フィールドプレート６Ｂとが交互に周回するように、平面視して高電位領域１を複数回周回して設けられる。
例えば、図１４に示す３つの分割抵抗性フィールドプレート６Ａ及び２つの分割抵抗性フィールドプレート６Ｂは、高電位領域１から低電位領域２にかけて、周回プレート領域６１～６５に分類することができる。図１４に示す３つの分割抵抗性フィールドプレート６Ａにおいて、周回プレート領域６１が最も内側の周回プレート領域となり、周回プレート領域６５が最も外側の周回プレート領域となる。
したがって、最内から最外にかけて分割抵抗性フィールドプレート６Ａ、６Ｂ、６Ａ、６Ｂ及び６Ａの順で、３つの分割抵抗性フィールドプレート６Ａと２つの分割抵抗性フィールドプレート６Ｂとが交互に周回する。
なお、図１４において、高耐圧分離領域ＷＳの中央に設けられた破断線は複数の分割抵抗性フィールドプレート６Ａ及び６Ｂを含む主要配線領域による周回プレート領域数が“５”を超える構造の多様性を考慮したものである。以下、図１３の構造に倣って周回プレート領域数が最大“５”として説明する。
複数のジャンパー配線２５は、複数のメタル配線層を有する積層構造を呈している。例えば、図１２で示したジャンパー配線３０のように、第２層メタル配線となる最上配線層３１と第１層メタル配線となる一対の中間配線層３２を有する積層構造が考えられる。
ジャンパー配線２５の構造が図１２で示したジャンパー配線３０と同様な構造の場合、ジャンパー配線２５内の電気的接続経路は、一方のコンタクトホール３５、一方の中間配線層３２、一方のスルーホール３６、最上配線層３１、他方のスルーホール３６、他方の中間配線層３２及び他方のコンタクトホール３５となる。
このように、少なくとも一つの高抵抗接続部材である複数のジャンパー配線２５はそれぞれ周回方向に隣接する分割抵抗性フィールドプレート６Ａ，６Ｂ間を電気的に接続している。
さらに、複数の分割抵抗性フィールドプレート６Ｂ、主電極３及び主電極４とは互いに同一形成層に設けられる。すなわち、複数の分割抵抗性フィールドプレート６Ａ及び複数の分割抵抗性フィールドプレート６Ｂのうち、複数の分割抵抗性フィールドプレート６Ｂが複数の同時製造分割抵抗性フィールドプレートとして規定される。
複数の同時製造分割抵抗性フィールドプレートである複数の分割抵抗性フィールドプレート６Ｂは、第１の主電極となる主電極３と第２の主電極となる主電極４と同一形成層に設けられる。
（複数の分割抵抗性フィールドプレート６Ｂの製法）
ここで、複数の同時製造分割抵抗性フィールドプレートである複数の分割抵抗性フィールドプレート６Ｂの製法を説明する。例えば、実施の形態４の半導体装置の製造方法の一部として、以下のステップＳ３１～Ｓ３３を実行することにより、複数の分割抵抗性フィールドプレート６Ａ、主電極３及び主電極４を同時に製造することができる。
Ｓ３１：高濃度にＮ型ドーピングされた低抵抗のドープトポリシリコンを絶縁膜７、絶縁膜２２及び絶縁膜２３上に堆積して導電性を有するプリシリコン層を得る。
Ｓ３２：ステップＳ３１で得られたポリシリコン層上に写真製版でレジストをパターニングする。
Ｓ３３：ステップＳ３２でパターニングされたレジストをマスクとして、異方性のドライエッチング処理を実行して、ステップＳ３１で得られたポリシリコン層をエッチングすることにより、複数の分割抵抗性フィールドプレート６Ｂ、主電極３及び主電極４を同時に得る。
このように、実施の形態４の高耐圧半導体装置５４では、同一の構成材料を用いてステップＳ３１～Ｓ２３を含む加工処理を実行することにより、主電極３及び主電極４と同時に分割抵抗性フィールドプレート６Ｂを形成している。
なお、分割抵抗性フィールドプレート６Ａは、例えば、分割抵抗性フィールドプレート６Ｂ上に分割抵抗性フィールドプレート６Ｂとの絶縁用に、例えば熱ＣＶＤ法を用いて５０ｎｍ程度の膜厚の層間絶縁膜を堆積した後、層間絶縁膜上にノンドープの高抵抗ポリシリコンを堆積させてポリシリコン層を得る。そして、イオン注入によってポリシリコン層を所望の抵抗値に調整する。その後、写真製版でレジストの平面視パターンを形成した後、パターニングされたレジストをマスクとして、ポリシリコン層に対し等方性のドライエッチング処理を実行して、分割抵抗性フィールドプレート６Ａを得る。
したがって、分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとは層間絶縁膜によって完全分離される。すなわち、複数の分割抵抗性フィールドプレート６Ａと複数の分割抵抗性フィールドプレート６Ｂとは異なる形成層に形成される。
そして、分割抵抗性フィールドプレート６Ｂは分割抵抗性フィールドプレート６Ａと比較して抵抗率は低くなる。
なお、図１４及び図１５では、分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとを絶縁分離する上述した層間絶縁膜の図示を省略している。このため、図１４では見かけ上、分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとの形成高さが同程度に図示されている。
（効果）
実施の形態４の高耐圧半導体装置５４において、隣接関係にある一対の薄膜抵抗体である分割抵抗性フィールドプレート６Ａ，６Ｂ間が高抵抗接続部材であるジャンパー配線２５によって電気的に接続される。
ジャンパー配線２５は、実施の形態３のジャンパー配線３０と同様、積層構造で形成されており、多くの構成要素を介して、隣接する分割抵抗性フィールドプレート６Ａ，６Ｂ間を電気的に接続する分、比較的高い抵抗値に設定することができる。すなわち、ジャンパー配線２５は、実施の形態３で示したジャンパー配線３０と同様に、配線層の多層化や構成部材の狭幅化する等により比較的簡単に抵抗値を高くすることができる。
上述したように、実施の形態４の高耐圧半導体装置５４において、複数のジャンパー配線２５はそれぞれ、複数の分割抵抗性フィールドプレート６Ａ及び６Ｂのうち、隣接関係にある分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとの間を電気的に接続している。このため、複数のジャンパー配線２５それぞれの抵抗値を高くすることにより、主要配線領域の抵抗値を増加させることができる。
その結果、実施の形態４の高耐圧半導体装置５４は、主要配線領域の抵抗値の増大を図ることにより、第１主電極となる主電極３と第２の主電極となる主電極４との間の流れるリーク電流の低減化を図ることができる。
主要配線領域は、第１の分割抵抗性フィールドプレートである分割抵抗性フィールドプレート６Ａと第２の分割抵抗性フィールドプレートである分割抵抗性フィールドプレート６Ｂとが交互に周回するように、平面視して高電位領域１を複数回周回して設けられる。
このため、複数の分割抵抗性フィールドプレート６Ａのうち周回方向に隣接する分割抵抗性フィールドプレート６Ａ，６Ａ間における第１の加工間隔と、複数の分割抵抗性フィールドプレート６Ｂのうち周回方向に隣接する分割抵抗性フィールドプレート６Ｂ，６Ｂ間の第２の加工間隔それぞれに余裕を持たせることができる。ここで、第１及び第２の加工間隔は周回方向に直交する周回横断方向に沿った方向となる。
例えば、図１４に示す構造では、Ｙ方向が周回方向となり、Ｘ方向が周回横断方向となる。図１４で示す例では、Ｘ方向に隣接する分割抵抗性フィールドプレート６Ａ，６Ａ間の距離ｄ６Ａと、Ｘ方向に隣接する分割抵抗性フィールドプレート６Ｂ，６Ｂ間の距離ｄ６Ｂとを比較的長く設定しても、Ｘ方向に隣接する分割抵抗性フィールドプレート６Ａ，６Ｂ間の距離ｄ６Ｂを十分短くすることができる。
その結果、実施の形態４の高耐圧半導体装置５４は、分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとを、上述した周回方向に沿って比較的狭い距離ｄ６で交互に周回させ、かつ、距離ｄ６Ａ間隔で配置される複数の分割抵抗性フィールドプレート６Ａと、距離ｄ６Ｂ間隔で配置される複数の分割抵抗性フィールドプレート６Ｂとを精度良く製造することができる。
一方、実施の形態３の高耐圧半導体装置５３において、図１０で示す、同一形成層に形成される複数の分割抵抗性フィールドプレート９の周回横断方向における距離ｄ９を、図１４に示す距離ｄ６と同程度に設定する場合を考える。
この場合、複数の分割抵抗性フィールドプレート９のプロセス加工精度の制約から、周回横断方向に隣接する一対の分割抵抗性フィールドプレート９，９間の意図しない領域が短絡してしまう不具合が生じる可能性が少なからずある。上記不具合が生じる原因として、マスクとなるレジストの意図しない部分がつながるブリッジや、レジスト間の狭い開口部分をエッチングすることの困難性等が考えられる。
一方、実施の形態４の高耐圧半導体装置５４によれば、プロセス加工精度上の制約から分割抵抗性フィールドプレート６Ａ，６Ａ間の隙間となっていた領域に分割抵抗性フィールドプレート６Ｂを配置することにより、分割抵抗性フィールドプレート６Ａ，６Ｂ間の周回横断方向における距離ｄ６を十分短くしても、上述した不具合は生じない。
このため、同一形成層に設けられる複数の分割抵抗性フィールドプレート９を有する実施の形態３の高耐圧半導体装置５３と比較して、高耐圧半導体装置５４は、分割抵抗性フィールドプレート６Ａ，６Ｂ間を密にして、主要配線領域の形成長を十分長く形成して主要配線領域全体の抵抗値を上昇させることができ、耐圧保持時のリーク電流及び消費電力を低減できる。
同時製造分割抵抗性フィールドプレートとなる分割抵抗性フィールドプレート６Ｂは、第１及び第２の主電極である主電極３及び主電極４と同一形成層に設けられるため、主電極３及び主電極４の製造時に分割抵抗性フィールドプレート６Ｂを併せて製造できる。
すなわち、実施の形態４の高耐圧半導体装置５４の製造方法は、Ｐ－型シリコン基板１９上に導電性を有するポリシリコン層を得るステップＳ３１と、ステップＳ２１で得られたポリシリコン層をパターニングして、複数の分割抵抗性フィールドプレート６Ｂ、主電極３及び主電極４を同時に形成するステップＳ３２及びＳ３３とを備えている。
このように、実施の形態４の半導体装置の製造方法は、上述したステップＳ３１～Ｓ３３を実行することにより、主電極３及び主電極４の形成時に複数の分割抵抗性フィールドプレート６Ｂを併せて形成することができる。したがって、複数の分割抵抗性フィールドプレート６Ｂを設けるための追加のマスクや追加の加工工程の必要性はないため、プロセスコストの増加を抑えることができる。
したがって、実施の形態４の高耐圧半導体装置５４に製造プロセスに要するプロセスコストの増加を必要最小限に抑えることができる。
（変形例）
実施の形態４の基本構成の高耐圧半導体装置５４では、分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６ＢとがＰ－型シリコン基板１９の厚み方向に重ならない、すなわち、平面視して重複しない構造を示した。
以下で示す変形例では、分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６ＢとがＰ－型シリコン基板１９の厚み方向に一部重なる、すなわち、平面視して重複する構造を示している。
図１６は実施の形態４の変形例である高耐圧半導体装置５４Ｂの断面構造を示す断面図である。図１６にＸＹＺ直交座標系を記している。図１６は図１３のＧ－Ｇ断面構造に相当する。
以下、図１３～図１５で示した高耐圧半導体装置５４と同様な特徴は、同一符号を付して説明を適宜省略し、高耐圧半導体装置５４Ｂの特徴部分を中心に説明する。
図１６に示すように、複数の第１の分割抵抗性フィールドプレートである複数の分割抵抗性フィールドプレート６Ａは、層間絶縁膜２８上に形成されており、その一部が平面視して分割抵抗性フィールドプレート６Ｂに重複する態様で形成される。
分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとの間には層間絶縁膜２８が介在しているため、分割抵抗性フィールドプレート６Ａ及び６Ｂ間が平面視重複していても、分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとが電気的接続関係を有することはない。
なお、図１６において、高耐圧分離領域ＷＳの中央に設けられた破断線は複数の分割抵抗性フィールドプレート６Ａ及び６Ｂを含む主要配線領域による周回プレート領域数が“７”を超える構造の多様性を考慮したものである。以下、周回プレート領域数が最大“７”として説明する。
なお、図１６において、複数の分割抵抗性フィールドプレート６Ｂ下に存在する絶縁領域は、絶縁膜２２及び絶縁膜２３の形成時に形成された絶縁領域を示している。
（分割抵抗性フィールドプレート６Ａの製法）
分割抵抗性フィールドプレート６Ａは、例えば、分割抵抗性フィールドプレート６Ｂ上に層間絶縁膜２８を形成した後、層間絶縁膜２８上にノンドープの高抵抗ポリシリコンを堆積させてポリシリコン層を得る。イオン注入によってポリシリコン層を所望の抵抗値に調整する。その後、写真製版でレジストの平面視パターンを形成した後、パターニングされたレジストをマスクとして、ポリシリコン層に対し等方性のドライエッチング処理を実行して、分割抵抗性フィールドプレート６Ａを得る。
（効果）
実施の形態４の変形例である高耐圧半導体装置５４Ｂは高耐圧半導体装置５４の効果に加え、以下の効果を奏している。
高耐圧半導体装置５４Ｂにおおいて、第１の分割抵抗性フィールドプレートとなる分割抵抗性フィールドプレート６Ａと第２の分割抵抗性フィールドプレートとなる分割抵抗性フィールドプレート６Ｂとは平面視して一部重複するように設けられる。
このため、複数の分割抵抗性フィールドプレート６Ａ及び６Ｂにおける周回方向への形成密度を高めることができる分、同一面積の主要配線領域における周回プレート領域の数を増加させることができる。
例えば、図１６で示す例では、最内から最外にかけて分割抵抗性フィールドプレート６Ａ、６Ｂ、６Ａ、６Ｂ、６Ａ、６Ｂ及び６Ａの順で、４つの分割抵抗性フィールドプレート６Ａと３つの分割抵抗性フィールドプレート６Ｂとが交互に周回し、周回プレート領域数が“７”となり、高耐圧半導体装置５４より増加している。
その結果、実施の形態４の変形例である高耐圧半導体装置５４Ｂは基本構成である高耐圧半導体装置５４と比較して主要配線領域の配線長をより長くして抵抗値をさらに高くすることができる。
（分割抵抗性フィールドプレート６Ａ及び６Ｂの多様性）
図１４で示す構造では、分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとを高電位領域１の外周を一周するごとに交互に形成しているが、分割抵抗性フィールドプレート６Ｂの数や周期性は問わない。
例えば、高電位領域１が側の外周を分割抵抗性フィールドプレート６Ａが２周するごとに分割抵抗性フィールドプレート６Ｂを１周または２周形成するようにしても良い。また、分割抵抗性フィールドプレート６Ａが３周するごとに分割抵抗性フィールドプレート６Ｂを１周、２周または３周形成するなどしても良い。
ただし、主要配線領域の抵抗値をより多く増加させるには、限られた領域に分割抵抗性フィールドプレート６Ａ，６Ｂをより密に配置することが必要であるため、高電位領域１の外周を１周するごとに分割抵抗性フィールドプレート６Ａと分割抵抗性フィールドプレート６Ｂとを交互に形成することが望ましい。この場合、主要配線領域の縮小化を図って所望の抵抗値を得ることができる。
また、図１３で示す平面構造において、Ｇ－Ｇ断面では分割抵抗性フィールドプレート６Ｂの外側に分割抵抗性フィールドプレート６Ａを配置している。この平面配置を変更し、分割抵抗性フィールドプレート６Ａ及び６Ｂ間の平面配置を逆にし、Ｇ－Ｇ断面では分割抵抗性フィールドプレート６Ａの外側に分割抵抗性フィールドプレート６Ｂを配置するようにしても良い。
さらに、実施の形態３では、互いの形成層が異なる２つの薄膜抵抗体として、複数の分割抵抗性フィールドプレート６Ａ及び６Ｂを示したが、互いの形成層が異なる３つ以上の薄膜抵抗体として３以上の分割抵抗性フィールドプレートを設けても良い。
ただし、３以上の分割抵抗性フィールドプレートを設ける場合、３層以上の多層構造で薄膜抵抗体を設ける必要がある。薄膜抵抗体を３層以上の多層構造にするとプロセスコストの増加につながるため、その他、素子構成上の都合から３層構造以上の薄膜抵抗体が必要となった場合に適用するのが望ましい。
（他の変形例）
また、実施の形態４の高耐圧半導体装置５４において、図４及び図５で示した高耐圧半導体装置５１ＢのようにＭＯＳＦＥＴ４１及び４２を有する場合、以下の特徴を有する第２の変形例が考えられる。
第２の変形例は、複数の同時製造分割抵抗性フィールドプレートである複数の分割抵抗性フィールドプレート６Ｂと、複数のＭＯＳＦＥＴ４１それぞれのゲート電極Ｇ１と、複数のＭＯＳＦＥＴ４２それぞれのゲート電極Ｇ２とを互いに同一形成層に設けている。
したがって、実施の形態４の第２の変形例では、主電極３、主電極４、ゲート電極Ｇ１及びゲート電極Ｇ２の形成時に複数の分割抵抗性フィールドプレート６Ｂを併せて形成することができる。
実施の形態４の第２の変形例は、実施の形態１の高耐圧半導体装置５１Ｂと同様、主電極３、主電極４、複数のゲート電極Ｇ１、複数のゲート電極Ｇ２の製造時に、複数の同時製造分割抵抗性フィールドプレートである複数の分割抵抗性フィールドプレート６Ｂを併せて製造できる。
その結果、実施の形態４の第２の変形例は、高電位領域１及び低電位領域２それぞれにＭＯＳＦＥＴを有する構造で製造プロセスに要するプロセスコストの増加を抑えることができる。
さらに、実施の形態４の高耐圧半導体装置５４において、図１２で示した高耐圧半導体装置５３ＢのようにＭＯＳＦＥＴ４１及び４２を有する場合、以下の特徴を有する第３の変形例を実現することができる。
第３の変形例では、ジャンパー配線２５の多層構造の配線層のうち一の配線層と、複数のＭＯＳＦＥＴ４１それぞれのゲート配線ＬＧ１と、複数のＭＯＳＦＥＴ４２それぞれのゲート配線ＬＧ２とを互いに同一形成層に設けている。
したがって、実施の形態４の第３の変形例では、複数のＭＯＳＦＥＴ４１及び４２それぞれのゲート配線ＬＧ１及びＬＧ２の製造時に、複数のジャンパー配線２５それぞれの同時製造配線層を併せて製造できる分、製造プロセスに要するプロセスコストの増加を抑えることができる。
（ジャンパー配線２５の多様性）
実施の形態４の高耐圧半導体装置５４、５４Ｂ及び５４Ｂにおいけるジャンパー配線２５は、実施の形態３のジャンパー配線３０と同様、メタル配線層数を任意に設定することができる。
また、図１３では複数のジャンパー配線２５を平面視して高電位領域１の外周全周に対称的に配置しているが、実施の形態３のジャンパー配線３０と同様、この平面構造に限定されない。
＜その他＞
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
例えば、実施の形態３の高耐圧半導体装置５３及び５３Ｂや実施の形態４の高耐圧半導体装置５４及び５４Ｂに、さらに、実施の形態１の高耐圧半導体装置５１及び５１Ｂの複数のフローティング層８や、実施の形態２の高耐圧半導体装置５２及び５２Ｂの複数の分割フローティング層２０を追加しても良い。
実施の形態３の高耐圧半導体装置５３及び５３Ｂに実施の形態１または実施の形態２を適用する場合、複数の分割抵抗性フィールドプレート９の下方に複数のフローティング層８または複数の分割フローティング層２０を設けることが望ましい。
以下、その理由について説明する。ジャンパー配線３０用のメタル配線を形成する前には，微細パターンの形成を可能にするため，下地パターンで形成されている段差をＢＰＳＧ（Boro-phospho silicate glass）の熱処理を伴うリフローやＣＭＰ（Chemical Mechanical Polishing）などで平坦化することが一般的である。そのため，メタル配線を含むジャンパー配線３０の下にフローティング段差Ｓ８を形成しても緩和されてしまい、配線長を長くする効果が薄れるかほぼ無くなってしまうからである。
また、実施の形態４の高耐圧半導体装置５４及び５４Ｂに実施の形態１または実施の形態２を適用する場合、複数の分割抵抗性フィールドプレート６Ａの下方に複数のフローティング層８または複数の分割フローティング層２０を設けることができる。
なお、複数の分割抵抗性フィールドプレート６Ｂを複数の同時製造分割抵抗性フィールドプレートをする場合は、分割抵抗性フィールドプレート６Ａの方が分割抵抗性フィールドプレート６Ｂより抵抗率が高くなる。したがって、分割抵抗性フィールドプレート６Ａの下方に複数のフローティング層８または複数の分割フローティング層２０を設けることにより、フローティング段差による主要配線領域の抵抗値を効果的に増大できる。
１ 高電位領域、２ 低電位領域、３，４ 主電極、５，２５，３０ ジャンパー配線、６，抵抗性フィールドプレート、６Ａ，６Ｂ，９ 分割抵抗性フィールドプレート、７，２２，２３ 絶縁膜、８ フローティング層、１４ Ｎ型拡散層、１６ Ｐ型拡散層、１７ Ｎ＋型拡散層、１８ Ｐ＋型拡散層、１９ Ｐ－型シリコン基板、２０ 分割フローティング層、２８ 層間絶縁膜、３１ 最上配線層、３２ 中間配線層、４１，４２ ＭＯＳＦＥＴ、５１，５１Ｂ，５２，５２Ｂ，５３，５３Ｂ，５４，５４Ｂ 高耐圧半導体装置、６１～６５ 周回プレート領域、Ｇ１，Ｇ２ ゲート電極、ＬＧ１，ＬＧ２ ゲート配線、Ｓ８ フローティング段差、ＷＳ 高耐圧分離領域。

Claims (12)

  1. 半導体基板上に設けられた高電位領域及び低電位領域を有する半導体装置であって、前記低電位領域は前記高電位領域を囲むように前記高電位領域から離れて設けられ、
    前記高電位領域に電気的に接続して設けられる第１の主電極と、
    前記低電位領域に電気的に接続して設けられる第２の主電極と、
    前記第１及び第２の主電極間の高耐圧分離領域に設けられ、前記第１の主電極と前記第２の主電極とを電気的に接続する電極間接続部とを備え、
    前記電極間接続部は、
    前記高電位領域を囲むように平面視して渦巻き状に設けられる抵抗性フィールドプレートを含み、
    前記半導体装置は、
    前記高耐圧分離領域において、前記抵抗性フィールドプレートの下方に絶縁膜を介して設けられ、導電性を有するフローティング層をさらに備え、
    前記フローティング層、前記第１の主電極、及び前記第２の主電極は互いに同一形成層に設けられ、
    前記抵抗性フィールドプレートは前記フローティング層の膜厚を反映したフローティング段差を有する、
    半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記高電位領域に設けられる第１のＭＯＳＦＥＴと、
    前記低電位領域に設けられる第２のＭＯＳＦＥＴとを備え、
    前記フローティング層、前記第１のＭＯＳＦＥＴのゲート電極、及び前記第２のＭＯＳＦＥＴのゲート電極は互いに同一形成層に設けられる、
    半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記フローティング層の膜厚は１００ｎｍ以上である、
    半導体装置。
  4. 請求項１からは請求項３のうち、いずれか１項に記載の半導体装置であって、
    前記抵抗性フィールドプレートは、平面視して前記高電位領域を複数回周回して設けられる複数の周回プレート領域を有し、
    前記フローティング層は複数のフローティング層を含み、
    前記複数のフローティング層は平面視して前記高電位領域を中心として放射状に配置され、前記複数のフローティング層はそれぞれ前記複数の周回プレート領域の下方に設けられる、
    半導体装置。
  5. 請求項１からは請求項３のうち、いずれか１項に記載の半導体装置であって、
    前記抵抗性フィールドプレートは、平面視して前記高電位領域を複数回周回して設けられる複数の周回プレート領域を有し、
    前記フローティング層は互いに分離した複数の分割フローティング層を含み、
    前記複数の分割フローティング層はそれぞれ前記複数の周回プレート領域のうち一の周回プレート領域の下方に設けられる、
    半導体装置。
  6. 半導体基板上に設けられた高電位領域及び低電位領域を有する半導体装置であって、前記低電位領域は前記高電位領域を囲むように前記高電位領域から離れて設けられ、
    前記高電位領域に電気的に接続して設けられる第１の主電極と、
    前記低電位領域に電気的に接続して設けられる第２の主電極と、
    前記第１及び第２の主電極間の高耐圧分離領域に設けられ、前記第１の主電極と前記第２の主電極とを電気的に接続する電極間接続部とを備え、
    前記電極間接続部は、
    互いに分離して設けられた複数の薄膜抵抗体と、
    各々が積層構造で設けられる少なくとも一つの高抵抗接続部材とを含み、
    前記少なくとも一つの高抵抗接続部材はそれぞれ、前記複数の薄膜抵抗体のうち隣接関係にある一対の薄膜抵抗体間を電気的に接続し、
    前記複数の薄膜抵抗体と前記少なくとも一つの高抵抗接続部材を含む主要配線領域は、平面視して前記高電位領域を囲むように渦巻き状に設けられる、
    半導体装置。
  7. 請求項６記載の半導体装置であって、
    前記複数の薄膜抵抗体は、各々が同一形成層に設けられる複数の分割抵抗性フィールドプレートを含み、
    前記主要配線領域は、前記複数の分割抵抗性フィールドプレートと前記少なくとも一つの高抵抗接続部材を含む、
    半導体装置。
  8. 請求項７記載の半導体装置であって、
    前記高電位領域に設けられる複数の第１のＭＯＳＦＥＴと、
    前記複数の第１のＭＯＳＦＥＴのゲート電極間を電気的に接続する第１のゲート配線層と、
    前記低電位領域に設けられる複数の第２のＭＯＳＦＥＴと、
    前記複数の第２のＭＯＳＦＥＴのゲート電極間を電気的に接続する第２のゲート配線層とをさらに備え、
    前記少なくとも一つの高抵抗接続部材はそれぞれ形成層が異なる複数の配線層を有し、前記複数の配線層のうち少なくとも一つの配線層が同時製造配線層として規定され、
    前記同時製造配線層と前記第１のゲート配線層と前記第２のゲート配線層とは互いに同一形成層に設けられる、
    半導体装置。
  9. 請求項６記載の半導体装置あって、
    前記複数の薄膜抵抗体は、複数の第１の分割抵抗性フィールドプレートと複数の第２の分割抵抗性フィールドプレートとを含み、前記複数の第１の分割抵抗性フィールドプレートと前記複数の第２の分割抵抗性フィールドプレートとは異なる形成層に設けられ、
    前記主要配線領域は、前記複数の第１の分割抵抗性フィールドプレート、前記複数の第２の分割抵抗性フィールドプレート及び前記少なくとも一つの高抵抗接続部材を含み、
    前記少なくとも一つの高抵抗接続部材はそれぞれ、前記複数の第１及び第２の分割抵抗性フィールドプレートのうち、隣接関係にある第１の分割抵抗性フィールドプレートと第２の分割抵抗性フィールドプレートとの間を電気的に接続し、
    前記主要配線領域は、第１の分割抵抗性フィールドプレートと第２の分割抵抗性フィールドプレートとが交互に周回するように、平面視して前記高電位領域を複数回周回して設けられる、
    半導体装置。
  10. 請求項９記載の半導体装置であって、
    前記複数の第１及び第２の分割抵抗性フィールドプレートのうち一方が複数の同時製造分割抵抗性フィールドプレートとして規定され、
    前記複数の同時製造分割抵抗性フィールドプレート、前記第１の主電極及び前記第２の主電極は互いに同一形成層に設けられる、
    半導体装置。
  11. 請求項１０記載の半導体装置であって、
    前記高電位領域に設けられる第１のＭＯＳＦＥＴと、
    前記低電位領域に設けられる第２のＭＯＳＦＥＴとを備え、
    前記複数の同時製造分割抵抗性フィールドプレートと前記第１のＭＯＳＦＥＴのゲート電極と前記第２のＭＯＳＦＥＴのゲート電極とは互いに同一形成層に設けられる、
    半導体装置。
  12. 半導体装置の製造方法であって、
    前記半導体装置は、請求項１記載の半導体装置を含み、
    (a) 前記半導体基板上に導電性を有するポリシリコン層を形成するステップと、
    (b) 前記ステップ(a)で形成された前記ポリシリコン層をパターニングして、前記フローティング層、前記第１の主電極及び前記第２の主電極を同時に形成するステップとを備える、
    半導体装置の製造方法。
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