JP2008547230A - 集積回路チップのための多層相互接続 - Google Patents
集積回路チップのための多層相互接続 Download PDFInfo
- Publication number
- JP2008547230A JP2008547230A JP2008518345A JP2008518345A JP2008547230A JP 2008547230 A JP2008547230 A JP 2008547230A JP 2008518345 A JP2008518345 A JP 2008518345A JP 2008518345 A JP2008518345 A JP 2008518345A JP 2008547230 A JP2008547230 A JP 2008547230A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- integrated circuit
- transistor
- plane
- circuit chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】 メタライゼーション・レイアウトが接続する第1(31)、第2(32)及び第3(33)要素を有するトランジスタを含む集積回路チップ(30)の多層メタライゼーション・レイアウトを提供する。本レイアウトは、第2コンタクト(32)に関る接続(39)をチップ(30)から垂直に配置することと、第1要素(31)及び第2要素(32)に対するメタライゼーション・レイアウトの平面及びフィンガを重ね合わせることと、ピラミッド型又は階段型の多層メタライゼーションの層(45)及び(46)を形成して斜め電流の流れを滑らかにすることとによってエレクトロマイグレーションを含む電流制限機構を最小にする。
【選択図】 図7
Description
**ストラップは、総断面積を増やしてより多くの電流を運ぶために、ビアにより結ばれた金属の2つ又はそれ以上の連続した層を用いて同じ電流経路を配線することである。
***半平面は、ソース及びドレインの両方のそれぞれが、M1のフィンガ幅の半分までデバイスに広がるM2の別々の平面に配線されるレイアウトである。
標準PCell S
金属1(M1)単独 M
半平面 H
重なり平面 O
ピラミッド型重なり P
垂直ドレイン V
11、31、52a:ソース
12、33、53:ゲート
13、15、48、54:ビア
14:ソース金属(M1)
16:金属(M2)
17:金属(M1)
18:ドレイン(M2)フィンガ
19:ソース(M2)半平面
20:ドレイン(M2)半平面
32:ドレイン
34:ビア(V0)
35:第1層ソース金属(M1)
36:第2層ソース金属(M2)
37:ビア(V1)
39:ドレイン・ビア(V0)
40:第3層金属(M3)
41:ドレイン(M1)
42:ドレイン・ビア(V1)
43:ドレイン(M2)
44:ドレイン・ビア(V2)
45:金属層(M3)
46:金属層(M4)、ソース(M4)
47:ドレイン(M4)
47a:縁部
49:破線
50a:重なり平面の外側縁部
50b:ストラップ・フィンガ
55:ドレイン平面(M2)
56:幅広の(M2)ソース平面
57:幅広の(M2)ドレイン平面
58:狭いソース(M2)フィンガ
59:狭いドレイン(M2)フィンガ
63a:幅広の重なり平面(M2)
64a:幅広の重なり平面(M3)
65a:幅広の重なり平面(M4)
63b、66:狭いフィンガ(M2)
64b、60:狭いフィンガ(M3)
65b、61:狭いフィンガ(M4)
67:ドレイン平面(M2)
68:ドレイン平面(M3)
69:ドレイン平面(M4)
Claims (30)
- トランジスタと、エレクトロマイグレーションを含む電流制限現象を抑制するための相互接続メタライゼーションとを有する集積回路チップであって、
各々がコンタクトを形成するための第1、第2及び第3要素を有する複数のトランジスタと、
相互接続金属配線であって、前記トランジスタの前記第1、第2及び第3要素を異なる層の金属1(M1)、金属2(M2)と標識付けされた前記金属配線に接続してトランジスタへの接続を与える複数の層及び幅寸法のビア金属を含み、前記チップの中央部及び縁部に配置された金属フィンガ及び金属平面を含む、前記相互接続金属配線と
を含む集積回路チップ。 - 前記トランジスタの前記第2要素に関する前記相互接続配線は、前記トランジスタの前記第1要素の前記相互接続配線よりも垂直方向に高位の層にある、請求項1に記載の集積回路チップ。
- 前記トランジスタの前記第1要素は、FETトランジスタのソースである、請求項1に記載の集積回路チップ。
- 前記トランジスタの前記第2要素は、FETトランジスタのドレインである、請求項1に記載の集積回路チップ。
- 前記第1要素はダブル・コンタクトと共に形成される、請求項1に記載の集積回路チップ。
- 前記第1要素はダブル・ソース・コンタクトである、請求項5に記載の集積回路チップ。
- 前記エレクトロマイグレーションは前記金属1(M1)と金属2(M2)の間で釣り合わせられる、請求項1に記載の集積回路チップ。
- 第3層(M3)及び第4層(M4)が前記相互接続メタライゼーションに追加される、請求項1に記載の集積回路チップ。
- 前記金属線は幅広であり、前記相互接続メタライゼーションは7.28μmの最大ユニット・フィンガ幅においてエレクトロマイグレーションに対して安全である、請求項8に記載の集積回路。
- トランジスタと、エレクトロマイグレーションを含む電流制限機構を最小にするためのレイアウト内の相互接続金属配線とを有する集積回路チップであって、
コンタクトを形成するための第1、第2及び第3要素を有する複数のトランジスタと、
第1及び第2コンタクトを別々に接続するための金属層2(M2)を含む複数の層の、金属フィンガ及び金属平面を含む、相互接続金属配線であって、前記金属2(M2)のメタライゼーションの平面は前記第1トランジスタ要素に接続し、前記チップの少なくとも1つの端部を覆うように配置され、前記金属2(M2)のフィンガは前記第2トランジスタ・コンタクトに接続し、前記チップの中央部に配置される、相互接続金属配線と
を含む集積回路チップ。 - 前記金属2(M2)メタライゼーション平面は前記チップの両端部に配置される、請求項10に記載の集積回路チップ。
- 前記第1トランジスタ要素に関る前記金属2(M2)平面は、前記チップの1つの端部に配置され、前記第2トランジスタ要素に関る前記金属2(M2)平面は、反対側の端部に隣接して配置され、前記金属2(M2)フィンガは、それら各々の平面に接続し、前記チップの中央部近辺で交互配置させられてブロック・レイアウトを形成する、請求項10に記載の集積回路チップ。
- 前記第3トランジスタ要素は、前記第2トランジスタ要素の前記金属2(M2)平面を超えて延び、前記第2トランジスタ要素の別の金属2(M2)平面が隣接して接触する、請求項12に記載の集積回路チップ。
- 前記ブロック・レイアウトは鏡像として複製され、該鏡像レイアウトに隣接する、請求項12に記載の集積回路チップ。
- 第1ブロック・レイアウトが鏡像として複製されて第2ブロック・レイアウトを形成し、該第2ブロック・レイアウトは胸像として複製されて第3ブロック・レイアウトを形成し、該第3ブロック・レイアウトは鏡像として複製されて第4ブロック・レイアウトを形成し、全てのブロック・レイアウトは、それぞれエレクトロマイグレーションに対して安全である、請求項12に記載の集積回路チップ。
- 前記トランジスタはFETであり、前記メタライゼーション平面の配列は、ソース平面、ドレイン平面、ドレイン平面、ソース平面、ソース平面、ドレイン平面、ドレイン平面及びソース平面である、請求項15に記載の集積回路チップ。
- 前記トランジスタの前記第1要素はFETトランジスタのソースである、請求項10に記載の集積回路チップ。
- 前記トランジスタの前記第2要素はFETトランジスタのドレインである、請求項10に記載の集積回路チップ。
- 前記第1要素はダブル・コンタクトと共に形成される、請求項10に記載の集積回路チップ。
- 前記第1要素はダブル・ソース・コンタクトである、請求項10に記載の集積回路チップ。
- 前記エレクトロマイグレーションは、前記金属1(M1)フィンガと前記金属2(M2)フィンガの間で釣り合わせられる、請求項10に記載の集積回路チップ。
- 前記金属1(M1)の幅は、前記フィンガ幅から集められる電流が前記金属1(M1)のエレクトロマイグレーションに対して安全な電流に等しくなる幅に設定される、請求項10に記載の集積回路チップ。
- 第3層(M3)及び第4層(M4)が前記相互接続メタライゼーションに追加される、請求項10に記載の集積回路チップ。
- 前記金属線1(M1)、金属線2(M2)、金属線3(M3)及び金属線4(M4)はストラップされ、前記相互接続メタライゼーションは、4.48μmの最大ユニット・フィンガ幅においてエレクトロマイグレーションに対して安全である、請求項10に記載の集積回路チップ。
- トランジスタと、エレクトロマイグレーションを含む電流制限機構を最小にするための相互接続メタリゼーションとを有する集積回路デバイスであって、
第1、第2及び第3の要素を有する複数のトランジスタと、
金属層1(M1)、金属層2(M2)、金属層3(M3)及び金属層4(M4)、並びに第1及び第2要素を別々に接続するための相間ビアを含む多数の層の相互接続金属配線と、
前記デバイスの端部に幅広の(M2)、(M3)及び(M4)の重なりメタライゼーション平面と、中央部に通常のフィンガ・メタライゼーション(M1)、(M2)、(M3)及び(M4)とを有し、それにより前記幅広の重なり平面から前記デバイスの中央部の前記狭いフィンガ内への斜めの電流の流れが滑らかになる、ピラミッド型又は階段型の多層メタライゼーションと
を含む集積回路デバイス。 - FETトランジスタの幅広の金属2(M2)ソース及びドレイン・フィンガが該FETトランジスタの前記レイアウトと同じ配向に配置される、請求項25に記載の集積回路デバイス。
- 前記トランジスタの前記第2要素に関る前記相互接続配線は、前記トランジスタの前記第1要素に関る前記相互接続配線よりも垂直方向に高位の層にある、請求項25に記載の集積回路デバイス。
- 前記エレクトロマイグレーションは、前記金属1(M1)と前記金属2(M2)の間で釣り合わせられる、請求項25に記載の集積回路デバイス。
- 前記金属1(M1)の幅は、前記フィンガ幅から集められる電流が前記金属1(M1)のエレクトロマイグレーションに対して安全な電流に等しくなる幅に設定される、請求項25に記載の集積回路デバイス。
- 前記ピラミッド型重なりレイアウトの前記相互接続メタライゼーションは、4つの金属層で形成され、4.76μmの最大ユニット・フィンガ幅においてエレクトロマイグレーションに対して安全である、請求項25に記載の集積回路デバイス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/160,463 US7414275B2 (en) | 2005-06-24 | 2005-06-24 | Multi-level interconnections for an integrated circuit chip |
US11/160,463 | 2005-06-24 | ||
PCT/US2006/024085 WO2007002158A2 (en) | 2005-06-24 | 2006-06-21 | Multi-level interconnections for an integrated circuit chip |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008547230A true JP2008547230A (ja) | 2008-12-25 |
JP2008547230A5 JP2008547230A5 (ja) | 2009-03-05 |
JP5159618B2 JP5159618B2 (ja) | 2013-03-06 |
Family
ID=37566362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008518345A Expired - Fee Related JP5159618B2 (ja) | 2005-06-24 | 2006-06-21 | 集積回路チップのための多層相互接続 |
Country Status (6)
Country | Link |
---|---|
US (2) | US7414275B2 (ja) |
EP (1) | EP1905081A4 (ja) |
JP (1) | JP5159618B2 (ja) |
CN (1) | CN101501857B (ja) |
TW (1) | TW200715515A (ja) |
WO (1) | WO2007002158A2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011524079A (ja) * | 2008-05-07 | 2011-08-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | エレクトロマイグレーション対応のfetトランジスタ |
JP2013120797A (ja) * | 2011-12-06 | 2013-06-17 | Toshiba Corp | 半導体装置 |
JP2013539301A (ja) * | 2010-09-22 | 2013-10-17 | 日本テキサス・インスツルメンツ株式会社 | 低インピーダンス送信ライン |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7414275B2 (en) * | 2005-06-24 | 2008-08-19 | International Business Machines Corporation | Multi-level interconnections for an integrated circuit chip |
US8536677B2 (en) * | 2005-10-04 | 2013-09-17 | Infineon Technologies Ag | Capacitor structure |
DE102006050087A1 (de) * | 2006-10-24 | 2008-04-30 | Austriamicrosystems Ag | Halbleiterkörper und Verfahren zum Entwurf eines Halbleiterkörpers mit einer Anschlussleitung |
US8946873B2 (en) * | 2007-08-28 | 2015-02-03 | Micron Technology, Inc. | Redistribution structures for microfeature workpieces |
US8278758B1 (en) | 2009-04-29 | 2012-10-02 | Massachusetts Institute Of Technology | Multilevel reservoirs for integrated circuit interconnects |
CN102034823B (zh) * | 2009-09-30 | 2013-01-02 | 意法半导体研发(深圳)有限公司 | 用于spu和stog良好性能的功率晶体管的布局和焊盘布图规划 |
US20110101534A1 (en) * | 2009-11-04 | 2011-05-05 | International Business Machines Corporation | Automated short length wire shape strapping and methods of fabricting the same |
EP2400552A1 (en) | 2010-06-24 | 2011-12-28 | Dialog Semiconductor GmbH | Mos transistor structure with easy access to all nodes |
US8381162B2 (en) * | 2010-10-05 | 2013-02-19 | Arm Limited | Method of adapting a layout of a standard cell of an integrated circuit |
US20130168869A1 (en) * | 2011-12-28 | 2013-07-04 | Peng Xu | Metal Layout of an Integrated Power Transistor and the Method Thereof |
US9000489B2 (en) | 2012-10-31 | 2015-04-07 | International Business Machines Corporation | Local interconnects for field effect transistor devices |
US8901738B2 (en) | 2012-11-12 | 2014-12-02 | International Business Machines Corporation | Method of manufacturing an enhanced electromigration performance hetero-junction bipolar transistor |
US9331016B2 (en) * | 2013-07-25 | 2016-05-03 | Qualcomm Incorporated | SOC design with critical technology pitch alignment |
US9972624B2 (en) | 2013-08-23 | 2018-05-15 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US9786663B2 (en) | 2013-08-23 | 2017-10-10 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US10734330B2 (en) | 2015-01-30 | 2020-08-04 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor devices having an electro-static discharge protection structure |
US9793211B2 (en) * | 2015-10-20 | 2017-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual power structure with connection pins |
US10510688B2 (en) * | 2015-10-26 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via rail solution for high power electromigration |
US10467165B2 (en) * | 2016-01-11 | 2019-11-05 | Hewlett-Packard Development Company, L.P. | USB-C port connections based on multi-level straps |
US9837353B2 (en) | 2016-03-01 | 2017-12-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Middle end-of-line strap for standard cell |
US9911697B2 (en) * | 2016-05-02 | 2018-03-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Power strap structure for high performance and low current density |
US10049979B2 (en) * | 2016-10-13 | 2018-08-14 | Globalfoundries Inc. | IC structure including TSV having metal resistant to high temperatures and method of forming same |
US10740531B2 (en) | 2016-11-29 | 2020-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit, system for and method of forming an integrated circuit |
US10381447B2 (en) | 2017-12-13 | 2019-08-13 | Nxp B.V. | Field effect transistor and method of making |
US12027468B2 (en) * | 2020-02-13 | 2024-07-02 | Texas Instruments Incorporated | Strapped copper interconnect for improved electromigration reliability |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08181308A (ja) * | 1994-12-27 | 1996-07-12 | Hitachi Ltd | 絶縁ゲート半導体装置 |
DE19613409A1 (de) * | 1996-04-03 | 1997-10-09 | Texas Instruments Deutschland | Leistungsbauelementanordnung |
JPH11243144A (ja) * | 1997-11-18 | 1999-09-07 | Lucent Technol Inc | 電流集中を防止する集積回路導体 |
JP2000223582A (ja) * | 1999-01-28 | 2000-08-11 | Nec Kansai Ltd | 横型電界効果トランジスタ |
US20030001279A1 (en) * | 2001-06-28 | 2003-01-02 | Stmicroelectronics S.A. | Microwave structure semiconductor device |
US20030064574A1 (en) * | 2001-10-01 | 2003-04-03 | Parker Scott M. | Asymmetrical mosfet layout for high currents and high speed operation |
JP2003529936A (ja) * | 2000-04-04 | 2003-10-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電力増幅器の超微細cmosのトランジスタ・キャパシタ組み合わせ構造 |
JP2006313824A (ja) * | 2005-05-09 | 2006-11-16 | Toshiba Corp | 半導体装置 |
JP2006324380A (ja) * | 2005-05-18 | 2006-11-30 | Toshiba Corp | 半導体装置 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5111276A (en) | 1985-03-19 | 1992-05-05 | National Semiconductor Corp. | Thick bus metallization interconnect structure to reduce bus area |
US5327012A (en) | 1990-03-27 | 1994-07-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a double-layer interconnection structure |
JP2833291B2 (ja) | 1991-10-09 | 1998-12-09 | 日本電気株式会社 | Cmos型半導体集積回路装置 |
JP2826446B2 (ja) | 1992-12-18 | 1998-11-18 | 三菱電機株式会社 | 半導体集積回路装置及びその設計方法 |
US5416431A (en) | 1994-03-21 | 1995-05-16 | At&T Corp. | Integrated circuit clock driver having improved layout |
US5461260A (en) | 1994-08-01 | 1995-10-24 | Motorola Inc. | Semiconductor device interconnect layout structure for reducing premature electromigration failure due to high localized current density |
US5696030A (en) | 1994-09-30 | 1997-12-09 | International Business Machines Corporation | Integrated circuit contacts having improved electromigration characteristics and fabrication methods therefor |
JP3355817B2 (ja) | 1994-10-20 | 2002-12-09 | 株式会社デンソー | 半導体装置 |
JP2710221B2 (ja) | 1995-01-25 | 1998-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5712510A (en) | 1995-08-04 | 1998-01-27 | Advanced Micro Devices, Inc. | Reduced electromigration interconnection line |
US6349401B2 (en) | 1996-09-12 | 2002-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit, design method and computer-readable medium using a permissive current ratio |
KR100404649B1 (ko) * | 1998-02-23 | 2003-11-10 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 및 그 제조방법 |
US6667552B1 (en) | 1999-02-18 | 2003-12-23 | Advanced Micro Devices, Inc. | Low dielectric metal silicide lined interconnection system |
JP2000286254A (ja) * | 1999-03-31 | 2000-10-13 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP4554011B2 (ja) * | 1999-08-10 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
TW434821B (en) | 2000-02-03 | 2001-05-16 | United Microelectronics Corp | Allocation structure of via plug to connect different metal layers |
JP2002016065A (ja) | 2000-06-29 | 2002-01-18 | Toshiba Corp | 半導体装置 |
US6522011B1 (en) * | 2000-08-15 | 2003-02-18 | Micron Technology, Inc. | Low capacitance wiring layout and method for making same |
JP2002164428A (ja) * | 2000-11-29 | 2002-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2003332426A (ja) * | 2002-05-17 | 2003-11-21 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
US6919639B2 (en) | 2002-10-15 | 2005-07-19 | The Board Of Regents, The University Of Texas System | Multiple copper vias for integrated circuit metallization and methods of fabricating same |
US7023090B2 (en) * | 2003-01-29 | 2006-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding pad and via structure design |
WO2005024912A2 (en) * | 2003-09-09 | 2005-03-17 | Intel Corporation | Methods of processing thick ild layers using spray coating or lamination for c4 wafer level thick metal integrated flow |
US7265448B2 (en) * | 2004-01-26 | 2007-09-04 | Marvell World Trade Ltd. | Interconnect structure for power transistors |
KR100574987B1 (ko) * | 2004-10-02 | 2006-05-02 | 삼성전자주식회사 | Io 메탈 링 구조 및 io 메탈 링을 이용한 온-칩디커플링 커패시턴스 |
US7414275B2 (en) * | 2005-06-24 | 2008-08-19 | International Business Machines Corporation | Multi-level interconnections for an integrated circuit chip |
-
2005
- 2005-06-24 US US11/160,463 patent/US7414275B2/en active Active
-
2006
- 2006-06-21 EP EP06785245A patent/EP1905081A4/en not_active Withdrawn
- 2006-06-21 TW TW095122264A patent/TW200715515A/zh unknown
- 2006-06-21 JP JP2008518345A patent/JP5159618B2/ja not_active Expired - Fee Related
- 2006-06-21 CN CN200680016502.7A patent/CN101501857B/zh active Active
- 2006-06-21 WO PCT/US2006/024085 patent/WO2007002158A2/en active Application Filing
-
2008
- 2008-06-16 US US12/139,716 patent/US8455924B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08181308A (ja) * | 1994-12-27 | 1996-07-12 | Hitachi Ltd | 絶縁ゲート半導体装置 |
DE19613409A1 (de) * | 1996-04-03 | 1997-10-09 | Texas Instruments Deutschland | Leistungsbauelementanordnung |
JPH11243144A (ja) * | 1997-11-18 | 1999-09-07 | Lucent Technol Inc | 電流集中を防止する集積回路導体 |
JP2000223582A (ja) * | 1999-01-28 | 2000-08-11 | Nec Kansai Ltd | 横型電界効果トランジスタ |
JP2003529936A (ja) * | 2000-04-04 | 2003-10-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電力増幅器の超微細cmosのトランジスタ・キャパシタ組み合わせ構造 |
US20030001279A1 (en) * | 2001-06-28 | 2003-01-02 | Stmicroelectronics S.A. | Microwave structure semiconductor device |
US20030064574A1 (en) * | 2001-10-01 | 2003-04-03 | Parker Scott M. | Asymmetrical mosfet layout for high currents and high speed operation |
JP2006313824A (ja) * | 2005-05-09 | 2006-11-16 | Toshiba Corp | 半導体装置 |
JP2006324380A (ja) * | 2005-05-18 | 2006-11-30 | Toshiba Corp | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011524079A (ja) * | 2008-05-07 | 2011-08-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | エレクトロマイグレーション対応のfetトランジスタ |
JP2013539301A (ja) * | 2010-09-22 | 2013-10-17 | 日本テキサス・インスツルメンツ株式会社 | 低インピーダンス送信ライン |
JP2013120797A (ja) * | 2011-12-06 | 2013-06-17 | Toshiba Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2007002158A3 (en) | 2009-04-16 |
CN101501857B (zh) | 2011-08-31 |
US7414275B2 (en) | 2008-08-19 |
CN101501857A (zh) | 2009-08-05 |
WO2007002158A2 (en) | 2007-01-04 |
TW200715515A (en) | 2007-04-16 |
US20080237648A1 (en) | 2008-10-02 |
US20060289994A1 (en) | 2006-12-28 |
EP1905081A4 (en) | 2012-06-20 |
US8455924B2 (en) | 2013-06-04 |
JP5159618B2 (ja) | 2013-03-06 |
EP1905081A2 (en) | 2008-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5159618B2 (ja) | 集積回路チップのための多層相互接続 | |
KR102149801B1 (ko) | 파워 혼 및 스마크 금속 절단부를 가진 표준-셀 레이아웃 구조물 | |
US12080804B2 (en) | Semiconductor integrated circuit device | |
KR101853559B1 (ko) | 연결 핀들을 갖는 듀얼 전력 구조물 | |
CN103972227B (zh) | 形成具有金属化电阻器的集成电路的方法及装置 | |
US7928517B2 (en) | High frequency transistor layout for low source drain capacitance | |
US11139373B2 (en) | Scalable circuit-under-pad device topologies for lateral GaN power transistors | |
TW201824490A (zh) | 半導體元件及其製造方法 | |
JP7272426B2 (ja) | 半導体装置 | |
CN109564893A (zh) | 半导体芯片 | |
CN109219874A (zh) | 半导体装置 | |
JP4497791B2 (ja) | 半導体集積回路 | |
CN113889471A (zh) | 集成电路上的单元、单元组件和制造半导体结构的方法 | |
CN108666309B (zh) | 半导体器件 | |
KR100498667B1 (ko) | 반도체 집적 회로 장치 | |
JP2004006691A (ja) | 半導体集積回路装置 | |
JP7532551B2 (ja) | 隣接機構間に導電性パイプを形成する方法及び隣接機構間に導電性パイプを有する集積アセンブリ | |
KR20030093115A (ko) | 반도체 집적 회로 장치 | |
US20210367035A1 (en) | SCALABLE CIRCUIT-UNDER-PAD DEVICE TOPOLOGIES FOR LATERAL GaN POWER TRANSISTORS | |
EP4345874A2 (en) | Three-dimensional semiconductor device and method of fabricating the same | |
US20240071929A1 (en) | Dielectric caps for power and signal line routing | |
JP2004056087A (ja) | 半導体集積回路装置 | |
JPH03179747A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090115 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101027 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20120718 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120724 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120718 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120904 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121010 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121127 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20121127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121211 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5159618 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151221 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |