KR101853559B1 - 연결 핀들을 갖는 듀얼 전력 구조물 - Google Patents

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Abstract

본 개시물은 듀얼 전력 레일 구조물을 갖는 집적 칩과 관련된다. 몇몇 실시예들에서, 집적 칩은 제1 방향으로 연장되는 하부 금속 와이어를 갖는 제1 금속 상호연결층을 갖는다. 제2 금속 상호연결층은 제1 비아층에 의해 하부 금속 와이어에 결합되고 제1 방향에 직각인 제2 방향으로 하부 금속 와이어 위에서 연장되는 복수의 연결 핀들을 갖는다. 제3 금속 상호연결층은, 제1 방향으로 복수의 연결 핀들 및 하부 금속 와이어 위에서 연장되는 상부 금속 와이어를 갖는다. 상부 금속 와이어는 제1 비아층 위에 배열된 제2 비아층에 의해 연결 핀들에 결합된다. 연결 핀들을 하부 및 상부 금속 와이어에 연결하는 것은, 연결 핀들로의 연결부들에서의 전류 밀도를 감소시키고, 그에 의해 일렉트로마이그레이션 및/또는 IR 문제들을 감소시킨다.

Description

연결 핀들을 갖는 듀얼 전력 구조물{DUAL POWER STRUCTURE WITH CONNECTION PINS}
이 출원은 2015년 10월 20일자로 출원된 미국 출원 번호 제62/243,872호를 우선권으로 주장한다. 상기 미국 출원의 내용은 그 전체가 인용에 의해 본원에 포함된다.
지난 40년간 반도체 제조 산업은 더 나은 성능(예를 들어, 증가된 프로세싱 속도, 메모리 용량, 등), 축소된 폼 팩터, 연장된 배터리 수명, 및 더 낮은 비용에 대한 계속적인 요구에 의해 구동되어 왔다. 이러한 요구에 응답하여, 산업분야는 현대의 집적 칩(integrated chip)이 단일 반도체 다이 상에 배열된 수백만 또는 수십억개의 반도체 디바이스들을 포함할 수 있도록, 반도체 디바이스 컴포넌트의 사이즈를 계속해서 감소시켜 왔다.
본 발명의 배경이 되는 기술은 일본 공개특허공보 특개2009-200217호에 개시되어 있다.
따라서, 본 개시물은 전류 밀도를 감소시키고 일렉트로마이그레이션 및 IR 사양들을 향상시키도록 구성된 듀얼 전력 레일 구조물을 갖는 집적 칩 및 연관된 형성 방법과 관련된다.
몇몇 실시예들에서, 본 개시물은 집적 칩과 관련된다. 집적 칩은 제1 방향으로 연장되는 하부 금속 와이어를 갖는 제1 금속 상호연결층을 포함한다. 집적 칩은, 제1 비아층에 의해 하부 금속 와이어에 결합되고 제1 방향에 직각인 제2 방향으로 하부 금속 와이어 위에서 연장되는 복수의 연결 핀들을 포함한 제2 금속 상호연결층을 더 포함한다. 집적 칩은, 제1 방향으로 복수의 연결 핀들 및 하부 금속 와이어 위에서 연장되는 상부 금속 와이어를 포함한 제3 금속 상호연결층을 더 포함한다. 상부 금속 와이어는 제1 비아층 위에 배열된 제2 비아층에 의해 복수의 연결 핀들에 결합된다.
몇몇 다른 실시예들에서, 본 개시물은 집적 칩과 관련된다. 집적 칩은 반도체 기판 내에 배열된 활성 영역 위에서 연장되는 복수의 게이트 구조물들, 및 복수의 게이트 구조물들 위에서 연장된 하부 전력 레일을 포함하는 제1 금속 상호연결층을 포함한다. 집적 칩은 제1 금속 상호연결층 위에 놓이고, 하부 전력 레일의 제1 에지를 가로지르는 연결 핀들의 제1 세트, 및 제1 에지 반대 편에 있는, 하부 전력 레일의 제2 에지를 가로지르는 연결 핀들의 제2 세트를 포함하는 제2 금속 상호연결층을 더 포함한다. 연결 핀들의 제1 세트 및 연결 핀들의 제2 세트는 하부 전력 레일에 전기적으로 결합된다. 집적 칩은, 하부 전력 레일 위에 놓인 상부 전력 레일을 포함하고, 연결 핀들의 제1 세트 및 연결 핀들의 제2 세트에 전기적으로 결합되는 제3 금속 상호연결층을 더 포함한다.
또 다른 실시예들에서, 본 개시물은 집적 칩을 형성하는 방법과 관련된다. 방법은, 제1 방향으로 연장되는 하부 전력 레일을 포함하는 제1 금속 상호연결층을 형성하는 단계, 및 하부 전력 레일에 전기적으로 결합되고 제2 방향으로 연장되는 복수의 금속 와이어들을 포함하는 제2 금속 상호연결층을 형성하는 단계를 포함한다. 방법은, 하부 전력 레일의 제1 에지를 가로지르는 연결 핀들의 제1 세트를 형성하기 위하여 제1 컷 마스크(cut mask)에 따라 복수의 금속 와이어들의 제1 세트를 컷팅하는 단계, 및 하부 전력 레일의 제2 에지를 가로지르는 연결 핀들의 제2 세트를 형성하기 위하여 제2 컷 마스크에 따라 복수의 금속 와이어들의 제2 세트를 컷팅하는 단계를 더 포함한다. 방법은, 연결 핀들의 제1 세트 및 연결 핀들의 제2 세트에 전기적으로 결합되는 상부 전력 레일을 갖는 제3 금속 상호연결층을 형성하는 단계를 더 포함하며, 상부 전력 레일은 하부 전력 레일에 평행하고, 하부 전력 레일 위에 놓인다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 관행에 따라, 다양한 피쳐들은 실척도로 도시되는 것은 아님에 유념한다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 위에 놓인 금속 와이어들과 아래 놓인 금속 와이어들 사이에 배열된 복수의 연결 핀들을 갖는 집적 칩(integrated chip)의 몇몇 실시예들의 상면도를 예시한다.
도 2는 복수의 연결 핀들을 갖는 듀얼 전력 레일 구조물을 포함하는 집적 칩의 몇몇 실시예들의 상면도를 예시한다.
도 3a-3f는 복수의 연결 핀들을 갖는 듀얼 전력 레일 구조물을 포함하는 집적 칩의 몇몇 추가 실시예들을 예시한다.
도 4는 복수의 연결 핀들을 갖는 듀얼 전력 레일 구조물을 포함하는 집적 칩의 몇몇 추가 실시예들을 예시한다.
도 5-6은 연결 핀들을 구비한 복수의 전력 레일 구조물들을 갖는 집적 칩의 몇몇 실시예들의 상면도를 예시한다.
도 7-11은 복수의 연결 핀들을 갖는 듀얼 전력 레일 구조물을 포함하는 집적 칩을 형성하는 방법의 몇몇 실시예들을 예시한다.
도 12는 복수의 연결 핀들을 갖는 듀얼 전력 레일 구조물을 포함하는 집적 칩을 형성하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
아래의 개시내용은 제공되는 청구 대상의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간적으로 상대적인 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간적으로 상대적인 기술어들은 이와 똑같이 해석될 수 있다.
집적 칩들은 전력 레일들을 포함하며, 전력 레일들은 BEOL(back-end-of-the-line) 내에 배열되고 집적 칩 상에 복수의 트랜지스터 디바이스들에 전압 전위(voltage potential)를 제공하도록 구성되는 금속 상호연결 와이어들이다. 예를 들어, 집적 칩들은 종종 소스 전압 전위(VSS)에서 고정된 제1 전력 레일 및 접지 전압 전위(VDD)에서 고정된 제2 전력 레일을 포함한다. 통상적으로, 전력 레일들은 제1 금속 상호연결 와이어(예를 들어, “M1” 층) 상에 이어질 수 있다. 그러나, 집적 칩들의 사이즈가 감소함에 따라, 그러한 전력 레일들의 사이즈도 또한 감소한다. 신흥 기술 노드들(예를 들어, 14 nm, 10 nm, 7 nm, 5nm, 등)에서, 그러한 전력 레일들의 작은 사이즈는 전력 레일들 내에 높은 전류 밀도를 초래할 수 있다는 것이 인식되었다. 높은 전류 밀도는 (더 작은 금속 상호연결 와이어들의 더 높은 저항으로 인해) 더 큰 일렉트로-마이그레이션(electro-migration) 및/또는 IR 문제들과 같은 신뢰성 문제들을 초래할 수 있다.
본 개시물은 전류 밀도를 감소시키도록 구성된 듀얼 전력 레일 구조물을 갖는 집적 칩과 관련된다. 몇몇 실시예들에서, 집적 칩은 제1 방향으로 연장되는 하부 금속 와이어를 포함하는 제1 금속 상호연결층을 포함한다. 제2 금속 상호연결층은 제1 비아층에 의해 하부 금속 와이어에 결합되고 제1 방향에 직각인 제2 방향으로 하부 금속 와이어 위에서 연장되는 복수의 연결 핀들을 포함한다. 제3 금속 상호연결층은 복수의 연결 핀들 및 하부 금속 와이어 위에서 연장되는 상부 금속 와이어를 포함한다. 상부 금속 와이어는 제1 비아층 위에 배열된 제2 비아층에 의해 복수의 연결 핀들에 결합된다. 복수의 연결 핀들을 하부 금속 와이어 및 상부 금속 와이어에 연결함으로써, 연결 핀들로의 연결부들에서의 전류 밀도는 감소되고, 그에 의해 일렉트로-마이그레이션 및/또는 IR 문제들은 감소된다.
도 1은 위에 놓인 금속 와이어들과 아래 놓인 금속 와이어들 사이에 배열된 복수의 연결 핀들을 갖는 집적 칩(100)의 몇몇 실시예들의 상면도를 예시한다.
집적 칩(100)은 반도체 기판(102) 위에서 제1 방향(112)으로 연장되는 제1 금속 상호연결층(104)을 포함한다. 제1 금속 상호연결층(104)은 제1 하부 금속 와이어(104a) 및 제1 하부 금속 와이어(104a)에 평행하게 배열된 제2 하부 금속 와이어(104b)를 포함한다. 제2 금속 상호연결층(106 및 108 포함)은 제1 금속 상호연결층(104) 위에 놓인다. 제3 금속 상호연결층(110)은 제2 금속 상호연결층 위에 놓이고, 제1 하부 금속 와이어(104a) 위에 놓이는 제1 상부 금속 와이어(110a) 및 제2 하부 금속 와이어(104b) 위에 놓이는 제2 상부 금속 와이어(110b)를 포함한다.
제2 금속 상호연결층은 제1 방향(112)에 직각인 제2 방향(114)으로 연장되는 복수의 연결 핀들(106 및 108)을 포함한다. 복수의 연결 핀들(106 및 108)은 제1 금속 상호연결층(104)과 제3 금속 상호연결층(110) 사이에 수직으로 배열된다. 복수의 연결 핀들(106 및 108)은 복수의 연결 핀들(106 및 108) 아래에 배열된 도전성 비아들(하기에 예시된 도전성 비아들(116))의 제1 세트에 의하여 제1 금속 상호연결층(104)에, 그리고 복수의 연결 핀들(106 및 108) 위에 배열된 도전성 비아들(116)의 제2 세트에 의해 제3 금속 상호연결층(110)에 전기적으로 결합된다. 예를 들어, 복수의 연결 핀들(106 및 108)은 제1 비아층 상의 도전성 비아들에 의하여 제1 금속 상호연결 층(104)에 그리고 제2 비아층 상의 도전성 비아들에 의하여 제3 금속 상호연결층(110)에 연결된다. 복수의 연결 핀들(106 및 108)은 제1 금속 상호연결층(104)과 제3 금속 상호연결층(110) 사이로부터 제1 금속 상호연결층(104)과 제3 금속 상호연결층(110)에서 측방으로 오프셋된 위치까지 연장된다. 복수의 연결 핀들(106 및 108)은 회로 엘리먼트(예를 들어, 금속 와이어, 활성 영역 등)와 제1 금속 상호연결층(104)과 제3 금속 상호연결층(110) 사이에 전기적 연결을 제공하도록 구성된다.
몇몇 실시예들에서, 복수의 연결 핀들은 연결 핀들의 제1 세트(106a-106d) 및 연결 핀들의 제2 세트(108a-108d)를 포함한다. 몇몇 실시예들에서, 연결 핀들의 제1 세트(106a-106d) 및 연결 핀들의 제2 세트(108a-108d)는 금속 와이어들의 대향면들에 대한 연결부들을 제공하도록, 제1 하부 금속 와이어(104a)의 대향 에지들 및/또는 제2 하부 금속 와이어(104b)의 대향 에지들을 교번하여 가로지른다. 예를 들어, 연결 핀들의 제1 세트(106a-106d)는 제1 하부 금속 와이어(104a) 위에 놓인 제1 단부로부터 제1 하부 금속 와이어(104a)의 제1 에지(103)에서 오프셋된 제2 단부까지 연장된다. 몇몇 실시예들에서, 연결 핀들의 제1 세트(106a-106d)의 제1 에지들은 정렬되고, 연결 핀들의 제1 세트(106a-106d)의 제2 에지들은 정렬된다(라인(107)을 따라). 연결 핀들의 제2 세트(108a-108d)는 제1 하부 금속 와이어(104a) 위에 놓인 제1 단부로부터 제1 하부 금속 와이어(104a)의 제2 에지(105)에서 오프셋된 제2 단부까지 연장된다. 몇몇 실시예들에서, 연결 핀들의 제2 세트(108a-108d)의 제1 에지들은 정렬되고, 연결 핀들의 제2 세트(108a-108d)의 제2 에지들은 정렬된다(라인(109)을 따라).
몇몇 실시예들에서, 복수의 연결 핀들 중 하나 이상은 상이한 길이들을 가질 수 있다. 몇몇 실시예들에서, 연결 핀들의 상이한 길이들은 연결 핀들 중 하나 이상이 제1 금속 상호연결층(104)의 둘 이상의 에지 및/또는 제1 금속 상호연결층(104)의 둘 이상의 금속 와이어를 가로지르게 할 수 있다. 예를 들어, 연결 핀들(108c 및 108d) 중 하나 이상은 연결 핀들(108c 및 108d)이 제1 하부 금속 와이어(104a)의 대향 에지들 및/또는 제2 하부 금속 와이어(104b)의 대향 에지들을 가로지르게 하는 길이들을 가질 수 있다.
연결 핀들의 제1 세트(106a-106d) 및 연결 핀들의 제2 세트(108a-108d) 모두를 제1 금속 상호연결층(104) 및 제3 금속 상호연결층(110)에 연결하는 것은 제1 금속 상호연결층(104) 및 제3 금속 상호연결층(110) 모두에 의해 전력이 수송되도록 허용하는, 듀얼 레벨 전력 구조물을 형성한다. 이것은 연결 핀들(106 및 108)로의 연결부들 상에 전류 밀도를 감소시키고, 그에 의해 (전력 레일들의 더 낮은 저항으로 인하여) 일렉트로-마이그레이션 및 IR 문제들을 감소시킨다.
도 2는 복수의 연결 핀들을 구비한 듀얼 전력 레일 구조물을 갖는 집적 칩(200)의 몇몇 실시예들의 상면도를 예시한다.
집적 칩(200)은 하나 이상의 활성 영역들을 각각 포함하는 하나 이상의 웰 영역들(202)을 포함한다. 집적 칩은 FinFET(field effect transistor) 디바이스들을 포함하는 몇몇 실시예들에서, 활성 영역들은 반도체 기판(102)으로부터 바깥쪽으로 돌출하고 격리 구조물들(예를 들어, 얕은 트렌치 격리(STI, shallow trench isolation) 영역들)에 의해 측방으로 분리되는 반도체 재료의 하나 이상의 핀들을 포함할 수 있다. 몇몇 실시예들에서, 집적 칩(200)은 복수의 웰 영역들(202a 및 202b)을 포함할 수 있으며, 이 웰 영역들은 활성 영역들의 전기적 특성들을 변조시키는 상이한 도핑 타입들을 갖도록 도핑된다(예를 들어, n-타입 도핑 및 p-타입 도핑). 예를 들어, 웰 영역들(202a 및 202b)은 반대되는 도핑 타입들을 포함할 수 있다(예를 들어, p-타입 기판 내에 배열된 n-웰(202a)은 PMOS 활성 영역을 포함할 수 있고, n-타입 기판 내에 배열된 p-웰(202b)은 NMOS 활성 영역을 포함할 수 있다). 소스/드레인 영역들은 웰 영역들(202a 및 202b)의 활성 영역들에서 반도체 기판 내에 배열될 수 있다. 소스/드레인 영역들은 웰 영역들(202a 및 202b)과 반대되는 도핑 타입들을 갖는다.
웰 영역들(202a 및 202b)은 제1 방향(112)으로 연장되는 활성 영역들(소스/드레인 영역들을 가짐)을 포함한다. 복수의 게이트 구조물들(204)은 제1 방향(112)에 직각인 제2 방향(114)을 따라 웰 영역들(202a 및 202b) 위에서 연장된다. 복수의 게이트 구조물들(204)은 게이트 피치(210)(예를 들어, 콘택 폴리 피치(contact poly pitch))로 배열된다.
몇몇 실시예들에서, 듀얼 전력 레일들(201a 및 201b)은 그 내부에 활성 영역들 및/또는 웰 영역들(202a 및 202b) 위에 또는 인접하게 배열될 수 있다. 다른 실시예들에서, 듀얼 전력 레일들(201a 및 201b)은 그 내부에 활성 영역들 및/또는 웰 영역들(202a 및 202b)로부터 오프셋된 위치들에 배열될 수 있다. 듀얼 전력 레일 구조물들(201a 및 201b)은 각각 복수의 게이트 구조물들(204) 위에 병렬로 배열되는 제1 하부 전력 레일(206a) 및 제2 하부 전력 레일(206b)을 포함한다. 듀얼 전력 레일들(201a 및 201b)은 또한 제1 하부 전력 레일(206a) 및 제2 하부 전력 레일(206b) 위에 병렬로 배열되는 제1 상부 전력 레일(208a) 및 제2 상부 전력 레일(208b)을 각각 포함한다. 몇몇 실시예들에서, 제1 하부 전력 레일(206a) 및 제2 하부 전력 레일(206b)은 제1 금속 상호연결층(예를 들어, 제1 금속 와이어 층(M1)) 내에 위치되는 반면, 제1 상부 전력 레일(208a) 및 제2 상부 전력 레일(208b)은 위에 놓인 제3 금속 상호연결층(예를 들어, 제3 금속 와이어 층(M3)) 내에 위치된다.
듀얼 전력 레일들(201a 및 201b)은 각각 집적 칩 핀들로부터 집적 칩(200)의 복수의 디바이스들로 전압 전위를 분배하도록 구성된다. 몇몇 실시예들에서, 듀얼 전력 레일들(201a 및 201b)은 상이한 전기 네트들(electrical nets) 상에 있다. 예를 들어, 몇몇 실시예들에서, 제1 하부 전력 레일(206a) 및 제1 상부 전력 레일(208a)은 공급 전압(예를 들어, VDD)에서 고정될 수 있는 반면, 제2 하부 전력 레일(206b) 및 제2 상부 전력 레일(208b)은 접지 전압(예를 들어, VSS)에서 고정될 수 있다.
제2 금속 상호연결층(예를 들어, 제2 금속 와이어 층(M2))은 제1 금속 상호연결층과 제3 금속 상호연결층 사이에 수직으로 배열된다. 제2 금속 상호연결층은 복수의 연결 핀들(106 및 108)을 포함한다. 복수의 연결 핀들(106 및 108)은 연결 핀들의 제1 세트(106a-106d) 및 연결 핀들의 제2 세트(108a-108d)를 포함한다. 연결 핀들의 제1 세트(106a-106d)는 하부 전력 레일들(206a-206b)의 제1 에지를 가로지르는 반면, 연결 핀들의 제2 세트(108a-108d)는 하부 전력 레일들(206a-206b)의 반대쪽 제2 에지를 가로지른다.
복수의 연결 핀들(106 및 108)은 듀얼 전력 레일 구조물들(201a 및 201b)에 연결된다. 예를 들어, 연결 핀들(106a-106b 및 108a-108b)은 도전성 비아들(예를 들어, 도전성 비아들(116))에 의하여 제1 하부 전력 레일(206a) 및 제1 상부 전력 레일(208a)에 전기적으로 연결된다. 유사하게, 연결 핀들(106c-106d 및 108c-108d)은 도전성 비아들(예를 들어, 도전성 비아들(116))에 의하여 제2 하부 전력 레일(206b) 및 제2 상부 전력 레일(208b)에 전기적으로 연결된다. 연결 핀들의 제1 세트(106a-106d)는 제1 웰 영역(202a)(듀얼 전력 레일 구조물(201a)의 제1 면 상에 배열된 제1 활성 영역) 내에 반도체 디바이스들과 듀얼 전력 레일 구조물(201a) 사이에 전기적 연결을 제공하도록 구성되는 연결 핀들(106a 및 106b)을 포함한다. 연결 핀들의 제2 세트(108a-108d)는 제2 웰 영역(202b)(듀얼 전력 레일 구조물(201b)의 제2 면 상에 배열된 제2 활성 영역) 내에 반도체 디바이스들과 듀얼 전력 레일 구조물(201b) 사이에 전기적 연결을 제공하도록 구성되는 연결 핀들(108c 및 108d)을 포함한다.
몇몇 실시예들에서, 복수의 연결 핀들(106 및 108)은 (즉, 자동 배치 및 라우팅 동안에 핀 액세스 문제들을 방지하기 위해) 활성 영역 내의 디바이스들을 위에 놓인 금속 층에 연결하는 라우팅 와이어들로의 액세스를 제공하도록 구성된 간격으로 배열될 수 있다. 예를 들어, 하부 전력 레일(예를 들어, 제1 하부 전력 레일(206a) 또는 제2 하부 전력 레일(206b))의 제1 에지를 가로지르는 연결 핀들(106a-106b)은 제1 피치(212)로 배열된다. 제1 하부 전력 레일(206a)의 제1 에지를 가로지르는 연결 핀들(106a-106b)은 제1 피치(212)보다 작은 제2 피치(214)로 제2 하부 전력 레일(206b)(즉, 상이한 전기적 네트 상의 전력 레일을 가로지르는 연결 핀들)의 (제1 하부 전력 레일(206a)의 제1 에지에서 먼 쪽을 향하는) 제1 에지를 가로지르는 연결 핀들(106c-106d)에 관하여 배열된다. 제1 하부 전력 레일(206a)의 제1 에지를 가로지르는 연결 핀들(106a-106b)은 제1 피치(212)보다 작고 제2 피치(214)보다 더 큰 제3 피치(216)로 제1 하부 전력 레일(206a)의 제2 에지를 가로지르는 연결 핀들(108a-108b)에 관하여 배열된다.
몇몇 실시예들에서, 제1 피치(212)는 제1 짝수와 게이트 피치(210)의 곱(즉, 제1 피치(212) = 게이트 피치(210) x 2n1, 여기서 n1 ≥≥ 1)과 동일하고, 제2 피치(214)는 제2 짝수(제1 짝수보다 작음)와 복수의 게이트 구조물들의 피치의 곱(즉, 제2 피치(214) = 게이트 피치(210) x 2n2, 여기서 n2 ≥≥ 1)과 동일하고, 제3 피치(216)는 홀수와 복수의 게이트 구조물들의 피치의 곱(즉, 제3 피치(216) = 게이트 피치(210) x (2n3+1), 여기서 n3 ≥≥ 0)과 동일하다. 예를 들어, 제1 피치(212)는 게이트 피치(210)(예를 들어, 콘택 폴리 피치)의 18배와 동일할 수 있고, 제2 피치(214)는 게이트 피치의 2배와 동일하고, 제3 피치(216)는 게이트 피치의 3배와 동일하다.
도 3a-3f는 복수의 연결 핀들을 구비한 듀얼 전력 레일 구조물을 갖는 집적 칩의 몇몇 추가 실시예들을 예시한다.
도 3a는 듀얼 전력 레일 구조물을 갖는 집적 칩(300)의 몇몇 추가 실시예들의 상면도를 예시한다.
집적 칩(300)은 제1 방향(112)으로 연장되는 복수의 소스/드레인 영역들을 포함하는 활성 영역들을 갖는 웰 영역들(202a-202b)을 포함한다. 복수의 MOL(middle-of-the-line) 구조물들(302)은 웰 영역들(202a-202b) 위에 배열된다. 복수의 MOL 구조물들(302)은 복수의 게이트 구조물들(204) 중 인접한 구조물들 사이에 위치들에서 제2 방향(114)을 따라 연장된다. 다양한 실시예들에서, MOL 구조물들(302)은 도전성 금속(예를 들어, 텅스텐, 구리, 코발트 등)을 포함할 수 있다.
제1 금속 상호연결층은 복수의 게이트 구조물들(204) 위에 배열된다. 제1 금속 상호연결층은 제1 하부 전력 레일(206a), 제2 하부 전력 레일(206b), 및 (제2 방향(114)으로) 제1 하부 전력 레일(206a)과 제2 하부 전력 레일(206b) 사이에 배열되는 하나 이상의 금속 와이어 트랙들(304)을 포함한다. 제2 금속 상호연결층은 제1 금속 상호연결층 위에 배열되고, 복수의 연결 핀들(106 및 108)을 포함한다. 제3 금속 상호연결층은 제2 금속 상호연결층 위에 배열되고, 제1 하부 전력 레일(206a) 위에 놓인 제1 상부 전력 레일(208a) 및 제2 하부 전력 레일(206b) 위에 놓인 제2 상부 전력 레일(208b)을 포함한다. 몇몇 실시예들에서, 제3 금속 상호연결층은 상부 전력 레일들에 평행하게 연장되고 웰 영역들(202a-202b) 위에 배열되는 복수의 금속 와이어 트랙들을 더 포함할 수 있다.
복수의 연결 핀들(106 및 108)은 MOL 구조물들(302) 위로부터 하부 전력 레일들(206a-206b)과 상부 전력 레일들(208a-208b) 사이로 연장된다. 몇몇 실시예들에서, 제1 하부 전력 레일(206a)은 제1 폭(wa)을 갖고, 제1 상부 전력 레일(208a)은 제1 폭(wa)보다 작은 제2 폭(wb)을 갖는다. 몇몇 실시예들에서, 하나 이상의 금속 와이어 트랙들(304)은 제1 하부 전력 레일(206a) 및 제2 하부 전력 레일(206b)의 폭보다 작은 폭을 가질 수 있다.
도 3b는 도 3a에 예시된 제1 횡단선을 따라 도시된 집적 칩(300)의 몇몇 추가적 실시예들의 단면도(310)를 예시한다.
단면도(310)에 도시된 바와 같이, MOL 구조물들(302)은 제1 웰 영역(202) 위에 배열된다. 몇몇 실시예들에서, MOL 구조물(302)은 제1 웰 영역(202a) 위로 국한(즉, 제1 하부 전력 레일(206a)로부터 측방으로 오프셋)될 수 있다.
제1 레벨간 유전체(ILD, inter-level dielectric) 층(312a)은 MOL 구조물들(302)을 측방으로 둘러싸는 위치들에서 반도체 기판(102) 위에 배열된다. 도전성 콘택(316)은 제1 ILD 층(312a) 위에 놓이는 제2 ILD 층(312b) 내에 배치된다. 도전성 콘택(316)은 제2 ILD 층(312b) 위에 놓이는 제3 ILD 층(312c) 내에 배열된 제1 금속 와이어 트랙(304)에 MOL 구조물들(302)을 연결한다. 제1 금속 와이어 트랙(304)은 제3 ILD 층(312c) 위에 놓이는 제4 ILD 층(312d) 내에 배열된 제1 도전성 비아(306a)에 의하여 연결 핀(106a)에 또한 연결된다. 연결 핀(106a)은 (제2 도전성 비아(308)에 의해) 제4 ILD 층(312d) 위에 놓이는 제5 ILD 층(312e) 내에 배열된 제1 상부 전력 레일(208a)에 그리고 (제1 도전성 비아(306b)에 의해) 제1 하부 전력 레일(206a)에 제1 금속 와이어 트랙(304)을 연결한다.
몇몇 실시예들에서, 인접한 ILD 층들(312a-312e)은 에칭 스탑 층들(314a-314d)에 의해 분리될 수 있다. 예를 들어, 제1 ILD 층(312a)은 제1 에칭 스탑층(314a)에 의하여 제2 ILD 층(312b)으로부터 수직으로 분리될 수 있고, 제2 ILD 층(312b)은 제2 에칭 스탑 층(314b)에 의하여 제3 ILD 층(312c)으로부터 수직으로 분리될 수 있고, 나머지 ILD 층들도 유사하게 구성될 수 있다. 다양한 실시예들에서, 에칭 스탑 층들(314a-314d)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 3c는 도 3a에 예시된 제2 횡단선을 따라 도시된 집적 칩(300)의 몇몇 추가적 실시예들의 단면도(318)를 예시한다.
단면도(318)에 도시된 바와 같이, MOL 구조물(302)은 제1 웰 영역(202a) 위로부터 제1 하부 전력 레일(206a) 아래의 위치로 연장된다. MOL 구조물(302)은 제1 웰 영역(202a)으로부터 측방으로 오프셋되는 도전성 콘택(316)에 의하여 제2 하부 전력 레일(206b)에 연결된다. 몇몇 실시예들에서, 제2 금속 상호연결층은 제1 웰 영역(202a) 위에 놓이는 도전성 콘택에 연결되지 않고, 제1 웰 영역(202a) 위에서 연장되는 구조물(109)을 포함할 수 있다. 그러한 실시예들에서, 구조물(109)은 최소 면적 설계 요건들을 충족시킨다.
도 3d는 도 3a에 예시된 제3 횡단선을 따라 도시된 집적 칩(300)의 몇몇 추가적 실시예들의 단면도(320)를 예시한다.
단면도(320)에 도시된 바와 같이, MOL 구조물(302)은 제2 웰 영역(202b) 위로부터 제2 하부 전력 레일(206b) 아래의 위치로 연장된다. MOL 구조물(302)은 IR/EM을 추가로 향상시키기 위해 제2 금속층(108c)을 통해 연장되는 제2 도전성 경로(322b) 및 제1 도전성 경로(322a)에 의하여 제2 상부 전력 레일(208b)에 연결된다.
도 3e는 도 3a에 예시된 제4 횡단선을 따라 도시된 집적 칩(300)의 몇몇 추가적 실시예들의 단면도(324)를 예시한다.
단면도(324)에 예시된 바와 같이, 제1 웰 영역(202a)은 복수의 소스/드레인 영역들(326)을 포함하는 활성 영역(325)을 포함한다. 복수의 소스/드레인 영역들(326)은 채널 영역들(328)에 의해 서로 측방으로 분리되는 고농도로 도핑된 영역들(예를 들어, 주변 반도체 기판(102)의 도핑 농도보다 더 높은 도핑 농도를 갖는)을 포함한다. 몇몇 실시예들에서, 제1 웰 영역(202a)은 소스/드레인 영역들(326) 및 반도체 기판(102)과 반대의 도핑 타입을 포함할 수 있다(예를 들어, p-타입 기판 내에 형성된 n-웰은 PMOS 활성 영역 내의 p-타입 소스/드레인 영역들을 포함할 수 있음).
MOL 구조물(302)은 소스/드레인 영역들(326) 위에 배열되는 반면, 복수의 게이트 구조물들(204)은 채널 영역들(328) 위에 배열된다. 몇몇 실시예들에서, 복수의 게이트 구조물들(204)은 게이트 유전체(330)에 의해 반도체 기판(102)으로부터 분리되는 게이트 전극(332)을 각각 포함할 수 있다. 다양한 실시예들에서, 게이트 전극(332)은 폴리실리콘 또는 금속(예를 들어, 알루미늄)을 포함할 수 있다. 다양한 실시예들에서, 게이트 유전체(330)는 산화물(예를 들어, 실리콘 이산화물) 또는 하이-k 재료를 포함할 수 있다. 몇몇 실시예들에서, 복수의 게이트 구조물들(204) 및 MOL 구조물(302)은 대략 동일한 높이(h)를 가질 수 있다.
도 3f는 도 3a에 예시된 제4 횡단선을 따라 도시된 집적 칩(300)의 몇몇 추가적 실시예들의 단면도(334)를 예시한다.
단면도(334)에 도시된 바와 같이, 금속 트랙(304)은 트랜지스터 디바이스의 입력 및 출력 신호들에 대한 입력 및 출력 핀들로서의 역할을 하기 위해 게이트 구조물들(204)에 또한 연결될 수 있다.
도 4는 연결 핀들을 구비한 듀얼 전력 레일 구조물을 갖는 집적 칩(400)의 몇몇 추가 실시예들을 예시한다.
집적 칩(400)은 인접한 셀들(401) 사이에 각각 배열된 하부 전력 레일들(206a-206b)을 갖는 제1 금속 상호연결층을 포함한다. 예를 들어, 제1 하부 전력 레일(206a)은 제1 셀(401a)과 제2 셀(401b) 사이에 배열되고, 제2 하부 전력 레일(206b)은 제2 셀(401b)과 제3 셀(401c) 사이에 배열된다. 셀 높이(402)는 제1 하부 전력 레일(206a)의 중앙으로부터 제2 하부 전력 레일(206b)의 중앙까지 연장된다. 몇몇 실시예들에서, 제1 금속 상호연결층은 제1 하부 전력 레일(206a)과 제2 하부 전력 레일(206b) 사이에 배열되고 제1 방향(112)으로 연장되는 5개의 금속 와이어 트랙들(304a-304e)을 포함한다.
제2 금속 상호연결층은 제1 금속 상호연결층 위에 배열되는, 디바이스 전력을 위한 복수의 연결 핀들(106 및 108)(예를 들어, VDD 또는 VSS 사이에서 하나 이상의 디바이스들에 결합되는 복수의 연결 핀들)을 포함한다. 몇몇 실시예들에서, 디바이스 전력에 대한 복수의 연결 핀들(106 및 108)은 연결점들(410)에서 배열되는 비아들에 의해, 웰 영역(202a 또는 202b) 내에 트랜지스터 디바이스들에 연결된다. 복수의 연결 핀들(106 및 108)은 웰 영역(202a 또는 202b) 내의 트랜지스터 디바이스들을 제2 금속 상호연결층 위에 놓이는 제3 금속 상호연결층 상에 배열된 상부 전력 레일들(208a-208b)에 그리고 하부 전력 레일들(206a-206b)에 전기적으로 결합하도록 구성된다.
몇몇 실시예들에서, 연결 핀들(106 및 108)은 하나 이상의 금속 와이어 트랙들을 핀 액세스 포인트들(406)에서의 비아들의 배치를 위해 액세스가능하게 두면서, 제1 금속 와이어 트랙(예를 들어, 핀(106a)을 위한 금속 와이어 트랙(304a) 및 핀(108c)을 위한 금속 와이어 트랙(304e))을 점유하도록 배열되고, 그에 의해 웰 영역(202)의 활성 영역 내의 반도체 디바이스들로부터 디바이스 신호 라우팅(예를 들어, 하나 이상의 금속 와이어 트랙들 상의 또는 위에 놓인 금속 상호연결층들 상의)을 가능하게 할 수 있다. 몇몇 실시예들에서, 연결 핀들(106 및 108)은 신호 라우팅의 플렉서빌리티를 가능하게 하도록, 디바이스 신호 라우팅을 가능하게 하기 위해 비아들이 배치될 수 있는 복수의 상이한 핀 액세스 포인트들(406)을 제공하도록 구성된 셀(401) 내의 위치에 배열된다.
몇몇 실시예들에서, 연결 핀들(106 및 108)에 연결된 금속 와이어 트랙들은 전기 합선을 방지하도록 디바이스 신호 라우팅을 위해 사용되는 금속 와이어 트랙들로부터 하나 이상의 금속 와이어 트랙들에 의해 분리된다. 예를 들어, 연결 핀들(106 및 108)은 금속 와이어 트랙(304a)을 점유하도록 배열될 수 있고, 금속 와이어 트랙들(304c-304e)은 디바이스 신호 라우팅을 위해 사용될 수 있으며, 금속 와이어 트랙(304b)은 디바이스 전력과 신호 라우팅 사이에서 전기 합선을 방지하기 위해 점유되지 않은 채로 남겨진다.
몇몇 실시예들에서, 제2 금속 상호연결층은 실(401) 내에 하나 이상의 핀 액세스 포인트들(406)에 연결된 금속 라우팅 구조물(408)을 더 포함할 수 있다. 금속 라우팅 구조물(408)은 활성 영역 내의 반도체 디바이스들로부터 위에 놓인 금속 상호연결층들로 신호들을 라우팅하도록 구성된다. 몇몇 실시예들에서, 디바이스 전력을 위한 연결 핀들(106 및 108)은 반도체 프로세스 문제를 방지하도록 구성된 최소 길이를 가질 수 있다(예를 들어, 디바이스 전력을 위한 연결 핀들(106 및 108)은 컷 마스크의 컷 영역들 사이의 거리보다 작은 길이를 가질 수 없음). 뿐만 아니라, 몇몇 실시예들에서, 금속 라우팅 구조물(408)에 대한 충분한 단일 핀 액세스 포인트들(406)을 보장하기 위하여, 디바이스 전력을 위한 연결 핀들(106 및 108)의 길이는 셀 높이(402)의 대략 50%를 초과하지 않거나 그와 동일한, 웰 영역들(202) 위의 최대 길이를 가질 수 있다. 몇몇 실시예들에서, 웰 영역들 및/또는 활성 영역들이 존재하지 않는 영역들(412)에서, 디바이스 전력을 위한 연결 핀들(106 및 108)의 길이는 셀 높이(402)의 대략 50%를 초과하거나 그와 동일한 길이를 따르는 정도까지 허용될 수 있다.
도 5는 반복 패턴으로 배열된 연결 핀들을 갖는 집적 칩(500)의 몇몇 실시예들의 상면도를 예시한다.
집적 칩(500)은 평행하게 배열되고 제1 방향(112)으로 연장되는 복수의 하부 전력 레일들(206a-206h)을 갖는 제1 금속 상호연결층을 포함한다. 제2 금속 상호연결층은 제1 금속 상호연결층 위에 배열되고, 연결 핀들의 제1 세트(106) 및 연결 핀들의 제2 세트(108)를 포함한다. 연결 핀들의 제1 세트(106)는 복수의 하부 전력 레일들(206a-206h)의 제1 에지를 가로지르는 반면, 연결 핀들의 제2 세트(108)는 제1 에지 반대쪽의, 복수의 하부 전력 레일들(206a-206h)의 제2 에지를 가로지른다.
제1 금속 상호연결층 및 제2 금속 상호연결층은 제1 방향(112) 및 제2 방향(114)으로 반복되는 반복 단위들(502a-502c)로 배열된다. 예를 들어, 제1 방향(112)에서, 제1 단위(502a) 내에 위치된 연결 핀들(106 및 108)은 제2 단위(502b) 내에 위치된 측방으로 정렬된 연결 핀들(106 및 108)로부터 제1 거리(504)만큼 분리된다. 제1 방향(114)에서, 제1 단위(502a) 내에 위치된 연결 핀들(106 및 108)은 셀 높이(508)의 4배와 동일한 제2 거리(506)(즉, 제1 하부 전력 레일(206a)의 중앙으로부터 제2 하부 전력 레일(206b)의 중앙까지의 거리)만큼 제3 단위(502c) 내에 위치된 수직으로 정렬된 연결 핀들(106 및 108)로부터 분리된다. 반복 단위들(502a-502c)은 듀얼 전력 레일을 포함하며, 신호들을 연결하기 위한 균일한 라우팅 와이어(510)를 제공한다.
도 6은 반복 패턴으로 배열된 연결 핀들을 갖는 집적 칩(600)의 몇몇 대안적 실시예들의 상면도를 예시한다.
집적 칩(600)은 평행하게 배열되고 제1 방향(112)으로 연장되는 복수의 하부 전력 레일들(206a-206h)을 갖는 제1 금속 상호연결층을 포함한다. 제2 금속 상호연결층은 제1 금속 상호연결층 위에 배열되고, 연결 핀들의 제1 세트(106) 및 연결 핀들의 제2 세트(108)를 포함한다. 연결 핀들의 제1 세트(106)는 복수의 하부 전력 레일들(206a-206h)의 제1 에지를 가로지르는 반면, 연결 핀들의 제2 세트(108)는 제1 에지 반대쪽의, 복수의 하부 전력 레일들(206a-206h)의 제2 에지를 가로지른다.
제1 금속 상호연결층 및 제2 금속 상호연결층은 제1 방향(112) 및 제2 방향(114)으로 반복되는 반복 단위들(602a-602c)로 배열된다. 예를 들어, 단위들(602a 및 602b)은 도 5와 관련하여 상기 설명된 바와 같이 제1 방향(112)으로 반복된다. 제2 방향(114)에서, 제1 단위(602a) 내에 위치된 연결 핀들(106 및 108)은 셀 높이(604)의 2배와 동일한 거리(즉, 제1 하부 전력 레일(206a)의 중앙으로부터 제2 하부 전력 레일(206b)의 중앙까지의 거리)만큼 제3 단위(602c) 내에 위치된 수직으로 정렬된 연결 핀들(106 및 108)로부터 분리된다. 반복 단위들(602a-602c)은 듀얼 전력 레일(예를 들어, 206a 및 206b) 및 라우팅 와이어(604a-604c)를 포함한다. 몇몇 실시예들에서, 라우팅 와이어(604a-604b)는 114 방향으로 길이 제한이 없고, 따라서 라우팅 신호들을 위한 더 많은 자유도를 부여받는다.
몇몇 실시예들에서, 집적 칩(600) 내의 더 조밀한 단위 배치는 연결 핀들(106b 또는 108b)이 복수의 제1 하부 금속 전력 레일들(206a-206h)에 연결되도록 허용하는, 연결 핀들(106b 및 108b)에 의해 보여지는 바와 같은 길이를 연결 핀들(106b 또는 108b)이 갖도록 허용한다는 것을 알 수 있다. 이것은 제2 금속 상호연결층 상에 IR/EM 향상에 있어서의 더 높은 플렉서빌리티를 제공한다.
도 7-11은 복수의 연결 핀들을 갖는 듀얼 전력 레일 구조물을 갖는 집적 칩을 형성하는 방법의 몇몇 실시예들을 예시한다.
도 7의 상면도(700)에 도시된 바와 같이, 복수의 게이트 구조물들(204)이 반도체 기판(102) 위에 형성된다. 다양한 실시예들에서, 반도체 기판(102)은 상부에 형성된 및/또는 다른 방식으로 그와 연관된 임의의 다른 타입의 반도체 및/또는 에피택셜층들 뿐 아니라, 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이들과 같은, 임의의 타입의 반도체 몸체(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI 등)를 포함할 수 있다. 몇몇 실시예들에서, 복수의 게이트 구조물들(204)은 반도체 기판(102) 위에 게이트 유전체막을 형성하고, 후속하여 게이트 유전체막 위에 게이트 전극막을 형성하는 것에 의해 형성될 수 있다. 게이트 유전체막 및 게이트 전극막은 복수의 게이트 구조물들(204)을 형성하기 위하여 포토리소그래피 프로세스에 따라 후속하여 패터닝된다.
웰 영역(202)은 복수의 게이트 구조물들(204) 사이에 형성된다. 웰 영역(202)은 복수의 소스/드레인 영역들을 가진 활성 영역을 포함한다. 몇몇 실시예들에서, 복수의 소스/드레인 영역들은 도펀트 종들을 반도체 기판 내로 선택적으로 주입하는 주입 프로세스에 의해 형성될 수 있다. 다양한 실시예들에서, 도펀트 종들은 p-타입 도펀트(예를 들어, 붕소, 갈륨 등) 또는 n-타입 도펀트(예를 들어, 인, 비소 등)를 포함할 수 있다. 다른 실시예들에서, 복수의 소스/드레인 영역들은 에피택셜한 성장 프로세스에 의해 형성될 수 있다.
복수의 MOL 구조물들(302)은 복수의 게이트 구조물들(204) 사이에 측방으로 개재된 위치들에서 웰 영역(202) 위에 형성된다. 복수의 MOL 구조물들(302)은 반도체 기판(102) 위로 MOL 층을 형성함으로써 형성될 수 있다. MOL 층은 그 후 소스/드레인 영역들 위에 복수의 MOL 구조물들(302)을 형성하기 위하여 포토리소그래피 프로세스에 따라 패터닝된다.
제1 금속 상호연결층은 복수의 MOL 구조물들(302) 및 복수의 게이트 구조물들(204) 위에 형성된다. MOL 구조물들(302)은 하나 이상의 도전성 콘택들(316)에 의하여 제1 금속 상호연결층에 연결된다. 제1 금속 상호연결층은 웰 영역(202)의 반대면들로부터 오프셋된 제1 하부 전력 레일(206a) 및 제2 하부 전력 레일(206b)을 포함한다. 제1 금속 상호연결층은 웰 영역(202) 위에 배열되고 제1 하부 전력 레일(206a) 및 제2 하부 전력 레일(206b)에 평행하게 연장되는 하나 이상의 금속 와이어 트랙들(304a-304b)을 더 포함한다. 몇몇 실시예들에서, 하나 이상의 도전성 콘택들(316)은 MOL 구조물(302)을 둘러싸는 제1 레벨간 유전체(ILD) 층 및 제1 ILD 층 위의 제2 ILD 층을 성막함으로써 형성된다. 제2 ILD 층은 콘택 개구를 형성하기 위하여 후속하여 에칭되고, 콘택 개구 내로 도전성 재료(예를 들어, 텅스텐, 구리 등)가 형성될 수 있다. 제1 금속 상호연결층은 제2 ILD 층 위에 제3 ILD 층을 성막함으로써 형성될 수 있다. 제3 ILD 층은 복수의 금속 트렌치들을 형성하기 위하여 후속하여 에칭된다. 도전성 재료(예를 들어, 텅스텐, 구리 등)는 복수의 금속 트렌치들 내에 형성될 수 있다.
도 8의 상면도(800)에 도시된 바와 같이, 복수의 금속 와이어들(802a-802b)을 포함하는 제2 금속 상호연결층(802)이 제1 금속 상호연결층 위에 형성된다. 제2 금속 상호연결층(802)은 제2 금속 상호연결층 아래 놓이는 하나 이상의 도전성 비아들(312)에 의하여 제1 금속 상호연결층에 연결된다. 몇몇 실시예들에서, 하나 이상의 도전성 비아들(312) 및 제2 금속 상호연결층(802)은 하나 이상의 비아 개구들 및 금속 트렌치를 형성하기 위하여 제3 ILD 층 위에 제4 ILD 층을 에칭함으로써 형성된다. 도전성 재료(예를 들어, 텅스텐, 구리, 등)는 하나 이상의 비아 개구들 및 금속 트렌치 내에 형성될 수 있다.
몇몇 실시예들에서, 제2 금속 상호연결층(802)은 더블 패터닝 프로세스(예를 들어, SADP, LELE, 등)에 의하여 형성될 수 있다. 더블 패터닝 프로세스는 복수의 제2 금속 상호연결층(802) 중 교번하는 상호연결층이 상이한 포토마스크들에 의해 형성되도록 한다. 예를 들어, 제1 복수의 금속 와이어들(802a)은 제1 마스크에 의하여 형성될 수 있고, 제2 복수의 금속 와이어들(802b)은 제2 마스크에 의해 형성될 수 있다. 더블 패터닝 프로세스는 금속 와이어들(802a-802b) 중 교번하는 금속 와이어가 제1 피치(Pa)(더블 패터닝 프로세스의 제1 마스크의 피치) 또는 제2 피치(Pb)(더블 패터닝 프로세스의 제2 마스크의 피치)로 배열되도록 한다. 몇몇 실시예들에서, 오정렬 에러들은 제1 및 제2 피치들(Pa 및 Pb)이 살짝 상이하도록 할 수 있다. 예를 들어, 제1 피치(Pa)는 대략 1.02~0.98*Pa2와 동일한 피치(Pa1)를 가질 수 있고, 제2 피치(Pb)는 대략 1.02~0.98*Pb2와 동일한 피치(Pb1)를 가질 수 있다. 더블 패터닝 프로세스는 제2 금속 상호연결층(802) 상의 금속 와이어들이 제2 금속 상호연결층(802)의 0.95 내지 1.05 최소 피치의 범위 내에 있는 피치로 배열되도록 한다.
도 9-10b는 연결 핀들의 제1 세트(106) 및 연결 핀들의 제2 세트(108)를 형성하기 위하여 제2 금속 상호연결층(802)을 컷팅하는 것을 예시한다. 도 9-10b는 '컷 라스트(cut last)' 기법의 사용을 예시하나, 다른 컷팅 기법들이 사용될 수 있다는 것을 알 수 있을 것이다. 예를 들어, 몇몇 대안적 실시예들에서, 제2 금속 상호연결층(802)이 컷 영역들 내에 형성되는 것이 배제되도록, 컷 영역들 상에 재료를 형성하기 위하여 '컷 라스트' 기법이 사용될 수 있다.
도 9의 상면도(900) 및 단면도에 도시된 바와 같이, 제2 금속 상호연결층(802)은 하나 이상의 컷 마스크들에 따라 선택적으로 컷팅(즉, 트리밍(trimmed)될 수 있다. 몇몇 다른 실시예들에서, 제2 금속 상호연결층(802)은 제1 컷 마스크의 제1 복수의 컷 영역들(902)에 따라 그리고 제2 컷 마스크의 제2 복수의 컷 영역들(904)에 따라 선택적으로 컷팅될 수 있다. 제1 복수의 컷 영역들(902)은 연결 핀들의 제1 세트(106)를 형성하기 위하여 제2 금속 상호연결층(802)의 부분들을 선택적으로 제거하기 위하여 제1 패터닝 프로세스에서 사용될 수 있다. 컷 영역들의 제2 세트(904)는 연결 핀들의 제2 세트(108)를 형성하기 위하여 제2 금속 상호연결층(802)의 부분들을 선택적으로 제거하기 위하여 제2 패터닝 프로세스에서 사용될 수 있다. 다른 실시예들(미도시)에서, 제2 금속 상호연결층(802)은 단일 컷 마스크에 따라 선택적으로 컷팅될 수 있다.
몇몇 실시예들에서, 컷 영역들(902 및 904)의 위치들은 마스크 비용들을 증가시킬 수 있는 작은 공간들을 방지하기 위해 설계 규칙들에 의해 제어될 수 있다. 예를 들어, 몇몇 실시예들에서, 컷 영역들은 최소 단부 대 단부 공간(end-to-end spacing)(906), 최소 측면 대 측면 공간(side-to-side spacing)(908), 및/또는 최소 모서리 대 모서리 공간(corner-to-corner spacing)(910)을 가질 수 있다. 최소 단부 대 단부 공간(906)은 컷 마스크들의 짧은 면들 사이의 공간이고, 최소 측면 대 측면 공간(908)은 컷 영역들의 긴 면들 사이의 공간이다. 몇몇 실시예들에서, 최소 단부 대 단부 공간(906), 최소 측면 대 측면 공간(908), 및 최소 모서리 대 모서리 공간(910)은 게이트 피치의 대략 1.5배 내지 게이트 피치(210)의 대략 2.5배의 범위 내에 있을 수 있다. 다른 실시예들에서, 최소 모서리 대 모서리 공간(910)은 게이트 피치(210)의 2.5배를 초과할 수 있다. 그러한 더 큰 모서리 대 모서리 공간(910)은 단일 컷 마스크가 컷 영역들(902 및 904)을 형성하기 위하여 사용되도록 허용한다. 도 10a의 단면도(1000(횡단선 A-A'를 따라 도시됨)에 도시된 바와 같이, 패터닝 프로세스는 마스킹 층(1002) 내에 개구들(1006)을 형성하기 위하여 컷 마스크(1004)에 따라 반도체 기판(102) 위에 놓이는 마스킹층(1002)을 패터닝한다. 개구들(1006)은 제2 복수의 금속 와이어들(802b) 중 하나의 금속 와이어의 일부 위에 배열된다. 몇몇 실시예들에서, 마스킹층(1002)은 포토레지스트층을 포함할 수 있다. 그러한 실시예들에서, 마스킹층(1002)은 컷 마스크(1004)에 따라 마스킹층(1002)을 복사선(1008)에 선택적으로 노출시키고, 개구들(1006)을 형성하기 위해 후속하여 마스킹층(1002)을 현상함으로써 패터닝될 수 있다.
도 10b의 단면도(1010)에 도시된 바와 같이, 연결 핀(106)을 형성하기 위하여 개구들(1006)에 따라 제2 금속 와이어(도 10a의 802b)의 일부분을 선택적으로 제거하기 위해 에칭 프로세스가 사용된다. 에칭 프로세스는 개구들(1006) 아래 놓인 제2 금속 와이어(도 10a의 802b)를 에천트(1012)에 노출시키고, 이는 제2 금속 와이어를 선택적으로 컷팅 또는 트리밍한다. 다양한 실시예들에서, 에천트(1012)는 건식 에천트(예를 들어, 테트라플루오로메탄(CF4), 육불화황(SF6), 삼불화질소(NF3), 등을 이용한 플라즈마 에칭), 또는 습식 에천트(예를 들어, 불화수소(HF) 산)을 포함할 수 있다.
도 11의 상면도(1100) 및 단면도에 도시된 바와 같이, 제3 금속 상호연결층은 제2 금속 상호연결층 위에 형성된다. 제3 금속 상호연결층은 제1 상부 전력 레일(208a) 및 제2 상부 전력 레일(208b)을 포함한다. 제1 상부 전력 레일(208a)은 제1 하부 전력 레일(206a) 위에 놓이고 제1 하부 전력 레일(206a)에 평행하게 연장되며, 제2 복수의 도전성 비아들(308)에 의하여 연결 핀들의 제1 세트(106)에 그리고 연결 핀들의 제2 세트(108)에 연결된다. 제2 상부 전력 레일(208a)은 제2 하부 전력 레일(206a) 위에 놓이고 제2 하부 전력 레일(206a)에 평행하게 연장되며, 제2 복수의 도전성 비아들(308)에 의하여 연결 핀들의 제1 세트(106)에 그리고 연결 핀들의 제2 세트(108)에 연결된다. 몇몇 실시예들에서, 하나 이상의 도전성 비아들(308) 및 제3 금속 상호연결층(802)은 하나 이상의 비아 개구들 및 금속 트렌치를 형성하기 위하여 제4 ILD 층 위에 제5 ILD 층을 에칭함으로써 형성된다. 도전성 재료(예를 들어, 텅스텐, 구리, 등)는 하나 이상의 비아 개구들 및 금속 트렌치 내에 형성될 수 있다.
도 12는 복수의 연결 핀들을 구비한 듀얼 전력 레일 구조물을 갖는 집적 칩을 형성하는 방법(1200)의 몇몇 실시예들의 흐름도를 예시한다.
여기서는 개시된 방법이 일련의 동작들 또는 이벤트들로서 예시되고 설명되었지만, 그러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양상들 또는 실시예들을 구현하기 위해 예시된 동작들 모두가 필요한 것은 아닐 수 있다. 뿐만 아니라, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 실행될 수 있다.
1202에서, 복수의 게이트 구조물들이 반도체 기판 위에 형성된다. 몇몇 실시예들에서, 복수의 게이트 구조물들은 반도체 기판과 반대되는 도핑 타입을 갖고 웰 영역 위에 형성될 수 있다. 도 7은 동작(1202)에 대응하는 몇몇 실시예들을 예시한다.
1204에서, 활성 영역이 반도체 기판 내에 형성된다. 활성 영역은 복수의 게이트 구조물들 위에서 제1 방향으로 연장된다. 몇몇 실시예들에서, 활성 영역은 기판 내에 배열되는 소스/드레인 영역을 포함할 수 있다. 다른 실시예들에서, 활성 영역은 몇몇 실시예들에서 반도체 기판으로부터 돌출되도록 형성될 수 있는 반도체 재료의 복수의 핀들을 포함할 수 있다. 도 7은 동작(1204)에 대응하는 몇몇 실시예들을 예시한다.
1206에서, 복수의 MOL 구조물들은 복수의 게이트 구조물들 사이에 개재되는 위치들에서 제2 방향으로 반도체 기판 위에 연장되어 형성된다. 도 7은 동작(1206)에 대응하는 몇몇 실시예들을 예시한다.
1208에서, 제1 금속 상호연결층은 복수의 게이트 구조물들 위에 형성된다. 제1 금속 상호연결층은 제1 방향으로 연장되는 제1 하부 전력 레일 및 제2 하부 전력 레일을 포함한다. 몇몇 실시예들에서, 제1 하부 전력 레일 및 제2 하부 전력 레일은 웰 영역 및/또는 활성 영역 내에 배열되는 복수의 트랜지스터 디바이스들에 전압(예를 들어, 공급 전압(VSS) 또는 접지 전압(VDD))을 제공하도록 구성된다. 도 7은 동작(1208)에 대응하는 몇몇 실시예들을 예시한다.
1210에서, 제2 금속 상호연결층은 제1 금속 상호연결층 위에 형성된다. 제2 금속 상호연결층은 제2 방향으로 연장되고 하나 이상의 도전성 콘택들에 의해 제1 및 제2 하부 전력 레일들에 전기적으로 결합되는 복수의 금속 와이어들을 포함한다. 도 8은 동작(1210)에 대응하는 몇몇 실시예들을 예시한다.
1212에서, 복수의 금속 와이어들의 제1 세트는 연결 핀들의 제1 세트를 형성하기 위하여 제1 컷 마스크에 의해 컷팅된다. 도 9-10b는 동작(1212)에 대응하는 몇몇 실시예들을 예시한다.
1214에서, 복수의 금속 와이어들의 제2 세트는 연결 핀들의 제2 세트를 형성하기 위하여 제2 컷 마스크에 의해 컷팅된다. 도 9-10b는 동작(1214)에 대응하는 몇몇 실시예들을 예시한다.
1216에서, 제3 금속 상호연결층이 형성된다. 제3 금속 상호연결층은 제1 및 제2 하부 전력 레일들 위에 놓이고 제1 및 제2 하부 전력 레일들에 평행한 제1 상부 전력 레일 및 제2 상부 전력 레일을 갖는다. 제1 및 제2 상부 전력 레일들은 하나 이상의 도전성 콘택들에 의하여 연결 핀들의 제1 세트 및 제2 세트에 전기적으로 결합된다. 도 11은 동작(1216)에 대응하는 몇몇 실시예들을 예시한다.
본 기술분야의 당업자들이 본 개시물의 양상들을 보다 잘 이해할 수 있도록, 전술한 내용은 수 개의 실시예들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 자신들이 여기서 소개된 실시예들의 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구성들이 본 개시물의 사상과 범위를 벗어나지 않는다는 것과, 본 개시물의 사상과 범위를 벗어나지 않고서 당업자들이 본 발명에 대한 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 집적 칩(integrated chip)에 있어서,
    제1 방향으로 연장되는 하부 금속 와이어를 포함하는 제1 금속 상호연결층;
    상기 제1 방향에 수직인 제2 방향으로 상기 하부 금속 와이어 위에서 연장되고 제1 비아 층에 의해 상기 하부 금속 와이어에 각각 결합되는 복수의 연결 핀들을 포함하는 제2 금속 상호연결층; 및
    상기 제1 방향으로 상기 복수의 연결 핀들 및 상기 하부 금속 와이어 위에서 연장되는 상부 금속 와이어를 포함하는 제3 금속 상호연결층
    을 포함하며,
    상기 상부 금속 와이어는 상기 제1 비아 층 위에 배열된 제2 비아 층에 의해 상기 복수의 연결 핀들에 결합되고,
    상기 복수의 연결 핀들은:
    제1 피치로 상기 제1 방향으로 배열되는 연결 핀들의 제1 세트 - 상기 연결 핀들의 제1 세트는, 상기 하부 금속 와이어의 제1 에지를 가로지르기(staddle) 위해 상기 하부 금속 와이어 위에 전적으로(completely) 배열되는 제1 단부로부터 각각 연장함 - ; 및
    상기 연결 핀들의 제1 세트에 대하여 상기 제1 피치 미만인 제2 피치로 상기 제1 방향으로 배열되는 연결 핀들의 제2 세트 - 상기 연결 핀들의 제2 세트는, 상기 제1 에지에 대향하는 상기 하부 금속 와이어의 제2 에지를 가로지르기 위해 상기 하부 금속 와이어 위에 전적으로 배열되는 제2 단부로부터 각각 연장함 - 를 포함하는 것인, 집적 칩.
  2. 삭제
  3. 제1항에 있어서,
    상기 하부 금속 와이어 아래에 배열되는 복수의 소스/드레인 영역들을 포함하는 제1 활성 영역; 및
    상기 제1 금속 상호연결층 상에 배열되고 상기 하부 금속 와이어에 평행하게 연장되는 제2 하부 금속 와이어
    를 더 포함하며,
    상기 제2 하부 금속 와이어는 제2 활성 영역의 위에 배치되고, 상기 연결 핀들의 제1 세트는 각각 상기 제1 단부와 반대인 방향을 향하는 제1 대향 단부를 포함하고, 상기 제1 대향 단부는 상기 제1 활성 영역과 제2 활성 영역 사이에 전적으로(completely) 배열되는 것인, 집적 칩.
  4. 제3항에 있어서,
    상기 하부 금속 와이어를 가로지르는 상기 연결 핀들의 제1 세트는 상기 제2 하부 금속 와이어를 가로지르는 상기 연결 핀들의 제1 세트에 대하여 상기 제2 피치보다 작은 제3 피치로 배열되는 것인, 집적 칩.
  5. 제4항에 있어서,
    상기 제1 금속 상호연결층 아래의 위치에 있는 상기 제1 활성 영역 위에서 상기 제2 방향으로 연장되는 복수의 게이트 구조물들을 더 포함하며,
    상기 복수의 게이트 구조물들은 게이트 피치로 배열되는 것인, 집적 칩.
  6. 제3항에 있어서,
    상기 하부 금속 와이어 및 상기 제2 하부 금속 와이어는 상이한 전기 네트들(electrical nets) 상에 있는 것인, 집적 칩.
  7. 집적 칩(integrated chip)에 있어서,
    제1 방향으로 연장되는 하부 금속 와이어를 포함하는 제1 금속 상호연결층;
    상기 제1 방향에 수직인 제2 방향으로 상기 하부 금속 와이어 위에서 연장되고 제1 비아 층에 의해 상기 하부 금속 와이어에 결합되는 복수의 연결 핀들을 포함하는 제2 금속 상호연결층;
    상기 제1 방향으로 상기 복수의 연결 핀들 및 상기 하부 금속 와이어 위에서 연장되는 상부 금속 와이어 - 상기 상부 금속 와이어는 상기 제1 비아 층 위에 배열된 제2 비아 층에 의해 상기 복수의 연결 핀들에 결합됨 - 를 포함하는 제3 금속 상호연결층;
    복수의 소스/드레인 영역들을 포함하는 활성 영역; 및
    상기 제1 금속 상호연결층 상에 배열되고 상기 하부 금속 와이어에 평행하게 연장되는 제2 하부 금속 와이어 - 상기 제2 하부 금속 와이어는 상기 하부 금속 와이어로서 상기 활성 영역의 반대면 상에 배치됨 -
    를 포함하며,
    상기 복수의 연결 핀들은:
    상기 하부 금속 와이어의 제1 에지를 가로지르고(straddling), 제1 피치로 배열되는 연결 핀들의 제1 세트; 및
    상기 제1 에지 반대편의, 상기 하부 금속 와이어의 제2 에지를 가로지르는 연결 핀들의 제2 세트를 포함하고, 상기 연결 핀들의 제2 세트는 상기 연결 핀들의 제1 세트에 대하여 상기 제1 피치 미만인 제2 피치로 배열되고,
    상기 연결 핀들의 제1 세트는 상기 제2 하부 금속 와이어의 제1 에지를 가로지르고, 상기 연결 핀들의 제2 세트는 상기 제1 에지 반대편의 상기 제2 하부 금속 와이어의 제2 에지를 가로지르며,
    상기 하부 금속 와이어 및 상기 제2 하부 금속 와이어는 상이한 전기 네트들(electrical nets) 상에 있고,
    상기 복수의 연결 핀들은, 상기 하부 금속 와이어의 중앙으로부터 상기 제2 하부 금속 와이어의 중앙까지 연장되는 셀 높이의 2배 또는 4배만큼 상기 제2 방향으로 상기 복수의 연결 핀들 중 가장 가까운 연결 핀으로부터 분리되는 것인, 집적 칩.
  8. 집적 칩(integrated chip)에 있어서,
    제1 방향으로 연장되는 하부 금속 와이어를 포함하는 제1 금속 상호연결층;
    상기 제1 방향에 수직인 제2 방향으로 상기 하부 금속 와이어 위에서 연장되고 제1 비아 층에 의해 상기 하부 금속 와이어에 결합되는 복수의 연결 핀들을 포함하는 제2 금속 상호연결층; 및
    상기 제1 방향으로 상기 복수의 연결 핀들 및 상기 하부 금속 와이어 위에서 연장되는 상부 금속 와이어를 포함하는 제3 금속 상호연결층
    을 포함하며,
    상기 상부 금속 와이어는 상기 제1 비아 층 위에 배열된 제2 비아 층에 의해 상기 복수의 연결 핀들에 결합되고,
    상기 복수의 연결 핀들은:
    상기 하부 금속 와이어의 제1 에지를 가로지르고(straddling), 제1 피치로 배열되는 연결 핀들의 제1 세트; 및
    상기 제1 에지 반대편의, 상기 하부 금속 와이어의 제2 에지를 가로지르는 연결 핀들의 제2 세트를 포함하며, 상기 연결 핀들의 제2 세트는 상기 연결 핀들의 제1 세트에 대하여 상기 제1 피치 미만인 제2 피치로 배열되고,
    상기 제1 피치는 짝수와 게이트 피치의 곱과 동일하고, 상기 제2 피치는 홀수와 상기 게이트 피치의 곱과 동일한 것인, 집적 칩.
  9. 집적 칩에 있어서,
    반도체 기판 내에 배열된 활성 영역 위에서 연장되는 복수의 게이트 구조물들;
    상기 복수의 게이트 구조물들 위에서 연장되는 하부 전력 레일(lower power tail)을 포함하는 제1 금속 상호연결층;
    상기 제1 금속 상호연결층 위에 놓이는 제2 금속 상호연결층 - 상기 제2 금속 상호연결층은,
    상기 하부 전력 레일의 제1 에지를 가로지르고, 상기 하부 전력 레일 위에 전적으로(completely) 배열되는 제1 단부를 각각 갖는 연결 핀들의 제1 세트; 및
    상기 하부 전력 레일의 제2 에지를 가로지르고, 상기 하부 전력 레일 위에 전적으로 배열되는 제2 단부를 각각 갖는 연결 핀들의 제2 세트를 포함하고, 상기 제2 에지는 상기 제1 에지 반대편에 있고, 상기 연결 핀들의 제1 세트 및 상기 연결 핀들의 제2 세트는 상기 하부 전력 레일에 전기적으로 결합되며, 상기 연결 핀들의 제1 세트는 제1 피치로 배열되고, 상기 연결 핀들의 제2 세트는 상기 연결 핀들의 제1 세트에 대하여 상기 제1 피치 미만인 제2 피치로 배열됨 - ; 및
    상기 하부 전력 레일 위에 놓인 상부 전력 레일을 포함하고, 상기 연결 핀들의 제1 세트 및 상기 연결 핀들의 제2 세트에 전기적으로 결합되는 제3 금속 상호연결층
    을 포함하는, 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    제1 방향으로 연장되는 하부 전력 레일을 포함하는 제1 금속 상호연결층을 형성하는 단계;
    제2 방향으로 연장되고 상기 하부 전력 레일에 전기적으로 결합되는 복수의 금속 와이어들을 포함하는 제2 금속 상호연결층을 형성하는 단계;
    상기 하부 전력 레일의 제1 에지를 가로지르는 연결 핀들의 제1 세트를 형성하기 위하여 제1 컷 마스크(cut mask)에 따라 상기 복수의 금속 와이어들의 제1 세트를 컷팅하는 단계;
    상기 하부 전력 레일의 제2 에지를 가로지르는 연결 핀들의 제2 세트를 형성하기 위하여 제2 컷 마스크에 따라 상기 복수의 금속 와이어들의 제2 세트를 컷팅하는 단계; 및
    상기 연결 핀들의 제1 세트 및 상기 연결 핀들의 제2 세트에 전기적으로 결합되는 상부 전력 레일을 갖는 제3 금속 상호연결층을 형성하는 단계
    를 포함하며,
    상기 상부 전력 레일은 상기 하부 전력 레일에 평행하고, 상기 하부 전력 레일 위에 놓이는 것인, 집적 칩을 형성하는 방법.
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