KR20080069971A - 인버트된-ｔ 채널 트랜지스터 제조 방법 - Google Patents

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레오 매츄
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프리스케일 세미컨덕터, 인크.
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Abstract

인버스 T 전계 효과 트랜지스터(10)를 생성하기 위한 방법이 제공된다. 상기 방법은 기판(12)상에 수평 액티브 영역(14) 및 수직 액티브 영역(16)을 형성하는 단계를 포함한다. 상기 방법은 수직 액티브 영역의 제 1 측면 및 수직 액티브 영역(16)의 제 2 측면상에 측벽 스페이서(22)를 형성하는 단계를 더 포함한다. 상기 방법은 측벽 스페이서(22)에 의해 커버되지 않은 수평 액티브 영역(14)의 일부를 제거하는 단계를 더 포함한다. 상기 방법은 측벽 스페이서(22)를 제거하는 단계를 더 포함한다. 상기 방법은 수평 액티브 영역(14)의 적어도 제 1 부분 및 수직 액티브 영역(16)의 적어도 제 1 부분 상에 게이트 유전체(26)를 형성하는 단계를 더 포함한다. 상기 방법은 게이트 유전체(26) 상에 게이트 전극(28)을 형성하는 단계를 더 포함한다. 상기 방법은 수평 액티브 영역의 적어도 제 2 부분 및 수직 액티브 영역(16)의 적어도 제 2 부분 상에 소스 영역(30) 및 드레인 영역(32)을 형성하는 단계를 더 포함한다.
인버스 T 전계 효과 트랜지스터, 수평 액티브 영역, 수직 액티브 영역, 측벽 스페이서

Description

인버트된-Ｔ 채널 트랜지스터 제조 방법{A method of making an inverted-T channel transistor}
본 발명은 집적 회로들, 및 특히 인버트된 T 채널 트랜지스터들을 제조하는 방법에 관한 것이다.
FinFET들의 사용은 MOS 트랜지스터들의 밀도 및 전기 특성들을 증가시키기 위하여 매우 매력적이다. 핀(fin)은 채널로서 기능하도록 기판 상에 세워져서 트랜지스터의 주 부분은 수평이 아닌 수직이다. 채널 방향은 기판 표면 상 구조에서 측면이다. 그러나 한가지 어려운 점은 트랜지스터들의 전류 드라이브, 특히 전류 드라이브를 조절하는 능력이다. 측면 트랜지스터에서, 전류 드라이브는 특히 채널 폭을 변경함으로써 쉽게 조절된다. 채널 폭을 증가시키기 위한 한 가지 방식은 핀 높이를 증가시키는 것이지만, 핀 높이가 최대 실제 높이로 일반적으로 선택되기 때문에 일반적으로 실용적이지 않고 핀 높이들을 변경할 수 있는 방법은 어렵다. 일반적으로 전류 드라이브를 증가시키기 위하여 허용된 방법은 하나 이상의 핀을 사용하는 것이다. 따라서 채널 폭의 증가는 통상적으로 핀 높이의 증가만으로 편리하게 이용될 수 있고 각각의 부가적인 핀을 위한 부가적인 공간을 요구한다. 핀들 사이의 공간은 바람직하게 작지만 리소그래피의 피치 제한들에 의해 제한된 만큼 작다.
따라서, 핀 높이의 증가 없이 조절 가능한 전류 드라이브를 가진 보다 많이 제조할 수 있는 FinFET를 제공하기 위한 기술이 필요하다.
본 발명의 상기 및 다른 특정 목적들 및 장점들은 다음 도면들과 관련하여 얻어진 다음 상세한 설명의 바람직한 실시예로부터 당업자에게 명백할 것이다.
도 1은 본 발명의 실시예에 따른 처리 단계에서 반도체 장치의 단면도.
도 2는 도 1에 도시된 것 다음의 처리 단계에서 도 1의 반도체 장치의 단면도.
도 3은 도 2에 도시된 것 다음의 처리 단계에서 반도체의 단면도.
도 4는 도 3에 도시된 것 다음의 처리 단계에서 반도체의 단면도.
도 5는 도 4에 도시된 것 다음의 처리 단계에서 반도체 장치의 단면도.
도 6은 도 5에 도시된 것 다음의 처리 단계에서 반도체 장치의 단면도.
도 7은 도 6의 반도체 장치의 평면도.
도 8은 본 발명의 다른 실시예에 따른 처리 단계에서 반도체 장치 구조의 단면도.
도 9는 다음 처리 단계에서 도 8의 반도체 장치 구조의 단면도.
도 10은 다음 처리 단계에서 도 9의 반도체 장치 구조의 단면도.
도 11은 다음 처리 단계에서 도 10의 반도체 장치 구조의 단면도.
도 12는 다음 처리 단계에서 도 11의 반도체 장치 구조의 단면도.
도 13은 다음 처리 단계에서 반도체 장치의 단면도.
도 14는 도 8 내지 13의 처리가 제조하는데 유용할 수 있는 6개의 트랜지스터 SRAM 셀의 회로도.
도 15는 도 8 내지 13의 처리가 제조하는데 유용한 도 14의 6개의 트랜지스터 SRAM 셀의 일부의 평면도.
일측면에서 FinFET은 FinFET의 전류 드라이브를 증가시키기 위하여 채널의 측면 연장부로 제조된다. 측면 연장부는 기판의 표면을 따라 FinFET의 핀에 인접하게 연장한다. 핀 위에 놓이는 게이트는 또한 측면 연장부 위에 놓인다. 측면 연장부는 측벽 스페이서에 의해 형성된다. 핀은 핀 외에 기판 상에 놓여지는 반도체 재료의 플로어(floor)를 남기는 에칭에 의해 형성된다. 측벽 스페이서는 측벽 연장부를 남기기 위하여 반도체 재료의 플로어의 에칭시 마스크로서 작동하도록 핀의 양쪽 측벽들 상에 형성된다. 측벽 연장부는 측벽 스페이서들 폭의 범위 내에서 선택할 수 있다. 종래 측벽 형성 기술들을 사용하여, 상기 폭은 50 내지 1000 옴스트롱 사이로 쉽게 조절할 수 있다. 따라서 측벽 연장부는 선택할 수 있지만 핀 높이에 대응하는 것으로 제한되지 않는 증가된 전류 드라이브를 발생시킨다. 이것은 도면 및 다음 상세한 설명을 참조하여 보다 잘 이해된다.
도 1에 도시된 것은 기판(12), 기판(12) 상 반도체 층, 핀(16), 및 핀(16) 위에 놓이는 하드 마스크(18)를 가진 반도체 장치 구조(10)이다. 기판(12)은 트랜 지스터들에 물리적 지지부를 제공한다. 기판(12)은 바람직하게 실리콘 산화물이지만 다른 절연 재료 또는 복합 재료들일 수 있다. 기판(12)의 상부에는 전기 절연체가 있어야 한다. 핀(16)은 마스크로서 하드 마스크(18)를 사용하여 에칭에 의해 형성된다. 하드 마스크(18)는 바람직하게 실리콘 질화물이지만 반도체 재료에 대한 에칭 마스크로서 효과적인 다른 재료 또는 재료들의 결합일 수 있다. 포토레지스트는 포토레지스트에 요구된 비교적 큰 두께로 인해 충분하지 않다. 이 예에서, 반도체 재료는 바람직하게 실리콘이지만 실리콘 게르마늄 또는 게르마늄 비화물 같은 다른 재료일 수 있다. 측면 반도체 층(14)은 목표된 두께를 남기기 위하여 에칭 백된다. 선택된 두께는 SOI 기판내 반도체 두께를 선택하기 위하여 상기 두께와 일반적으로 유사한 공지된 다양한 기준을 바탕으로 한 설계 선택이다. 기판(12) 표면은 수평 표면으로 고려되어, 핀(16)은 수직 액티브 영역으로서 기능할 것이다. 유사하게, 측면 반도체 층은 수평 액티브 영역으로서 기능할 것이다.
도 2에 도시된 것은 측면 반도체 층(20) 상에 라이너(20), 하드 마스크(18) 및 핀(20)을 형성하고 핀(16) 주변에 측벽 스페이서(22)를 형성한 후 반도체 장치 구조(10)이다. 도 2에서 명백한 바와 같이, 측벽 스페이서(22)는 라이너(20) 이후에 형성된다. 라이너(20)는 바람직하게 열적으로 성장되지만 증착될 수 있는 실리콘 산화물이다. 측벽 스페이서(22)는 실리콘 질화물이지만 에칭 마스크로서 기능할 수 있는 다른 재료일 수 있다. 상기 측벽 스페이서는 제거될 것이기 때문에 필수적으로 절연체일 필요는 없다.
도 3에 도시된 것은 마스크로서 측벽 스페이서(22)를 사용하는 측벽 반도체 층(14)을 에칭한 후 반도체 장치(10)이다. 이것은 바람직하게 염소 플라즈마 같은 이방성 에칭이다. 이런 에칭은 남아있는 측면 반도체 층(14)의 측면들을 노출시킨다.
도 4에 도시된 것은 측면 반도체 층(14)의 측면상에 산화물 층(24)을 성장시킨 후 반도체 장치(10)이다. 그 목적은 추후 측벽 스페이서 제거 처리 동안 측면 반도체 층(14)을 보호하는 것이다.
도 5에 도시된 것은 측벽 스페이서(22), 산화물 층(24), 라이너(20), 및 하드 마스크(18)를 제거한 후 반도체 장치(10)이다. 이들 제거된 구조들 모두는 실리콘에 관련하여 선택적으로 에칭할 수 있게 선택할 수 있다. 에칭들은 바람직하게 이방성 에칭이 필요하지 않기 때문에 습식 에칭들이다. 등방성 또는 이방성인 건식 에칭들은 또한 사용될 수 있다.
도 6에 도시된 것은 게이트 유전체(26) 및 게이트 유전체(26) 상 게이트(28)의 형성 후 반도체 장치(10)이다. 게이트 유전체(26)는 바람직하게 게이트 유전체를 형성하기 위한 공통 방법인 실리콘 산화물의 고온 성장에 의해 형성된다. 하프늄 산화물 같은 높은 k 유전체들 같은 다른 게이트 유전체들은 또한 사용될 수 있다. 상기 높은 k 유전체들은 성장보다 오히려 증착된다. 반도체 장치(10)의 소스 및 드레인은 finFET에 대한 일반적인 방식으로 형성된다.
도 7에 도시된 것은 통상적인 융기된 부분이지만 이 실시예에서 또한 측면 반도체 층(14)의 일부를 포함하는 게이트(28)의 한 측면상 소스/드레인 영역(30)을 도시하는 도 6의 반도체 장치(10)의 수직도이다. 유사하게 다른 측면 게이트(28) 상에 있는 소스/드레인 영역(32)은 통상적인 융기된 부분을 가지지만 또한 측면 반도체 층(14)의 일부를 가진다. 이것은 측면 반도체 층(14)의 수평 액티브 영역 측면이 소스, 드레인, 및 채널을 위한 것임을 도시한다. 도 7에 분리되어 도시되지 않은 게이트 유전체(26)는 소스/드레인들(30 및 32), 측면 반도체 층(14), 및 핀(16)을 커버한다.
따라서 도 6 및 7은 채널 및 채널로서 측면 부분에 대해 모두 핀을 가진 트랜지스터를 도시한다. 측면 부분은 측벽 스페이서(22)의 폭을 조절함으로써 조절할 수 있다. 에칭 후 남아있는 측면 반도체 층(14)의 폭이 커질수록, 결과적인 트랜지스터의 전류 드라이브 용량은 커진다. 따라서 결과적인 트랜지스터는 단일 핀 장치보다 큰 이득을 가지지만 부가적인 핀을 부가함으로써 요구되는 기판(12) 상 영역의 모두를 요구하지 않는다. 게다가, 이득 및 결과적인 전류 드라이브는 임의의 이용할 수 있는 측벽 스페이서 폭들 내에서 선택할 수 있다. 실제로 임의의 이득은 부가적인 핀들에 선택된 폭을 가진 측면 반도체 층을 구비한 특정 핀 또는 특정 핀들만이 부가될 수 있기 때문에 선택할 수 있다.
도 8에 도시된 것은 기판(52), 측면 반도체 층(54); 핀(56), 핀(58); 핀(60); 핀(56)상 하드 마스크(62); 핀(58)상 하드 마스크(64); 핀(60) 상 하드 마스크(66); 핀들(56,58 및 60) 상 라이너(68), 측면 반도체 층(54), 및 하드 마스크들(62,64 및 66); 핀(56) 둘레의 측벽 스페이서(70); 핀(58) 둘레의 측벽 스페이서(72), 및 핀(60) 둘레의 측벽 스페이서(74)를 가진 반도체 장치(50)이다. 도 8의 반도체 장치들(50)에 대한 바람직한 재료들 및 옵션들은 반도체 장치(10)에 기 술된 것과 동일하다. 실제로 이런 처리 시점에서, 도 2에 도시된 것과 동일한 3개의 장치들이 있다.
도 9에 도시된 것은 도 2 내지 도 3의 전이 단계와 유사한 마스크로서 측벽 스페이서들(70,72 및 74)을 사용하는 에칭을 수행한 후 반도체 장치 구조(50)이다. 이것은 측면 반도체 층(54)의 분리된 부분을 각각 가진 3개의 장치 구조를 발생시킨다. 비록 에칭이 3개의 장치 구조들을 분리하지만, 포토레지스트 마스크는 도시되지 않은 다른 위치들에서 측면 반도체 층(54)의 에칭을 방지하기 위하여 사용될 수 있다. 예를들어, 측면 반도체 층(54)이 소스/드레인 영역들과 접촉하는 영역은 다른 트랜지스터의 소스/드레인 영역과 접촉할 영역일 수 있다. 상기 영역에서, 포토레지스트 마스크는 접촉을 유지하게 위하여 제공될 수 있다. 추후 실리사이드 처리는 결합된 소스/드레인들 사이의 효과적인 전기 접촉을 보장하는데 효과적이다.
도 10에 도시된 것은 마스크(76) 및 마스크(78)를 형성한 후 반도체 장치 구조(10)이다. 마스크(76)는 핀(56)의 양쪽 측면들 상 측벽 스페이서(70)가 커버되지 않도록 핀(56) 및 측면 반도체 층(54) 상에 형성된다. 마스크(78)는 커버된 측면상에서 핀(60)으로부터 측면 반도체 층(54) 및 측벽 스페이서(74) 상으로 연장하는 핀(60)의 하나의 측면까지이다. 따라서 핀(60)의 다른 측면상 측벽 스페이서(74)는 노출된다. 측벽 스페이서(72)가 노출되도록 핀(58) 상 마스크는 없다. 핀(60)은 바람직하게 정렬이 반복적으로 얻어질 수 있도록 약 200 옴스트롱이다.
도 11에 도시된 것은 측벽 스페이서(72) 및 핀(60)의 측면(80) 상 측벽 스페 이서(74)의 일부를 제거한 후 반도체 장치 구조(40)이다. 측벽 스페이서(72)가 제거된 후, 라이너(68)는 제거되고 측벽 스페이서(72) 아래에 있는 측면 반도체 층(54)은 에칭에 의해 제거된다. 유사하게, 측면(80)에 인접한 측벽 스페이서의 일부 밑에 있는 라이너(68)는 제거되고 측면(80)에 인접한 측벽 스페이서의 일부 아래에 있는 측면 반도체 층(54)은 제거된다. 마스크들(76 및 80)은 측면 반도체 층(54) 부분의 에칭에 대해 보호하는 도 11에 도시되지 않은 다른 위치들에서 다른 마스크들이 있을 수 있기 때문에 라이너(68) 및 반도체 층(54)의 에칭 동안 유지된다.
도 12에 도시된 것은 측벽 스페이서(70), 유지된 측벽 스페이서(74), 및 라이너(68)의 제거 후 반도체 장치 구조(50)이다. 따라서 유지된 핀들(56,58 및 60) 및 측면 반도체 층(54)은 노출된다.
도 13에 도시된 것은 게이트 유전체들(84,86 및 88)을 성장시키고 게이트들(90 및 92)을 형성한 후 반도체 장치 구조(50)이다. 이것은 트랜지스터들(94,96 및 98)을 유발한다. 트랜지스터(94)는 수직 액티브 영역으로서 핀(56)을 사용하고 핀(56)에 접속된 측면 반도체 층(54)은 도 6 및 7의 반도체 장치(10)와 유사한 인버트된 T 채널 트랜지스터를 발생시킨다. 게이트 유전체(84)는 트랜지스터(94)의 반도체 구조를 코팅한다. 게이트 유전체(86)는 핀(58)을 코팅한다. 게이트 유전체(88)는 트랜지스터(98)의 반도체 구조를 코팅한다. 트랜지스터(96)는 트랜지스터들(94 및 96)의 형성으로 집적된 처리에 의해 만들어진 통상적인 FinFET의 결과적인 구조를 가진다. 트랜지스터들(94 및 96)은 양쪽에 대한 게이트들로서 사용하 는 동일한 게이트 층(90)을 공유한다. 트랜지스터(98)는 트랜지스터(94)의 수평 액티브 영역 반쪽을 가진다. 이것은 특히 SRAM 셀로서 사용하기에 편리한 결합이다.
도 14에 도시된 것은 트랜지스터들(94,96 및 98) 같은 트랜지스터들을 사용하여 형성된 트랜지스터들을 사용하는 SRAM 셀(100)의 회로도이다. SRAM 셀(100)은 N 채널 트랜지스터들(102,104,110 및 112) 및 P 채널 트랜지스터들(106 및 108)을 포함한다. 회로 구조는 일반적이다. 트랜지스터들(102 및 104)은 풀 다운 트랜지스터들이고, 트랜지스터들(106 및 108)은 풀 업 트랜지스터들이고, 트랜지스터들(110 및 112)은 패스 트랜지스터들이다. 트랜지스터들(102 및 106)은 하나의 저장 노드로서 함께 결합되고, 트랜지스터들(104 및 108)은 다른 저장 노드에 함께 결합된다. 저장 노드를 공유하는 각각의 트랜지스터들의 쌍은 인버터를 형성한다. 비트가 유지되는 SRAM 셀(100)의 저장 부분은 래칭 배열로 교차 결합된 두 개의 인버터들을 포함한다. 패스 트랜지스터들(110 및 112)은 모두 워드 라인(111)에 접속되고 워드 라인(111)이 인에이블될 때, 비트 라인들(114 및 116)을 SRAM 셀(100)의 저장 부분에 접속한다. 트랜지스터들(110 및 112)은 도 13의 트랜지스터(98)와 유사하게 제조된다. 트랜지스터들(106 및 108)은 트랜지스터(96)와 유사하게 제조된다. 트랜지스터들(102 및 104)은 트랜지스터(94)와 유사하게 제조된다.
도 15에 도시된 것은 도 14의 회로도에 도시된 것과 같이 접속된 트랜지스터들(102,106 및 110)을 도시하는 SRAM 셀(100)의 일부(120)의 평면도이다. 부분(120)은 핀들(122,124 및 130)을 포함한다. 핀들(122 및 130)은 평행하다. 핀(124)은 한쪽 단부가 핀(122)에 접속되고 다른 단부가 접촉 영역(128)이 있는 핀(130)의 단부에 접속된다. 이 실시예에서 핀들을 위한 접촉 영역들은 핀과 동일한 높이지만 더 넓다. 도 13의 게이트 전극(92)과 유사한 게이트 전극(138)은 접촉 영역(134) 및 핀(124)이 핀(122)과 결합하는 위치 사이에서 핀(122) 상에 통과한다. 이런 게이트 전극은 부분(120) 위의 상호 접속 층의 금속 라인으로 연장하지만 도 15에 도시되지 않은 워드 라인(111)에 접속된다. 게이트 전극(138)이 핀(122)을 통과하는 위치에서, 측면 반도체 층(142)은 핀(122)의 바닥에서 핀(122)으로부터 측면으로 연장한다. 측면 반도체 층(142)은 도 13에서 핀(60)과 인접한 측면 반도체 층(54)과 유사하다. 따라서, 핀(122), 게이트 전극(138) 및 측면 반도체 층(142)은 트랜지스터(98)와 유사하도록 트랜지스터(110)를 형성하기 위하여 사용된다. 접촉 영역(134)은 도 14에 도시된 바와 같이 비트 라인(114)에 대한 접촉부를 형성하기 위하여 사용된다. 비트 라인(114)은 부분(120) 위에서 상호접속된 층의 금속 라인으로서 연장하지만 도 15에 도시되지 않는다.
트랜지스터들(102 및 106)은 각각 트랜지스터들(94 및 96)의 타입들을 달성하기 위하여 유사하게 구성된다. 핀(124) 아래 영역의 핀(122)은 양쪽 측면들 상에 측면 반도체 층(142)을 가진다. 다른 한편 핀(130)은 상기 핀(130)에 인접하여 측면 반도체 층(142)을 가지지 않는다. 도 13의 게이트 전극(90)과 유사한 게이트 전극(140)은 핀들(130 및 122) 상을 통과한다. 게이트 전극(140)은 핀(124) 및 접촉 영역(136) 사이의 위치에서 핀(122) 위를 통과하여, 핀(122)의 양쪽 측면들 상에서 측면 반도체 층(142) 위를 통과한다. 게이트 전극(140)은 접촉 영역(128) 및 접촉 영역(132) 사이에서 핀(130) 위를 통과한다. 핀(122)의 양쪽 측면들 상에서 핀(122) 및 측면 반도체 층(142) 위를 통과하는 게이트 전극(140)은 도 13의 트랜지스터(94)와 유사한 트랜지스터 구조를 발생시킨다. 측면 반도체 층을 가지지 않는 핀(130) 위를 통과하는 게이트 전극(140)은 도 13의 트랜지스터(96)와 유사한 트랜지스터 구조를 유발한다. 접촉 영역(136)은 접지 전위에 접촉하기 위하여 사용된다. 접촉부(132)는 패시브 전력 공급부(VDD)와 접촉하기 위하여 사용된다. 접촉부(128)는 트랜지스터들(104 및 108)의 게이트들과 접촉하기 위하여 사용된다. 핀(124)은 트랜지스터들(102 및 106)의 드레인들 사이에 접촉부를 제공한다. 따라서, 부분(120)은 도 14의 트랜지스터들(102,106 및 110)에 회로 접속부를 효과적으로 제공한다. 게다가 이런 레이아웃은 부분(120)의 대칭 표현들을 사용하여 SRAM 레이아웃을 형성하기 위하여 진행될 수 있다.
부분(120)은 부가적인 전류 드라이브를 달성하기 위하여 부가적인 핀들을 사용하여야 하는 것을 방지하도록 도 13에 도시된 3개의 트랜지스터 타입들 중 하나의 용도이다. 부분(120)의 실시예에서, N 채널 패스 트랜지스터들(106 및 108)은 핀의 한쪽 측면에만 측면 반도체 층을 부가함으로써 단일 핀만으로 전류 드라이브가 증가된다. 일반적으로 풀 다운 트랜지스터들(102 및 104)이 패스 트랜지스터들보다 많은 전류 드라이브를 가지는 것은 바람직한 것으로 생각된다. 만약 패스 트랜지스터들이 풀 다운과 비교하여 작은 전류 드라이브를 가질 필요가 있으면, 측면 반도체 층은 제거될 수 있다. 유사하게, 만약 P 채널 풀 업 트랜지스터들이 보다 많은 전류 드라이브를 요구하면, 측면 반도체 층은 한쪽 측면 또는 심지어 양쪽 측 면들상 P 채널에 부가될 수 있다. 따라서 도 13의 3개의 트랜지스터 타입들은 전류 드라이브들의 목표된 비율들을 달성하기 위하여 SRAM 셀을 형성하는 3개의 트랜지스터 타입들(풀 다운, 풀 업, 및 패스)의 전류 드라이브들을 조절하는데 융통성을 제공한다. 도 13의 3개의 트랜지스터 타입들의 융통성은 전류 드라이브 요구들이 다중 핀들을 요구하기 위하여 너무 높아도 평행하게 핀들을 배치할 필요성을 감소시킬 수 있고, 도 13의 3개의 트랜지스터들 타입은 이상적인 비율들에 더 가까운 전류 드라이브 비율들을 부가 및/또는 제공하는 핀들의 수를 감소시키기 위하여 다중 핀들을 요구하는 트랜지스터들과 관련하여 사용될 수 있다.
도시를 위하여 여기에 선택된 실시예들에 대한 다양한 다른 변화들 및 변형들은 당업자에게 쉽게 발생할 것이다. 예를들어, 특정 이익은 SRAM 셀들에 대해 도시되지만, 다른 회로 타입들은 또한 바람직할 수 있다. 상기 변형들 및 변화들이 본 발명의 사상으로부터 벗어나지 않는 범위까지, 상기 변형들 및 변화들은 다음 청구항들의 올바른 해석에 의해서만 평가되는 범위내에 포함된다.

Claims (21)

  1. 인버스 T 전계 효과 트랜지스터를 생성하기 위한 방법으로서,
    기판상에 수평 액티브 영역 및 수직 액티브 영역을 생성하는 단계;
    상기 수직 액티브 영역의 제 1 측면 및 상기 수직 액티브 영역의 제 2 측면상에 측벽 스페이서를 형성하는 단계;
    상기 측벽 스페이서에 의해 커버되지 않는 수평 액티브 영역의 일부를 제거하는 단계;
    상기 측벽 스페이서를 제거하는 단계;
    상기 수평 액티브 영역의 적어도 제 1 부분 및 상기 수직 액티브 영역의 적어도 제 1 부분상에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 상에 게이트 전극을 형성하는 단계; 및
    상기 수평 액티브 영역의 적어도 제 2 부분 및 상기 수직 액티브 영역의 적어도 제 2 부분 상에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, 인버스 T 전계 효과 트랜지스터 생성 방법.
  2. 제 1 항에 있어서, 상기 수평 액티브 영역 및 상기 수직 액티브 영역상에 라이너(liner)를 형성하는 단계를 더 포함하는, 인버스 T 전계 효과 트랜지스터 생성 방법.
  3. 제 2 항에 있어서, 상기 라이너는 측벽 스페이서를 형성하기 위한 에칭 정지 층으로서 사용되는, 인버스 T 전계 효과 트랜지스터 생성 방법.
  4. 제 2 항에 있어서, 상기 라이너는 실리콘 산화물을 포함하는, 인버스 T 전계 효과 트랜지스터 생성 방법.
  5. 제 1 항에 있어서, 상기 측벽 스페이서는 실리콘 질화물 또는 실리콘 산화물 중 하나를 포함하는, 인버스 T 전계 효과 트랜지스터 생성 방법.
  6. 제 1 항에 있어서, 상기 측벽 스페이서에 의해 커버되지 않은 수평 액티브 영역의 일부를 제거한 후, 상기 수평 액티브 영역의 임의의 노출된 부분을 산화하는 단계를 더 포함하는, 인버스 T 전계 효과 트랜지스터 생성 방법.
  7. 제 1 항에 있어서, 상기 측벽 스페이서는 상기 수직 액티브 영역의 각각의 측면상의 폭의 측면에서 실질적으로 동일한 베이스(base)를 가지는, 인버스 T 전계 효과 트랜지스터 생성 방법.
  8. 제 1 항에 있어서, 상기 측벽 스페이서를 제거하는 단계는 습식 에칭 처리를 사용하는 단계를 포함하는, 인버스 T 전계 효과 트랜지스터 생성 방법.
  9. 제 8 항에 있어서, 상기 습식 에칭 처리의 일부로서 인산이 사용되는, 인버스 T 전계 효과 트랜지스터 생성 방법.
  10. 제 1 항에 있어서, 상기 측벽 스페이서의 베이스 폭은 10 옴스트롱 내지 1000 옴스트롱 범위에 있는, 인버스 T 전계 효과 트랜지스터 생성 방법.
  11. 제 1 항에 있어서, 상기 수평 액티브 영역의 높이는 수직 액티브 영역의 폭보다 작은, 인버스 T 전계 효과 트랜지스터 생성 방법.
  12. 기판상에 수평 및 수직 액티브 영역들을 생성하기 위한 방법으로서,
    기판상에 수평 액티브 영역 및 수직 액티브 영역을 생성하는 단계;
    상기 수직 액티브 영역의 제 1 측면 및 상기 수직 액티브 영역의 제 2 측면상에 측벽 스페이서를 형성하는 단계;
    마스크를 사용하여 상기 수평 액티브 영역의 일부, 상기 수직 액티브 영역의 일부, 및 상기 측벽 스페이서의 일부를 마스킹하는 단계;
    상기 마스크에 의해 커버되지 않은 측벽 스페이서의 일부를 제거하는 단계; 및
    상기 측벽 스페이서 또는 상기 마스크에 의해 커버되지 않은 상기 수평 액티브 영역의 일부를 제거하는 단계를 포함하는, 수평 및 수직 액티브 영역들 생성 방법.
  13. 제 12 항에 있어서, 상기 수평 액티브 영역 및 수직 액티브 영역상에 라이너를 형성하는 단계를 더 포함하는, 수평 및 수직 액티브 영역들 생성 방법.
  14. 제 13 항에 있어서, 상기 라이너는 상기 측벽 스페이서를 형성하기 위한 에칭 정지 층으로서 사용되는, 수평 및 수직 액티브 영역들 생성 방법.
  15. 제 13 항에 있어서, 상기 라이너는 실리콘 산화물을 포함하는, 수평 및 수직 액티브 영역들 생성 방법.
  16. 제 12 항에 있어서, 상기 측벽 스페이서는 실리콘 질화물 또는 실리콘 산화물 중 하나를 포함하는, 수평 및 수직 액티브 영역들 생성 방법.
  17. 전계 효과 트랜지스터용 L 형상 채널을 생성하기 위한 방법으로서,
    기판상에 수평 액티브 영역 및 수직 액티브 영역을 생성하는 단계;
    상기 수직 액티브 영역의 제 1 측면 및 상기 수직 액티브 영역의 제 2 측면상에 측벽 스페이서를 형성하는 단계;
    상기 수직 액티브 영역의 제 1 측면 또는 상기 수직 액티브 영역의 제 2 측면 중 하나로부터 상기 측벽 스페이서를 제거하는 단계;
    상기 측벽 스페이서에 의해 커버되지 않은 상기 수평 액티브 영역의 일부를 제거하는 단계;
    상기 측벽 스페이서를 제거하는 단계;
    상기 수평 액티브 영역의 적어도 제 1 부분 및 상기 수직 액티브 영역의 적어도 제 1 부분 상에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 상에 게이트 전극을 형성하는 단계; 및
    상기 수평 액티브 영역의 적어도 제 2 부분 및 상기 수직 액티브 영역의 적어도 제 2 부분 상에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, L 형상 채널 생성 방법.
  18. 제 17 항에 있어서, 상기 수평 액티브 영역 및 상기 수직 액티브 영역상에 라이너를 형성하는 단계를 더 포함하는, L 형상 채널 생성 방법.
  19. 제 18 항에 있어서, 상기 라이너는 측벽 스페이서를 형성하기 위한 에칭 정지 층으로서 사용되는, L 형상 채널 생성 방법.
  20. 제 18 항에 있어서, 상기 라이너는 실리콘 산화물을 포함하고 상기 측벽 스페이서는 실리콘 질화물 또는 실리콘 산화물 중 하나를 포함하는, L 형상 채널 생성 방법.
  21. 제 17 항에 있어서, 상기 측벽 스페이서에 의해 커버되지 않은 상기 수평 액 티브 영역의 부분을 제거한 후, 상기 수평 액티브 영역의 임의의 노출된 부분을 산화시키는 단계를 더 포함하는, L 형상 채널 생성 방법.
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