JP5406583B2 - 半導体装置 - Google Patents
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- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Description
本発明者らの検討によれば、STI境界部Sjに近いBOX層2の厚さの増大によるトランジスタ特性への影響を回避させるためには、BOX層2下のシリコン基板3側から見た浅溝素子分離4の端部位置よりも、SOI層1の端部位置を後退させれば良いことが明らかとなった。
本発明者らによる検討によれば、トランジスタ特性がバーズビーク形状の影響を受けないためには、SOIエッジ10がバーズビーク部の端部Egよりも後退していること、つまり後退距離LACTが0よりも大きいこと(LACT>0)が必要であり、好ましくは、後退距離LACTがSTIエッジ曲率半径RBB(≒バーズビーク部の長さLBB)の1/2以上(LACT≧RBB/2)必要であることが明らかとなった。なお、本実施の形態1におけるSTIエッジ9とSOIエッジ10との距離Lは5nm〜30nmである。
TCBOX−TDBOX≦TEBOX≦TCBOX+TDBOX
と記述することもできる。ここでBOX層2の膜厚偏差TDBOXは、現在のSOI基板の製造技術によれば、ロット間偏差などを考慮しても1nm以内であり、STIエッジ曲率半径RBBと比べて十分に小さいため、近似的には
TEBOX=TCBOX
となる。
本実施の形態2による半導体装置は、前述した実施の形態1と同様であり、浅溝素子分離4のSTI境界部Sjを、SOIエッジ10がSTIエッジ9よりも後退する構造としているが、STIエッジ9の形状が前述した実施の形態1と相違する。すなわち、前述した実施の形態1では、STIエッジ9はほぼ垂直に加工されたままの形状であるが、これに対して、本実施の形態2では、STIエッジ9が丸く加工されている。このような本実施の形態2による浅溝素子分離4の製造方法について図23および図24を用いて製造工程に従って説明する。図23および図24は浅溝素子分離4の製造方法を示す要部断面図である。なお、シリコン基板3に浅溝5を形成し、サイドウォール13を除去するまでの製造過程(前述の図11)は、前述した実施の形態1と同様であるため、その説明を省略する。
本実施の形態3による半導体装置は、前述した実施の形態2と同様であり、浅溝素子分離4のSTI境界部Sjを、SOIエッジ10がSTIエッジ9よりも後退する構造とし、STIエッジ9が丸く加工されているが、STIエッジ9を丸く加工する方法が、前述した実施の形態2と相違する。このような本実施の形態3による浅溝素子分離の製造工程について図25を用いて説明する。図25は浅溝素子分離の製造方法を示す要部断面図である。なお、シリコン基板3に浅溝5を形成し、サイドウォール13を除去し、さらに露出したSOI層1を除去するまでの製造過程(前述の図12)は、前述した実施の形態1と同様であるため、その説明を省略する。
本実施の形態4による半導体装置は、SOI素子とバルク素子とを同一基板の主面上に形成している。SOI素子が形成される領域の浅溝素子分離は前述した実施の形態2と同様の製造方法により形成されるため、ここでは、主にバルク素子が形成される領域の浅溝素子分離の製造方法について説明する。このような本実施の形態4による浅溝素子分離の製造方法を図26〜図27を用いて工程順に説明する。図26〜図27は浅溝素子分離の製造方法を示す要部断面図である。なお、シリコン基板3に浅溝5を形成し、サイドウォール13を除去し、さらに露出したSOI層1を除去するまでの製造過程(前述の図24)は、前述した実施の形態2と同様であるため、その説明を省略する。
2 BOX層
3 シリコン基板
4 浅溝素子分離
5 浅溝
6 絶縁物
8 浅溝側壁
9 STIエッジ
10 SOIエッジ
11 酸化シリコン膜
12 窒化シリコン膜
13 サイドウォール
14 ゲート絶縁膜
15 導電膜
16 ゲート電極
17 酸化シリコン膜
18 サイドウォール
19n,19p ソース・ドレイン
20 シリサイド層
21 層間絶縁膜
22 接続孔
23 プラグ
24 配線
Eg バーズビーク部の端部
L 距離
LACT 後退距離
LBB バーズビーク部の長さ
LSW 幅
RBB STIエッジ曲率半径
Sj STI境界部
Claims (15)
- シリコン基板と、前記シリコン基板の主面にBOX層を介して形成されたSOI層とからなるSOI基板に形成された電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、浅溝素子分離に囲まれた前記SOI層の活性領域に形成され、前記浅溝素子分離は、前記SOI層および前記BOX層を貫通して前記シリコン基板に形成された浅溝と、前記浅溝の内部に埋め込まれた絶縁物とからなり、
前記シリコン基板の主面と前記SOI層の側面に沿って延びる線とが交差する第1の位置が、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置よりも、前記浅溝素子分離と反対方向に後退していることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記BOX層の上に前記SOI層が形成されていない領域には、前記BOX層の上に前記浅溝の内部に埋め込まれた前記絶縁物と一体の絶縁物が形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記BOX層の厚さが10nmであることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記電界効果トランジスタのゲート電極のゲート幅は100nm以下であることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記電界効果トランジスタのゲート電極のゲート長は50nm以下であることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記シリコン基板の主面と前記SOI層の側面に沿って延びる線とが交差する第1の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置との距離が0よりも大きいことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記シリコン基板の主面と前記SOI層の側面に沿って延びる線とが交差する第1の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置との距離が5nmから30nmであることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置における前記シリコン基板の角が曲面を有していることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置における前記シリコン基板の角が、1nm以上20nm以下の曲率半径の曲面を有していることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置における前記シリコン基板の角が曲面を有しており、
前記シリコン基板の主面と前記SOI層の側面に沿って延びる線とが交差する第1の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置との距離を第1の距離とし、前記曲面と前記シリコン基板の主面とが交差する第3の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置との距離を第2の距離とし、前記第1の距離と前記第2の距離との差を第3の距離とすると、
前記第3の距離は0より大きいことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置における前記シリコン基板の角が曲面を有しており、
前記シリコン基板の主面と前記SOI層の側面に沿って延びる線とが交差する第1の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置との距離を第1の距離とし、前記曲面と前記シリコン基板の主面とが交差する第3の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置との距離を第2の距離とし、前記第1の距離と前記第2の距離との差を第3の距離とすると、
前記第3の距離は前記第2の距離の半分以上であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置における前記シリコン基板の角が曲面を有しており、
前記シリコン基板の主面と前記SOI層の側面に沿って延びる線とが交差する第1の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置との距離を第1の距離とし、前記曲面と前記シリコン基板の主面とが交差する第3の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置との距離を第2の距離とし、前記第1の距離と前記第2の距離との差を第3の距離とすると、
第3の距離は前記曲面の曲率半径の半分以上であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記浅溝素子分離に囲まれた前記SOI層の前記活性領域の周辺部における前記BOX層の厚さと、前記浅溝素子分離に囲まれた前記SOI層の前記活性領域の中央部における前記BOX層の厚さとが、製造されたときに許諾された前記BOX層の膜厚分布または変動と同程度の範囲内で同じであることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記浅溝素子分離に囲まれた前記SOI層の前記活性領域の周辺部における前記BOX層を通過する、前記シリコン基板から前記電界効果トランジスタのゲート電極に至る電気力線の本数と、前記浅溝素子分離に囲まれた前記SOI層の前記活性領域の中央部における前記BOX層を通過する、前記シリコン基板から前記電界効果トランジスタのゲート電極に至る電気力線の本数とが、同じであることを特徴とする半導体装置。
- シリコン基板の主面の第1領域に第1の電界効果トランジスタを有し、前記シリコン基板の主面のBOX層を介してSOI層が形成された第2領域に第2の電界効果トランジスタを有する半導体装置であって、
前記第1の電界効果トランジスタは、第1の浅溝素子分離に囲まれた前記シリコン基板の活性領域に形成され、前記第1の浅溝素子分離は、前記シリコン基板に形成された第1の浅溝と、前記第1の浅溝の内部に埋め込まれた第1の絶縁物とからなり、
前記第1の浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第4の位置における前記シリコン基板の角が、1nm以上20nm以下の曲率半径の曲面を有しており、
前記第2の電界効果トランジスタは、第2の浅溝素子分離に囲まれた前記SOI層の活性領域に形成され、前記第2の浅溝素子分離は、前記SOI層および前記BOX層を貫通して前記シリコン基板に達する第2の浅溝と、前記第2の浅溝の内部に埋め込まれた第2の絶縁物とからなり、
前記シリコン基板の主面と前記SOI層の側面に沿って延びる線とが交差する第1の位置が、前記第2の浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第2の位置よりも、前記第2の浅溝素子分離と反対方向に後退していることを特徴とする半導体装置。
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