JP4711446B2 - Ｆｉｎｆｅｔと一体化した平坦基板デバイス及びその製造方法 - Google Patents

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Description

本発明の実施形態は、一般に、マイクロ電子論理デバイス及びその製造方法に関し、より具体的には、向上したデバイス性能特性及び向上した製造方法を有する集積回路デバイスの設計及びその製造に関する。
集積回路（ＩＣ）は、発展及び強化し続けているため、ＩＣ基板上に形成されるデバイスの数及び密度は、チップ上に数億及び数十億に近いデバイスを有するＩＣの製造によって非常に増加してきており、これは業界では標準的なことである。ＩＣ基板上に形成されるデバイス数の増加、及びこれに伴うデバイス密度の増加に関連して、デバイスの寸法は著しく小さくなっている。例えば、ゲート厚さの寸法、並びに、ソース要素及びドレイン要素のチャネル分離が最小化され続けているため、今日、ソース、ドレイン及びゲートのマイクロメータ及びナノメータ分離が必要になっている。デバイスの大きさは着実に小さくなっているが、デバイスの性能もまた、継続的に維持され又は向上されなければならない。さらに、これらのＩＣが製造される簡便さ及び費用効果もまた、向上されるべきものである。
平坦ＩＣデバイスと、フィン型電界効果トランジスタ・シリコン・オン・インシュレータ相補型金属酸化膜半導体（ＦｉｎＦＥＴ ＳＯＩ ＣＭＯＳ）デバイスとの一体化は、静電放電（ＥＳＤ）、アナログ用途、及び既存の設計の使用に対して、幾つかの利点を有する。この一体化を実行する従来の技術は、ＦＥＴゲートをＳＯＩアイランド上に配置することを含む。しかし、これは一般に、ＦｉｎＦＥＴゲートと平坦論理上のゲート（すなわち、ＦＥＴゲート）との間に大きな高さの違いをもたらす傾向がある。従って、このステップ高さの違いは、リソグラフィー及びエッチングにとって大きな問題となり、この問題を改善するには幾つかの付加的な製造ステップが必要となり、これによって全体の製造費が増加する傾向になる。よって、優れたＩＣデバイス性能を提供し、同時に、製造の簡便さ及び製造費の削減を実現する新規な方法及び構造体の必要性が残る。
上記を考慮して、本発明の実施形態は、基板と、基板上の埋め込み分離層と、埋め込み分離層上のフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）と、基板に一体化された平坦型電解効果トランジスタ（ＦＥＴ）であって、ＦＥＴのゲート領域がＦｉｎＦＥＴのゲート領域に対して高さの違いは極くわずかである、平坦型電界効果トランジスタ（ＦＥＴ）と、を含む構造体を提供する。構造体はさらに、基板に組み込まれた逆型ウェル領域含む。ＦｉｎＦＥＴは、側壁を含む半導体層と、半導体層上の第１の誘電体層と、半導体層の側壁の各々に沿って構成された第２の誘電体層と、第１の誘電体層及び第２の誘電体層上のＦｉｎＦＥＴゲート領域と、ＦｉｎＦＥＴゲート領域の両側のＦｉｎＦＥＴソース／ドレイン領域と、を含む。ＦＥＴは、ＦＥＴゲート領域の両側にＦＥＴソース／ドレイン領域を含み、ＦＥＴゲート領域と基板との間にゲート誘電体層を含む。一実施形態においては、構造体はさらに、基板に組み込まれた浅いトレンチ分離領域（ＳＴＩ）を含む。
本発明の別の態様は、基板と、基板上の埋め込み分離層と、埋め込み分離層上の半導体層と、を含むシリコン・オン・インシュレータ（ＳＯＩ）ウエハを含む構造体を提供する。構造体はさらに、埋め込み分離層上のＦｉｎＦＥＴと、基板に一体化されたＦＥＴと、を含み、ＦＥＴのゲート領域はＦｉｎＦＥＴのゲート領域に対して高さの違いは極くわずかである。構造体はさらに、基板に構成された逆型ウェル領域を含む。ＦｉｎＦＥＴは、半導体層上に構成された側壁と、半導体層上の第１の誘電体層と、半導体層の側壁の各々に沿って構成された第２のＦｉｎＦＥＴ誘電体層と、第１のＦｉｎＦＥＴ誘電体層及び第２のＦｉｎＦＥＴ誘電体層上のＦｉｎＦＥＴゲート領域と、ＦｉｎＦＥＴゲート領域の両側のＦｉｎＦＥＴソース／ドレイン領域と、を含む。ＦＥＴは、ＦＥＴゲート領域の両側にＦＥＴソース／ドレイン領域を含み、ＦＥＴゲート領域と基板との間にゲート誘電体層を含む。一実施形態においては、埋め込み分離層は埋め込み酸化物を含む。付加的に、別の実施形態においては、構造体はさらに、基板に構成されたＳＴＩ領域を含む。
本発明の別の実施形態は、ＦｉｎＦＥＴと一体化された平坦基板デバイスを形成するための方法を提供し、この方法は、基板を準備するステップと、埋め込み分離層を基板上に形成するステップと、半導体層を埋め込み分離層に結合するステップと、ＦｉｎＦＥＴゲート領域を含むＦｉｎＦＥＴを埋め込み分離層上に形成し、同時に、ＦＥＴゲート領域を含むＦＥＴを基板に形成するステップと、ＦｉｎＦＥＴゲート領域及びＦＥＴのゲート領域を平坦化するステップと、含む。この方法は、さらに、ウェル領域を基板に構成するステップを含む。ＦｉｎＦＥＴを形成する工程は、第１のＦｉｎＦＥＴ誘電体層を半導体層上に形成するステップであって、半導体層が側壁を含む、ステップと、第２のＦｉｎＦＥＴ誘電体層を、半導体層の側壁の各々に沿って、及び基板上に構成するステップと、ＦｉｎＦＥＴゲート領域を第１のＦｉｎＦＥＴ誘電体層及び第２のＦｉｎＦＥＴ誘電体層の上に形成するステップと、ＦｉｎＦＥＴソース／ドレイン領域をＦｉｎＦＥＴゲート領域の両側に形成するステップと、を含む。
ＦＥＴを形成する工程は、ＦＥＴゲート誘電体層を基板上に形成するステップと、ＦＥＴゲート領域をＦＥＴゲート誘電体層上に形成するステップであって、ＦＥＴゲート誘電体層がＦＥＴゲート領域に隣接する、ステップと、ＦＥＴソース／ドレイン領域を基板に形成するステップと、を含む。さらに、さらに、ＦＥＴゲート誘電体層は、ＦＥＴゲート領域と基板との間に形成される。本発明の一実施形態においては、この方法はさらに、基板にＳＴＩ領域を構成するステップを含む。付加的に、ＦｉｎＦＥＴゲート領域はポリシリコンを含み、ＦＥＴゲート領域はポリシリコンを含む。一実施形態においては、埋め込み分離層は埋め込み酸化物を含む。
本発明の実施形態は、実施するのが容易な一体化技術を提供し、これによって、平坦論理集積回路デバイスがＦｉｎＦＥＴデバイスに組み合わされ形成されて、ＦＥＴゲート及びＦｉｎＦＥＴゲートが、１つの製造ステップで形成されるようになる。例えば、ＦＥＴゲート材料及びＦｉｎＦＥＴゲート材料の堆積は同時に生じ、ＦＥＴゲート材料及びＦｉｎＦＥＴゲート材料の平坦化は同時に生じる。ＦＥＴゲート及びＦｉｎＦＥＴゲートは、同じ上方の高さに平坦化され、これにより、付加的なリソグラフィー及びエッチング工程の必要性を不要にして、製造ステップ数が減り、結果として製造費全体の削減がもたらされる。
本発明のこれらの及び他の態様は、以下の説明及び添付図面と併せて考慮されるとき、より良く認識され理解されるであろう。しかし、以下の説明は、本発明の好ましい実施形態、及びそれらの幾多の具体的な詳細を示すが、制限的なものではなく、例示的なものとして与えられていることが理解されるべきである。多くの変更及び修正は、本発明の範囲内で、それらの精神から逸脱することなく行うことができ、本発明の実施形態はそれらすべての修正を含む。
本発明の実施形態は、図面を参照して、以下の詳細な説明からより良く理解されるであろう。
本発明の実施形態、及びその様々な特徴及び有利な詳細は、添付図面に示される限定されない実施形態を参照してより完全に説明され、以下の説明で詳しく述べらる。図面に示される特徴は必ずしも縮尺通りのものではないことに留意すべきである。周知の部品及び処理技術の説明は、本発明の実施形態を不必要に曖昧にしないように省略される。ここで使用される実施例は、単に、本発明の実施形態を実施できる方法の理解を容易にし、さらに当業者が本発明の実施形態を実施するのを可能にすることを意図するものである。従って、実施例は、本発明の実施形態の範囲を限定するものとして解釈されるべきではない。
上述のように、優れたＩＣデバイス性能を提供し、同時に、製造の簡便さ及び製造費の削減を実現する新規な方法及び構造体の必要性が残る。一般に、この必要性に取り組むために、本発明の実施形態は、平坦デバイスが望まれる、すなわち、集積回路におけるバルク論理ＦＥＴデバイスが位置する、埋め込み分離領域を除去する技術を提供する。ここで図面、より具体的には、同様の参照記号が図全体にわたり一貫して対応する特徴を示す図１から図１４を参照すると、本発明の好ましい実施形態が示されている。
本発明の実施形態による集積回路デバイス１００の形成が、図１から図８に示されるほぼ逐次的な製造ステップにおいて示される。ほぼ完成したデバイスの代替的な実施形態は図９から図１１において示され、一般的な方法の流れの例は図１０から図１２に示される。図１に示すように、ＳＯＩウエハ１０１は、注入及び酸化による分離（ＳＩＭＯＸ）、又はウエハ・ボンディング及びエッチ・バック、又は当該技術分野において一般に用いられる周知の技術のような周知の技術を用いて形成される。ＳＯＩウエハ１０１は、基板１０３の上の埋め込み分離層１０５の上にシリコン層１１５を含む。埋め込み分離層１０５は絶縁材料を含むが、埋め込み酸化物以外のいずれかの種類の埋め込み絶縁体を、埋め込み分離層１０５の代替物として用いることができる。埋め込み分離層１０５は、極めて薄い、約２０ないし２０００Åであることが好ましい。
一実施形態においては、基板１０３は、単結晶シリコン層を含む。或いは、基板１０３は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムリン（ＧａＰ）、ヒ化インジウム（ＩｎＡｓ）、リン化インジウム（ＩｎＰ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、又は他のＩＩＩ／Ｖ族化合物を含むが、これらに限定されるものではない、任意の適切な半導体材料を含むことができる。基板１０３の反転を防ぐために、基板１０３の一部分は、低濃度ドープのウェル領域１０４、１０６を含む。さらに、高濃度ドープの逆型ウェル領域１０８、１１０が、基板１０３に形成される。当業者であれば、ウェル領域１０４、１０６、１０８、１１０は、対応するＮウェル及び／又はＰウェル領域として具体化できることを容易に理解するであろう。さらに、逆型ウェル領域１０４、１０６、１０８、１１０は、高エネルギー・イオン注入及びアニール法ような任意の周知の技術を用いて形成することができる。さらに、当業者であれは、逆型ウェル領域１０４、１０６、１０８、１１０は後に続く処理ステップに残るが、本発明の実施形態によって提供される他の関連する特徴を曖昧にしないように、逆型ウェル領域１０４、１０６、１０８、１１０は、図に示される構造に存在するが、図２から図１１には示されないことを理解するであろう。低濃度ドープのウェルに対する典型的なドーズ量は、ｃｍ３当たり約１×１０１４から５×１０１５であり、高濃度ドープのウェルに対するドーズ量は、ｃｍ３当たり約３×１０１７から８×１０１８である。図２に示すように、ハードマスク膜１０７がシリコン層１１５の上に堆積される。その後、適当な異方性エッチングが行われ、ハードマスク膜１０７、シリコン層１１５、埋め込み分離層１０５、及び下にある基板１０３の一部がエッチングにより取り除かれ、これによって、デバイス１００に狭い間隙１０９が形成される。次に、図３は、誘電体層１１１が、間隙１０９を埋めることを含み、ハードマスク膜１０７上に堆積された後のＩＣデバイス１００を示す。誘電体層１１１は、後に浅いトレンチ分離領域（ＳＴＩ）１１１（より具体的に図４に図示する）になるものを形成して、集積回路１００における種々のデバイス間に電気的遮蔽を提供する。
図４に示すように、ハードマスク膜１０７及び過剰な誘電体層１１１が適当な化学工程により剥離され、これによって、凹状ＳＴＩ領域１１１が形成される。ＳＴＩ領域１１１は、本発明の第一の実施形態による集積回路１００に組み込まれる。しかし、（図９から図１１に示す）本発明の第二の実施形態による集積回路１０２は、ＳＴＩ領域なしで組み立てることができる。従って、ハードマスク膜１０７の堆積を含むＳＴＩ領域１１１の形成、後に続く誘電体層１１１のエッチング及び堆積を含む処理ステップは、本発明の第二の実施形態の製造には含まれない。
次に、図５に示すように、第１のＦｉｎＦＥＴ誘電体層としての誘電キャップ層１１７が、堆積され、マスクされ、及びエッチングされる。さらに、シリコン層１１５が、このハードマスク膜１１７を使用してエッチングされる。シリコン層１１５及び誘電体層１１７が共同してフィン型構造体１１３を形成する。その後、図６に示すように、埋め込み分離層１０５の一部分を露光し、フィン型構造体１１３を保護するようにレジスト層１１９がマスクされる。膜１１９は、埋め込み分離層１０５のエッチングを可能にするようにマスクされ露光されるレジスト像を含むことが好ましい。その後、エッチング工程が行われ、これによって、膜１１９により保護されなてい埋め込み分離層１０５の部分（すなわち、デバイス１００の平坦領域）が取り除かれて、下にある基板１０３が露光されるようになる。
膜１１９が、適当な化学工程によって剥離された後で、図７に示すように、窒化物を含むことができる薄い、第１のＦｉｎＦＥＴ誘電体層としての誘電体層１２３（例えば、約１０ないし４０Åの厚さ）が、デバイス１００上に、より具体的には、シリコン層１１５、誘電体層１１７、シリコン基板１０３の全ての露光領域、及びソース／ドレイン接合部１２１（図８に示す）の上に、熱成長される。シリコン層１１５を取り囲む誘電体層１２３は、フィン型構造体１１３のためのゲート誘電体として機能し、基板１０３上の誘電体層１２３は、ゲート誘電体１２３として機能する。
図８は、好ましくはポリシリコン又はシリコン・ゲルマニウム材料を含むゲート材料１２５、１２７がデバイス１００の上に堆積された後のデバイス１００の第一の実施形態を示す。デバイス１００は、次に、一つのステップでゲート材料１２５、１２７を平坦化するように化学機械研磨工程（ＣＭＰ）を受け、これによって多数の処理ステップが省かれ、ＦＥＴゲート１２７及びＦｉｎＦＥＴゲート１２５は同様な高さに構成される。ＦＥＴ及びＦＩＮＦＥＴゲート１２７、１２５はそれぞれ、次に、既知のリソグラフィー技術を用いてパターン形成されエッチングされて、ゲート材料１２５、１２７の一部が反応性イオンエッチング（ＲＩＥ）により選択的に取り除かれて、ＦｉｎＦＥＴゲート電極１２５及びＦＥＴゲート電極１２７を形成する。さらに、誘電体層１２３の露光部分もまた、エッチング工程中に取り除かれる。１３１は平坦型電界効果トランジスタ（ＦＥＴ）である。
さらに、図９に示されるように、ソース／ドレイン注入接合部１２１（間にチャネル領域（図示せず）をもつ）が基板１０３に形成される。同様に、ソース／ドレイン注入接合部１２２（図１０）（間にチャネル領域（図示せず）をもつ）もまた、ソース／ドレイン注入接合部１２１が基板１０３に形成されるのと同時に、ＦｉｎＦＥＴゲート１２５の両側（図１０）に形成される。ソース／ドレイン接合部１２２は、本発明の第二の実施形態に対応する図１０及び図１１において最も良く見られ、第一の実施形態と同様な構成も提供されている。ソース／ドレイン接合部１２１、１２２の形成は、製造シーケンスのいずれかの適当な時点で生じることができる。さらに、ソース／ドレイン接合部１２１、１２２の形成は、特定の性能要求に調整されたいずれかの既知の方法を用いて達成することができる。そのようなものとして、種々のレベルの複雑さを有するソース／ドレイン接合部１２１、１２２の形成のための多くの方法がある。本発明の幾つかの実施形態においては、ソース／ドレイン接合部１２１、１２２は、低濃度ドープされ、イオン注入法を用いて形成することができる。例えば、ＮＦＥＴに対しては、通常、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）又は他の適当な材料を、１から５ｋｅＶまでの範囲、及び５×１０１４から２×１０１５ｃｍ−２までドーズ量でソース／ドレイン注入部１２１、１２２に用いることができる。同様に、ＰＦＥＴに対しては、通常、ホウ素（Ｂ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）又は他の適当な材料を、０．５から３ｋｅＶまでの範囲、及び５×１０１４から２×１０１５ｃｍ−２までのドーズ量でソース／ドレイン注入部１２１、１２２に用いることができる。
さらに、本発明の他の実施形態においては、延長部及びハロ注入部（図示せず）を形成して、短チャネル効果（ＳＣＥ）を改善することができる。ＮＦＥＴに対しては、通常、ホウ素（Ｂ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）又は他の適当な材料を、５から１５ｋｅＶまでのエネルギー範囲、及び１×１０１３から８×１０１３ｃｍ−２までのドーズ量でハロ注入部に用いることができる。同様に、ＰＦＥＴに対しては、通常、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）又は他の適当な材料を、２０から４５ｋｅＶまでのエネルギー範囲、及び１×１０１３から８×１０１３ｃｍ−２までのドーズ量でハロ注入部に用いることができる。
図９から図１１は、ゲート電極１２５及びＦＥＴゲート電極１２７が形成された後のデバイス１００の第二の実施形態を示す。ここでも、第一の実施形態と第二の実施形態との間の違いは、第一の実施形態のデバイス１００は隆起したＳＴＩ領域１１１を含むが、第二の実施形態のデバイス１０２はトレンチ分離領域を含まないことである。ゲート材料１２５、１２７は、平坦型ＦＥＴ１３１（埋め込み分離層１０５が取り除かれた領域）及びＦＩＮＦＥＴ領域１３０（図１１）の上に堆積され、一度のエッチングで、両方の領域がエッチングされる。従って、本発明の実施形態によって提供される製造技術は、一般的なＳＯＩ ＦＩＮＦＥＴ工程に対して小さな修正のみを必要とし、簡便な製造工程をもたらし、平坦型ＦＥＴ構造体１３１及びＦｉｎＦＥＴ構造体１３０においては、ゲートのステップ高さの違いは極わずかである。図１０及び図１１は、特に第二の実施形態を例示するものであるが、当業者であれば、図１０及び図１１は、第一の実施形態に提供されるＳＴＩ領域を含まないことを除いては、第一の実施形態の代替的な図を同様に提供することを容易に理解するであろう。さらに、図１１における点線ＡＡ−ＡＡ’は、図９の断面図の境界を提供する。
平坦型ＦＥＴ１３１及びＦｉｎＦＥＴ構造体１３０の形成後、デバイス１００、１０２は、デバイスの高さの上方に形成される、相互接続部、コンタクト、配線層等（図示せず）を含む、残りの集積回路構造体の形成のために従来の処理を受ける。さらに、従来の製造技術により、幾つかのダマシン層（図示せず）をデバイス１００、１０２の上に形成することができる。
図１から図１１に示される構造体は、従来の手法とは対照的に、こうしたデバイスを埋め込み分離層１０５の上方領域ではなく、基板１０３に配置することによって、より良好な温度制御を実現する。さらに、アナログ及びＥＳＤデバイスは、この改良された温度制御から利益を得る。基板１０３に内蔵されたデバイスは、さらに、改良された電源管理のための基板バイアスを支持することができる。さらに、図１から図１１までに示される構造体の処理は、はるかに複雑ではなくなっており、従来のデバイス及び処理と比較すると、削減された費用で実行でき、より優れた温度制御を提供することができる。
本発明の別の実施形態は、図１から図１１までに示される部品を指す説明を含む図１２から図１４までのフローチャートに示され、図１２は、集積回路１００を形成する方法を示し、この方法は、基板１０３を準備するステップ（２０１）と、埋め込み分離層１０５を基板上に形成するステップ（２０３）と、半導体層１１５を埋め込み分離層１０５に結合するステップ（２０５）と、を含む。この方法の次の段階は、ウェル領域１０４、１０６、１０８、１１０を基板１０３に構成するステップ（２０７）と、随意的にＳＴＩ領域１１１を基板１０３に構成するステップ（２０９）と、埋め込み分離層１０５の一部分を除去するステップ（２１１）と、ＦｉｎＦＥＴ１３０を埋め込み分離層１０５上に形成し、同時に、平坦型ＦＥＴ１３１を基板１０３に形成するステップ（２１３）と、を含む。その後、この方法は、ＦＥＴゲート１２７及びＦｉｎＦＥＴゲート１２５を平坦化するステップ（２１５）を含む。一実施形態においては、埋め込み分離層１０５は、埋め込み酸化物から形成される。
図１３のフローチャートに示されるように、ＦｉｎＦＥＴ１３０を形成する（２１３）工程は、第１のＦｉｎＦＥＴ誘電体層１１７を半導体層１１５上に形成するステップ（２２３）と、埋め込み分離層１０５上の半導体層１１５をエッチングするステップ（２２５）であって、その半導体層１１５は側壁を含むステップ、と、埋め込み分離層の一部分を選択的に除去するステップ（２２７）と、第２のＦｉｎＦＥＴ誘電体層１２３を半導体層１１５の側壁の各々に沿って及び基板１０３の上に構成するステップ（２２９）と、ＦｉｎＦＥＴゲート領域１２５を第１の誘電体層及び第２の誘電体層１１７、１２３の上に形成するステップ（２３１）と、ＦｉｎＦＥＴソース／ドレイン領域１２２をＦｉｎＦＥＴゲート領域１２５の両側に形成するステップ（２３３）と、を含む。
図１４のフローチャートに示されるように、（ＦｉｎＦＥＴ１３０の形成と同時に生じる）平坦型ＦＥＴ１３１を形成する（２１３）工程は、ＦＥＴゲート誘電体層１２３を基板１０３上に形成するステップ（２４１）と、ＦＥＴゲート領域１２７をＦＥＴゲート誘電体層１２３上に形成するステップ（２４３）であって、ＦＥＴゲート誘電体層１２３が、ＦＥＴゲート領域１２７に隣接する、ステップと、ＦＥＴソース／ドレイン領域１２１を基板１０３に形成するステップ（２４５）と、を含む。さらに、ＦＥＴゲート誘電体層１２３は、ＦＥＴゲート領域１２７と基板１０３との間に形成される。さらに、ＦｉｎＦＥＴゲート領域１２５及びＦＥＴゲート領域１２７の各々は、ポリシリコンを含む。
基板１０３における平坦型ＦＥＴ１３１をＦｉｎＦＥＴ ＳＯＩデバイス１３０と一体化することは、論理ゲート、メモリ・セル、アナログ回路、ＥＳＤデバイス、キャパシタ、レジスタ等を含む、多くの種類のＩＣデバイスを生成するのに用いることができる。本発明の実施形態により与えられる別の利点は、平坦型ＦＥＴ１３１として基板１０３に組み込むことによる主要なデバイスの温度制御能力である。
一般に、本発明の実施形態は、基板１０３と、基板１０３上の埋め込み分離層１０５と、埋め込み分離層１０５上のＦｉｎＦＥＴ１３０と、基板１０３に一体化されたＦＥＴ１３１とを含み、ＦＥＴゲート１２７がＦｉｎＦＥＴゲート１２５に対して高さの違いは極くわずかである、構造体１００、１０２を提供する。本発明の実施形態は、実施するのが容易な一体化技術を提供し、これによって、平坦型ＦＥＴ１３１がＦｉｎＦＥＴデバイス１３０に組み込まれ形成されて、ＦＥＴゲート１２７及びＦｉｎＦＥＴゲート１２５が、１つの製造ステップで形成されるようになる。例えば、ＦＥＴゲート材料１２７及びＦｉｎＦＥＴゲート材料１２５の堆積は同時に生じ、ＦＥＴゲート材料１２７及びＦｉｎＦＥＴゲート材料１２５の平坦化は同時に生じる。ＦＥＴゲート１２７及びＦｉｎＦＥＴゲート１２５は、同じ上方の高さに平坦化され、これにより、付加的なリソグラフィー及びエッチング工程の必要性を不要にして、製造ステップ数が減り、結果として製造費全体の削減がもたらされる。
上記の特定の実施形態の説明は、現行の知識を加えることによって、類概念から離れることなく、他者がこうした特定の実施形態を種々の用途のために修正する及び／又は適応させることができ、従って、こうした適応及び修正は、開示された実施形態の意味及び等価物の範囲内で理解されるべきであり、そのように意図される本発明の一般的な性質を完全に明らかにするであろう。ここで採用される専門語又は術語は説明の目的のためであって、制限するためではないことが理解される。従って、本発明の実施形態は好ましい実施形態によって説明されるが、当業者であれば、本発明の実施形態は、添付の特許請求の範囲の精神及び範囲内の修正形態により実施できることを認識するであろう。
本発明の実施形態による集積回路デバイスの第１の中間処理ステップを示す断面図である。 本発明の実施形態による集積回路デバイスの第２の中間処理ステップを示す断面図である。 本発明の実施形態による集積回路デバイスの第３の中間処理ステップを示す断面図である。 本発明の実施形態による集積回路デバイスの第４の中間処理ステップを示す断面図である。 本発明の実施形態による集積回路デバイスの第５の中間処理ステップを示す断面図である。 本発明の実施形態による集積回路デバイスの第６の中間処理ステップを示す断面図である。 本発明の実施形態による集積回路デバイスの第７の中間処理ステップを示す断面図である。 本発明の第一の実施形態によるほぼ完成された集積回路デバイスの断面図である。 本発明の第二の実施形態によるほぼ完成された集積回路デバイスの断面図である。 本発明の第二の実施形態による、図９のほぼ完成された集積回路デバイスの平面図である。 本発明の第二の実施形態による、図９及び図１０のほぼ完成された集積回路デバイスの斜視図である。 本発明の実施形態の好ましい方法を示すフロー図である。 本発明の実施形態の好ましい方法を示すフロー図である。 本発明の実施形態の好ましい方法を示すフロー図である。
符号の説明
１００：集積回路デバイス
１０１：ＳＯＩウエハ
１０２：デバイス
１０３：基板
１０４、１０６、１０８、１１０：逆型ウェル領域
１０５：埋め込み分離層
１１１：浅いトレンチ分離領域
１１５：シリコン層
１２５：ＦｉｎＦＥＴゲート
１２７：ＦＥＴゲート
１３０：ＦｉｎＦＥＴ
１３１：平坦型ＦＥＴ

Claims (3)

  1. 基板と、
    前記基板上の埋め込み分離層と、
    前記埋め込み分離層上のフィン型電解効果トランジスタ（ＦｉｎＦＥＴ）と、
    前記基板における平坦型電解効果トランジスタ（ＦＥＴ）であって、前記ＦＥＴのゲート領域が前記ＦｉｎＦＥＴのゲート領域と同様な高さに形成される、平坦型電解効果トランジスタ（ＦＥＴ）と、
    を含む構造体。
  2. 基板と、
    前記基板上の埋め込み分離層と、
    前記埋め込み分離層上の半導体層と、
    を含むシリコン・オン・インシュレータ（ＳＯＩ）ウエハと、
    前記埋め込み分離層上のフィン型電解効果トランジスタ（ＦｉｎＦＥＴ）と、
    前記基板に組み込まれた平坦型電解効果トランジスタ（ＦＥＴ）であって、前記ＦＥＴのゲート領域が前記ＦｉｎＦＥＴのゲート領域と同様な高さに形成される、平坦型電解効果トランジスタ（ＦＥＴ）と、
    を含む構造体。
  3. フィン型電解効果トランジスタ（ＦｉｎＦＥＴ）と一体化した平坦型電界効果トランジスタ（ＦＥＴ）基板デバイスを形成するための方法であって、
    基板を準備するステップと、
    埋め込み分離層を前記基板上に形成するステップと、
    半導体層を前記埋め込み分離層に結合するステップと、
    第１の誘電体層を前記半導体層上に形成した後、該第１の誘電体層をハードマスクとして該半導体層をエッチングしてフィン型構造体を形成するステップと、
    前記埋め込み分離層の一部分を選択的に除去して前記基板を露出させるステップと、
    前記フィン型構造体の側壁の上及び露出した前記基板の上に第２の誘電体層を形成するステップと、
    前記第１の誘電体層の上及び前記第２の誘電体層の上にゲート材料を同時に堆積するステップと、
    前記ゲート材料を同時に平坦化してＦｉｎＦＥＴのゲート領域とＦＥＴのゲート領域とを同様な高さに形成するステップと、
    含む方法。
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