CN103022038B - Sram单元及其制作方法 - Google Patents
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Abstract
本申请公开了一种SRAM单元及其制作方法。该SRAM单元包括：衬底；以及在衬底上形成的第一鳍式场效应晶体管(FinFET)和第二FinFET，其中所述第一FinFET包括在衬底上设置的半导体层中接于半导体层形成的第一鳍片，所述第二FinFET包括在所述半导体层中接于半导体层形成的第二鳍片，所述半导体层包括多个半导体子层，其中所述第一鳍片和所述第二鳍片分别包括不同数目的半导体子层，且具有不同的高度。
Description
技术领域
本发明涉及半导体领域，更具体地，涉及一种静态随机存取存储器(SRAM)单元及其制作方法，其中SRAM单元包括具有不同鳍片高度的鳍式场效应晶体管(FinFET)。
背景技术
与常规的晶体管相比，鳍式场效应晶体管(FinFET)由于其更快的开关速度、较高的电流密度以及对短沟道效应的更佳抑制，得到了越来越多的应用。在典型的FinFET中，沟道设置在半导体鳍片(fin)中。鳍片通常包括横截面基本上为矩形的单晶半导体材料。鳍片的高度通常大于鳍片的宽度，以实现较高的每单位面积导通电流。
尽管FinFET相对于常规金属氧化物半导体场效应晶体管(MOSFET)提供了改进的性能，但是也带来了一些设计挑战。具体来说，常规MOSFET对于器件宽度基本上无限制，而FinFET通常具有相同高度的鳍片。换言之，为了控制晶体管的导通电流和截止电流，常规MOSFET提供两个参数：沟道的宽度W和长度L；而FinFET仅提供一个参数：FinFET的长度L，这是因为鳍片的高度是固定的，因此沟道宽度固定。因此，对于给定的晶体管长度L(定义了导通电流与截止电流之比)，来自单个鳍片的导通电流量是固定的。
然而，在高性能集成电路中经常需要具有不同导通电流的晶体管。一个这样的例子是6晶体管SRAM(静态随机存取存储器)单元，其中下拉晶体管的导通电流与旁通闸阀(pass-gate)晶体管的导通电流之比(β比)需要保持接近2，以便实现SRAM单元的最佳性能。
图1示出了作为示例的常规6晶体管SRAM单元的俯视图。如图1所示，在衬底上设置了有源区103、栅电极104和第一级金属布线105。该SRAM单元包括如下6个晶体管：第一上拉PFET(P型场效应晶体管)110、第一下拉NFET(N型场效应晶体管)120、第一旁通闸阀NFET 130、第二上拉PFET 111、第二下拉NFET 121、以及第二旁通闸阀NFET 131。在此，第一下拉NFET 120与相应的第一旁通闸阀NFET 130各自的有源区具有不同的宽度，以将β比维持在2左右。另外，下拉NFET 120、121与上拉PFET 110、111之间的宽度比也在2左右，以使得下拉NFET 120、121与上拉PFET 110、111之间的电流比(γ比)约为4。
对于常规的FinFET而言，鳍片通常具有相同的高度。这是因为为了便于鳍片的光刻构图，不同FinFET中鳍片的物理高度需要保持一致。此外，与常规MOSFET器件不同，鳍片的物理宽度增加不会导致沟道宽度增加(或者电流增加)，因为沟道位于鳍片的侧壁上。因此，对于采用FinFET的6晶体管SRAM单元而言，为了如上所述保持约为2的β比和/或约为4的γ比，需要采用一些应对措施。
一种措施是对下拉NFET使用两个鳍片，而对旁通闸阀NFET仅使用一个鳍片。这种措施将会导致SRAM单元的布局面积增加。另一种措施是通过使沟道长度变长来弱化旁通闸阀NFET。具体地，例如通过使旁通闸阀NFET的栅电极变宽，从而相应地导致沟道长度变长，且因此导通电流降低。这种措施也会导致SRAM单元的布局面积增加。再一种措施是通过减小鳍片的高度来弱化旁通闸阀NFET。由于只改变了垂直方向上的尺寸，从而不会增加SRAM单元的布局面积。但是，目前尚不存在有效改变鳍片高度的手段。
因此，存在对于一种新颖的SRAM单元及其制造方法的需求，其中构成SRAM单元的FinFET具有不同的鳍片高度。
发明内容
本发明的目的在于提供一种SRAM单元及其制作方法，其中，能够以简单易行的方式来提供具有不同高度的鳍片。
根据一个实施例，提供了一种SRAM单元，包括：衬底；以及在衬底上形成的第一FinFET和第二FinFET，其中第一FinFET包括在衬底上设置的半导体层中接于半导体层形成的第一鳍片，第二FinFET包括在半导体层中接于半导体层形成的第二鳍片，半导体层包括多个半导体子层，其中第一鳍片和所述第二鳍片分别包括不同数目的半导体子层，且具有不同的高度。
根据另一实施例，提供了一种制作SRAM单元的方法，该SRAM单元包括第一FinFET和第二FinFET，该方法包括：在衬底上设置半导体层，半导体层包括多个半导体子层；对半导体层进行构图，以接于该半导体层形成第一鳍片和第二鳍片，其中第一鳍片和第二鳍片由不同数目的半导体子层构图而成，且具有不同的高度；以及基于第一鳍片和第二鳍片，分别形成第一FinFET和第二FinFET。
根据实施例，由于用来形成鳍片的半导体层由多个半导体子层构成，优选地其中相邻半导体子层相对于彼此可以具有刻蚀选择性，因此在形成鳍片时可以对半导体子层进行逐层构图，从而可以准确控制所形成的鳍片的高度。另外，通过利用不同数目的子层来形成不同的鳍片，可以提供具有不同高度的鳍片。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了常规6晶体管SRAM单元的俯视图；
图2～16示出了根据本发明实施例的制造半导体结构的流程中各步骤得到的结构的示意图，各图中，(A)示出了俯视图，(B)示出了沿B-B′线的截面图，(C)示出了沿C-C′线的截面图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在以下，以Si基材料为例进行描述，但是应该理解的是，本发明并不限于Si基材料，而是可以应用于其他各种半导体材料。
如图2所示，提供衬底1000，该衬底可以是体半导体衬底例如体Si衬底。在衬底1000上提供半导体层，该半导体层包括依次堆叠的半导体子层1001、半导体子层1002、半导体子层1003和半导体子层1004。例如，半导体子层1001为约2-15nm厚的SiGe(Ge的原子百分比为约5-20％)；半导体子层1002为约20-150nm厚的Si；半导体子层1003为约1-10nm厚的SiGe(Ge的原子百分比为约5-20％)；半导体子层1004为约20-150nm厚的Si。这些半导体子层例如通过外延生长而依次形成于衬底1000上。
在该半导体层上，还形成有硬掩膜层，例如包括氧化物层(氧化硅)1005和氮化物层(氮化硅)1006。氧化物层1005和氮化物层1006例如通过淀积形成于衬底上。例如，氧化物层1005的厚度约为2-5nm，氮化物层1006的厚度约为10-50nm。
在上述结构上涂覆光致抗蚀剂层1007，并将其构图为与将要形成的鳍片图案相对应。具体地，在6晶体管SRAM单元的示例中，将光致抗蚀剂层1007构图为4个条状形状。如图2所示，这4个条状形状从左至右依次为：与第一下拉NFET(参见图1中的120)和第一旁通闸阀NFET(参见图1中的130)各自的鳍片(参见以下描述，这两个鳍片实际上连接在一起)相对应的条状形状，与第一上拉PFET(参见图1中的110)的鳍片相对应的条状形状，与第二上拉PFET(参见图1中的111)的鳍片相对应的条状形状，以及与第二下拉NFET(参见图1中的121)和第二旁通闸阀NFET(参见图1中的131)各自的鳍片(参见以下描述，这两个鳍片实际上连接在一起)相对应的条状形状。
然后，如图3所示，利用构图的光致抗蚀剂层1007作为掩膜，对硬掩膜层(氧化物层1005和氮化物层1006)进行构图。这种构图例如通过RIE(反应离子刻蚀)来进行。之后，可以去除光致抗蚀剂层1007。
在对硬掩膜层进行构图之后，可以利用构图的硬掩膜层(氧化物层1005和氮化物层1006)为掩膜，对半导体层(包括多个半导体子层)进行构图，以形成鳍片。根据本发明，FinFET的鳍片可以由不同数目的半导体子层来形成，从而得到不同高度的鳍片。
具体地，首先，如图4所示，相对于SiGe子层1003选择性刻蚀Si子层1004，得到构图后的Si子层1004(包括如图4所示的四个条状部分)。构图后的Si子层1004构成了具有第一高度的鳍片：图4(A)中最左侧条状部分的上半部，对应于第一旁通闸阀NFET(参见图1中的130)的鳍片；图4(A)中左侧第二条状部分，对应于第一上拉PFET(参见图1中的110)的鳍片；图4(A)中右侧第二条状部分，对应于第二上拉PFET(参见图1中的111)的鳍片；图4(A)中最右侧条状部分的下半部，对应于第二旁通闸阀NFET(参见图1中的131)的鳍片。这些鳍片的高度(即，第一高度)对应于半导体子层1004的厚度。
然后，如图5所示，使用掩膜层例如光致抗蚀剂层1008来覆盖图4所示结构，并对该掩膜层1008进行构图，使得仅露出与下拉晶体管(参见图1中的120、121)相对应的区域。
然后，如图6所示，以构图的掩膜层1008为掩膜，对露出区域中的半导体层进行进一步刻蚀，以增大该区域中鳍片的高度。具体地，在下拉晶体管的区域，相对于Si子层1002选择性刻蚀SiGe子层1003，且相对于SiGe子层1001选择性刻蚀Si子层1002。之后，去除掩膜层1008。
这样，就形成了具有第二高度的鳍片：图6(A)中最左侧条状部分的下半部，对应于第一下拉NFET(参见图1中的120)的鳍片；以及图6(A)中最右侧条状部分的上半部，对应于第二下拉NFET(参见图1中的121)的鳍片。这两个鳍片由构图后的半导体子层1002、1003、1004构成，且因此具有的高度(即，第二高度)对应于半导体子层1002、1003、1004的厚度之和。
这样，就形成了具有不同高度的鳍片结构。具体地，如图6所示，在6晶体管SRAM单元的示例中，在与上拉晶体管和旁通闸阀晶体管相对应的区域中，形成具有第一高度的鳍片结构(包括半导体子层1004)；在与下拉晶体管相对应的区域中，形成具有第二高度的鳍片结构(包括半导体子层1002、1003、1004)。也即，下拉晶体管的鳍片高度较大，因此下拉晶体管具有较大的沟道宽度，从而提供较大的导通电流。
可以看到，在该实施例中，相邻半导体子层(Si子层和SiGe子层)各自的材料不同，相对于彼此具有刻蚀选择性，从而在对鳍片进行构图时，可以对半导体子层进行逐层刻蚀，并因此可以精确控制最终形成的鳍片的高度。在该实施例中，作为鳍片主体材料子层的Si子层的厚度较厚，而厚度较薄的SiGe子层则充当Si子层的刻蚀停止子层。
在该实施例中，具有不同厚度的鳍片分别由不同数目的半导体子层构成。而至于构成各鳍片的具体半导体子层的数目，不限于该实施例中所示的情况。例如，鳍片可以由甚至更多的子层构成。
在此需要指出的是，在本申请中，鳍片的“高度”是指鳍片的顶面距其底面(即，该鳍片所接于的半导体层的表面)的高度。例如，在图6所示的示例中，在上拉晶体管和旁通闸阀晶体管区域中，鳍片的高度为半导体子层1004的顶面(即，该区域中鳍片的顶面)距半导体子层1003的顶面(即，半导体层在该区域中鳍片之外的区域中的表面)的高度；在下拉晶体管区域中，鳍片的高度为半导体子层1004的顶面(即，该区域中鳍片的顶面)距半导体子层1001的顶面(即，半导体层在该区域中鳍片之外的区域中的表面)的高度。
在此，所述的“接于”是指鳍片与半导体层之间直接接触，并不存在其他材料层。存在这样一种情况：在半导体层之下另外还存在其他层如衬底时，鳍片可以贯穿整个半导体层(即，利用整个厚度的半导体层来形成该厚度的鳍片)。这时，该鳍片的底面与半导体层的底面相重合。在本公开中，将这种情况也认为是鳍片“接于”半导体层，因为鳍片与半导体层之间并不存在其他材料层。
在该实施例中，各个鳍片的顶面保持齐平，从而有利于后继处理；通过使得各鳍片所处区域的半导体层表面高度不同，来使相应鳍片的高度不同。
在如上所述形成具有不同高度的鳍片结构之后，可以进行后继处理，以形成完整的器件。
在此，优选地，还在各鳍片底部形成阻挡区，用以至少部分地抑制最终形成的FinFET的源、漏区之间通过鳍片底部的漏电流。优选地，对于NFET，阻挡区为p型掺杂；而对于PFET，阻挡区为n型掺杂。
具体地，如图7所示，形成掩膜层1009例如光致抗蚀剂层，并对其进行构图，以覆盖PFET区域；然后，如图8中箭头所示，对NFET区域进行离子注入，向半导体层中注入用于形成阻挡区的掺杂剂。在此，掺杂剂优选地为p型掺杂剂，例如B或BF2，然后去除掩膜层1009。由于存在硬掩膜层，特别是氮化物层1006，注入自对准于鳍片两侧。
同样地，如图9所示，形成掩膜层1010例如光致抗蚀剂层，并对其进行构图，以覆盖NFET区域；然后，如图10中箭头所示，对PFET区域进行离子注入，向半导体层中注入用于形成阻挡区的掺杂剂。在此，掺杂剂优选地为n型掺杂剂，例如P或As，然后去除掩膜层1010。在此，由于存在硬掩膜层，特别是氮化物层1006，注入自对准于鳍片两侧。
这里需要指出的是，图7、8所示的处理与图9、10所示的处理可以交换顺序。
在如上所述进行阻挡区注入之后，通过退火来激活注入的掺杂剂，使得掺杂剂扩散到鳍片的底部，从而形成阻挡区。最终形成的阻挡区的掺杂浓度约为1×1016cm-3-1×1019cm-3。如图11所示，在NFET区域中形成了p型掺杂的阻挡区1011，在PFET区域中形成了n型掺杂的阻挡区1012。这里需要指出的是，阻挡区1011、1012可能并非具有锐利的边界；在图中，只是为了图示方便，将阻挡区1011、1012示出为具有笔直且明确的边界。图中将阻挡区1011、1012的部分边界示出为与半导体子层1003和1001的边界重合，这只是为了图示方便，实际并非一定如此。优选地，阻挡区的顶面高于将来形成的隔离层的顶面，从而栅电极能够更为有效地控制鳍片部分。
接下来，可以同常规FinFET工艺中一样，在鳍片两侧形成隔离层，并且在隔离层上跨鳍片形成栅堆叠，以形成最终的FinFET。
但是，根据本发明的一个实施例，优选地，在形成鳍片之后，就在鳍片侧面形成栅介质层以及可选的功函数调节层，与常规工艺中先在鳍片两侧形成隔离层、然后在隔离层上在鳍片侧面形成栅介质层和功函数调节层不同。在常规工艺中，栅介质层所覆盖的鳍片部分的高度(对应于最终器件的沟道宽度)不仅取决于鳍片本身的高度，而且还受到隔离层厚度的影响；而根据本发明，栅介质层(以及可选的功函数调节层)覆盖整个鳍片高度，与之后将要形成的隔离层的厚度无关，从而可以很好地控制最终器件的沟道宽度。
具体地，如图12所示，在图11所示的半导体结构中的竖直壁上形成侧墙形式的栅介质层1013且优选地还形成侧墙形式的功函数调节层1014。在此，优选地，栅介质层为高k栅介质，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO等；功函数调节层包括TiN、TiAlN、TaN、TaAlN、TaC等。侧墙的形式方式本领域是公知的，例如通过在该半导体结构上依次淀积高k介质层和功函数调节层，并进行RIE，从而形成如图12所示的侧墙形式的高k介质层1013和功函数调节层1014。
在这里需要指出的是，在本实施例中，仅示出了在鳍片两侧形成栅介质层1013和功函数调节层1014，而在鳍片顶部保留硬掩膜层1005、1006的示例(最终得到2栅器件)。但是，本发明不限于此，也可以应用于3栅器件。例如，可以去除鳍片顶部的硬掩膜层1005、1006，并在鳍片的三个侧面(左、右侧面以及顶面)上均形成栅介质层和功函数调节层。
接着，如图13所示，对半导体层进行氧化，使得半导体层靠近表面的一部分转变成氧化物，并因此形成隔离层1015。这种氧化例如可通过在氧的气氛下进行热处理来完成。半导体层位于鳍片之下的部分由于被鳍片和硬掩膜层覆盖，从而没有被氧化，并因此将鳍片可靠地连接至衬底。在图13(A)中，为清楚起见，没有示出隔离层1015。
在此需要指出的是，隔离层也可以通过其他方法来形成。例如，可以在整个结构上淀积一层氧化物(如SiO2)，该氧化物层底部厚而位于鳍片侧面上的部分薄。然后，对该氧化物层进行各向同性回蚀，以露出鳍片的侧面，从而形成隔离层。
然后，如图14所示，在图13所示的结构上淀积栅电极层1016例如多晶硅层。栅电极层也可以包括金属栅电极材料，如Ti、Co、Ni、Al、W等。如图15所示，在该多晶硅层1016上涂覆光致抗蚀剂层1017，并将该光致抗蚀剂层1017构图为与将要形成的栅电极相对应的图案。具体地，在6晶体管SRAM单元的示例中，将光致抗蚀剂层1017构图为4个条状形状，与图1所示的栅电极104相对应。接着，如图16所示，以构图的光致抗蚀剂1017为掩膜，对栅电极层1016和功函数调节层1014进行构图，例如RIE，从而得到最终的栅堆叠。具体地，首先对栅电极层1016进行构图如RIE，以保留其与最终形成的栅电极相对应的部分；然后对功函数调节层进行构图如RIE，以去除其露在栅电极层之外的部分。可选地，还可以对栅介质层进行构图如RIE，以去除其露在栅电极层之外的部分。需要指出的是，在该步骤中，可以不对栅介质层进行构图，而是原样保留。这样，栅介质层在整个鳍片的长度上延伸，这对最终形成的器件的性能不会造成影响。
这里需要指出的是，图16(A)中为了清楚起见，并没有示出隔离层1015。
在形成栅堆叠之后，可以进一步进行侧墙形成、源/漏掺杂和激活、金属接触形成等处理，以形成最终的器件。
这样，就得到了根据本发明的SRAM单元。如图16所示，该SRAM单元包括：衬底；以及在衬底上形成的第一FinFET和第二FinFET，其中第一FinFET包括在衬底上设置的半导体层的第一区域中接于半导体层形成的第一鳍片，第二FinFET在半导体层的第二区域中接于半导体层形成的第二鳍片，半导体层包括多个半导体子层，其中第一鳍片和所述第二鳍片由半导体层中不同数目的子层构成，从而具有不同的高度。
更具体地，该SRAM单元可以包括6个FET：第一上拉PFET、第一下拉NFET、第一旁通闸阀NFET、第二上拉PFET、第二下拉NFET和第二旁通闸阀NFET。这6个FET的连接方式与常规SRAM单元相同。在这6个FET中，第一下拉NFET和第二下拉NFET具有相对大的鳍片高度，而其余FET则具有相对小的鳍片高度。优选地，第一下拉NFET和第二下拉NFET的鳍片高度为其余FET鳍片高度的两倍。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (20)
1.一种静态随机存取存储器单元，包括：
衬底；以及
在衬底上形成的第一鳍式场效应晶体管和第二鳍式场效应晶体管，其中
所述第一鳍式场效应晶体管包括由在衬底上设置的半导体层形成且接于半导体层的第一鳍片，所述第二鳍式场效应晶体管包括由所述半导体层形成且接于半导体层的第二鳍片，所述半导体层包括多个半导体子层，
其中所述第一鳍片和所述第二鳍片分别包括不同数目的半导体子层，且具有不同的高度，以及
其中第一鳍片中最上层半导体子层的顶面与第二鳍片中最上层半导体子层的顶面齐平。
2.根据权利要求1所述的静态随机存取存储器单元，其中，所述半导体层中相邻半导体子层的材料不同，且相对于彼此具有刻蚀选择性。
3.根据权利要求2所述的静态随机存取存储器单元，其中，所述半导体层包括鳍片主体材料子层以及刻蚀停止子层的交替堆叠，其中所述鳍片主体材料子层的厚度大于所述刻蚀停止子层的厚度。
4.根据权利要求1所述的静态随机存取存储器单元，其中，所述衬底包括体半导体衬底。
5.根据权利要求3所述的静态随机存取存储器单元，其中，所述衬底包括体Si，所述鳍片主体材料子层包括Si，所述刻蚀停止子层包括SiGe。
6.根据权利要求1所述的静态随机存取存储器单元，其中，第一鳍片和第二鳍片中至少一个鳍片在底部包括阻挡区。
7.根据权利要求6所述的静态随机存取存储器单元，其中，对于p型鳍式场效应晶体管，所述阻挡区包括n型掺杂剂；对于n型鳍式场效应晶体管，所述阻挡区包括p型掺杂剂。
8.根据权利要求1所述的静态随机存取存储器单元，其中，第一鳍式场效应晶体管和第二鳍式场效应晶体管分别包括跨于各自的鳍片上的栅堆叠，所述栅堆叠包括栅介质层、功函数调节层和栅电极层，
其中，所述功函数调节层和栅电极层覆盖相应鳍片的整个高度，且所述栅电极层通过隔离层与所述半导体层相隔开。
9.根据权利要求8所述的静态随机存取存储器单元，其中，所述隔离层通过所述半导体层靠近表面的部分氧化而得到。
10.一种制作静态随机存取存储器单元的方法，所述静态随机存取存储器单元包括第一鳍式场效应晶体管和第二鳍式场效应晶体管，该方法包括：
在衬底上设置半导体层，所述半导体层包括多个半导体子层；
对所述半导体层进行构图，以接于该半导体层形成第一鳍片和第二鳍片，其中第一鳍片和第二鳍片由不同数目的半导体子层构图而成，且具有不同的高度，且第一鳍片中最上层半导体子层的顶面与第二鳍片中最上层半导体子层的顶面齐平；以及
基于所述第一鳍片和第二鳍片，分别形成所述第一鳍式场效应晶体管和第二鳍式场效应晶体管。
11.根据权利要求10所述的方法，其中，所述半导体层中相邻半导体子层的材料不同，且相对于彼此具有刻蚀选择性。
12.根据权利要求11所述的方法，其中，所述半导体层包括鳍片主体材料子层以及刻蚀停止子层的交替堆叠，其中所述鳍片主体材料子层的厚度大于所述刻蚀停止子层的厚度。
13.根据权利要求10所述的方法，其中，所述衬底包括体半导体衬底。
14.根据权利要求12所述的方法，其中，所述衬底包括体Si，所述鳍片主体材料子层包括Si，所述刻蚀停止子层包括SiGe。
15.根据权利要求10所述的方法，其中，对所述半导体层进行构图包括：
对第一数目的半导体子层进行构图，以形成第一鳍片以及第二鳍片的一部分；以及
对第二数目的半导体子层进行构图，以形成第二鳍片的其余部分。
16.根据权利要求10所述的方法，还包括：在所述第一鳍片和第二鳍片中至少一个鳍片的底部形成掺杂的阻挡区。
17.根据权利要求16所述的方法，其中，形成阻挡区的步骤包括：
在所述第一鳍片和第二鳍片中所述至少一个鳍片的两侧，向所述半导体层中注入掺杂剂；以及
进行退火，激活注入的掺杂剂，使得掺杂剂扩散到所述第一鳍片和第二鳍片中所述至少一个鳍片的底部。
18.根据权利要求10所述的方法，其中，基于所述第一鳍片和第二鳍片分别形成所述第一鳍式场效应晶体管和第二鳍式场效应晶体管的步骤包括：
在所述第一鳍片和第二鳍片各自的侧壁上形成栅介质层；
在所述第一鳍片和第二鳍片各自的两侧形成隔离层；
跨于所述第一鳍片和第二鳍片形成栅电极层，其中所述栅电极层通过所述隔离层与所述半导体层相隔开；以及
对所述栅电极层进行构图，形成栅堆叠。
19.根据权利要求18所述的方法，其中，
形成栅介质层的步骤还包括：在所述栅介质层外侧形成功函数调节层；以及
形成栅堆叠的步骤还包括：对所述栅电极层与所述功函数调节层两者进行构图。
20.根据权利要求18所述的方法，其中，形成隔离层的步骤包括：对所述半导体层靠近表面的部分进行氧化，从而形成所述隔离层。
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