CN114664742A - Sram单元及包括sram单元的存储器和电子设备 - Google Patents

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Abstract

公开了一种制造静态随机存取存储(SRAM)单元的方法。根据实施例，该方法可以包括：在衬底上依次设置第一组的第一源/漏层、沟道层和第二源/漏层以及第二组的第一源/漏层、沟道层和第二源/漏层的叠层；在该叠层上形成硬掩模层，包括用于限定SRAM单元中晶体管的主体部分以及主体部分之间的、用于限定SRAM单元中互连结构的连接部分，连接部分的线宽小于主体部分的线宽；利用硬掩模层，在第二组的沟道层和第二源/漏层中限定下拉晶体管和通过门晶体管的有源区；利用硬掩模层，在第二组的第一源/漏层和第一组的第二源/漏层中限定第一互连结构和第二互连结构；以及利用硬掩模层，在第一组的沟道层和第一源/漏层中限定上拉晶体管的有源区。

Description

SRAM单元及包括SRAM单元的存储器和电子设备
本申请是于2019年9月23日递交的发明专利申请201910902431.X的分案申请。
技术领域
本公开涉及半导体领域，更具体地，涉及静态随机存取存储(SRAM)单元及其制造方法以及包括这种SRAM单元的存储器和电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
另外，期望提高集成度以增加存储密度，故而竖直型器件在应用于存储器件如静态随机存取存储器(SRAM)方面是有前景的。但是，目前尚缺少有效的手段来进一步提升基于竖直型器件特别是竖直纳米片或纳米线MOSFET的SRAM的集成度或存储密度。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的静态随机存取存储(SRAM)单元及其制造方法以及包括这种SRAM单元的存储器和电子设备。
根据本公开的一个方面，提供了一种SRAM单元，包括衬底上分两层设置的第一上拉晶体管、第二上拉晶体管、第一下拉晶体管、第二下拉晶体管、第一通过门晶体管和第二通过门晶体管。各晶体管均可以是竖直型晶体管。第一上拉晶体管和第二上拉晶体管可以设置在第一层上，而第一下拉晶体管、第二下拉晶体管、第一通过门晶体管和第二通过门晶体管可以设置与第一层处于不同高度的第二层上。第一上拉晶体管和第二上拉晶体管所在的区域与第一下拉晶体管、第二下拉晶体管、第一通过门晶体管和第二通过门晶体管所在的区域在相对于衬底的上表面的竖直方向上可以至少部分地交迭。
根据本公开的另一方面，提供了一种制造SRAM单元的方法，包括：在衬底上依次设置第一组的第一源/漏层、沟道层和第二源/漏层以及第二组的第一源/漏层、沟道层和第二源/漏层的叠层；在所述叠层上形成硬掩模层，所述硬掩模层包括主体部分和主体部分之间的连接部分，其中，主体部分用于限定SRAM单元中包括的晶体管，连接部分用于限定SRAM单元中包括的互连结构，连接部分的线宽小于主体部分的线宽；利用硬掩模层，在第二组的沟道层和第二源/漏层中限定SRAM单元中包括的晶体管中的下拉晶体管和通过门晶体管的有源区；利用硬掩模层，在第二组的第一源/漏层和第一组的第二源/漏层中限定SRAM单元中包括的互连结构中的第一互连结构和第二互连结构；以及利用硬掩模层，在第一组的沟道层和第一源/漏层中限定SRAM单元中包括的晶体管中的上拉晶体管的有源区。
根据本公开的另一方面，提供了一种电子设备，包括具有上述SRAM单元的存储器件。
根据本公开的实施例，SRAM单元的构成晶体管可以按照竖直叠置的方式布置，从而可以节省面积。上下层的晶体管可以按自对准方式叠置，从而可以进一步节省面积。晶体管的有源区特别是沟道材料可以是单晶半导体材料，从而可以提供高迁移率并因此增强SRAM单元的性能。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示意性示出了静态随机存取存储(SRAM)单元的等效电路图；
图2示意性示出了根据本公开实施例的SRAM单元的透视图；
图3(a)和3(b)示出了图2所示的SRAM单元的分解透视图；
图4(a)和4(b)示意性示出了根据本公开另一实施例的SRAM单元的分解透视图；
图5(a)和5(b)示意性示出了根据本公开另一实施例的SRAM单元的分解透视图；
图6(a)和6(b)示意性示出了根据本公开另一实施例的SRAM单元的分解透视图；
图7(a)和7(b)示意性示出了根据本公开另一实施例的SRAM单元的分解透视图；
图8至52(c)示意性示出了根据本公开实施例的制造SRAM单元的流程中的一些阶段。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种基于竖直型器件如竖直纳米片或纳米线金属氧化物半导体场效应晶体管(MOSFET)的静态随机存取存储(SRAM)单元。在SRAM单元中，作为SRAM单元的构成元件的竖直型器件可以在竖直方向上堆叠，以进一步提升集成度。
图1示意性示出了SRAM单元的等效电路图。
如图1所示，SRAM单元可以是6T结构，即包括6个组成晶体管M1至M6，例如场效应晶体管(FET)。在这6个晶体管中，四个晶体管M1、M2、M3和M4可以构成两个交叉耦合的反相器，作为SRAM单元中存储一个比特的存储位置。另外两个晶体管M5和M6可以在字线WL的控制下，分别控制存储位置与位线BL、互补位线/BL之间的数据传输，以实现读写。
在构成交叉耦合的反相器的四个晶体管M1、M2、M3和M4中，两个p型晶体管M2和M4可以连接到电源电压VDD，并因此可以称作“上拉晶体管”(PU)；两个n型晶体管M1和M3可以连接到地电压，并因此可以称作“下拉晶体管”(PD)。晶体管M5和M6(也可以为n型)可以控制读写或者说数据传输，并因此可以称作“访问控制晶体管”或“通过门晶体管”(PG)。
以下，简要描述这种6T SRAM单元的读写操作。
首先描述读取操作。假定存储位置中存储的比特为“1”，即，在节点Q处为高电平而在节点/Q处为低电平。在读周期开始时，位线BL和互补位线/BL可以预充值为逻辑1，然后字线WL可以充高电平，以使访问控制晶体管M5和M6导通。由于Q处的高电平，上拉晶体管M2截止而下拉晶体管M1导通，于是下拉晶体管M1和访问控制晶体管M5使互补位线/BL与地之间连通，因此互补位线/BL预充的值被泻掉，从而互补位线/BL上为0值。另一方面，由于/Q处的低电平，上拉晶体管M4导通而下拉晶体管M3截止，于是上拉晶体管M4和访问控制晶体管M6使位线BL与电源电压VDD之间连通，并因此保持预充的值，即位线BL上为1值。如果存储的比特为“0”，则相反的电路状态将会使互补位线/BL上为1值而位线BL上为0值。通过分辨位线BL和互补位线/BL中哪一根上的电位高，即可读出所存储的比特“0”或“1”。
在写入操作中，在写周期开始时，将要写入的状态加载到位线BL。例如，如果要写入“0”，则将位线BL设为“0”(且将互补位线/BL设为“1”)。然后字线WL可以充高电平，以使访问控制晶体管M5和M6导通，并因此将位线BL的状态载入SRAM单元的存储位置中。这是通过将位线输入驱动(的晶体管)设计为比存储位置(的晶体管)更为强壮，使得位线状态可以覆盖存储位置中交叉耦合的反相器的之前状态来实现的。
对于6T SRAM单元，可以定义如下参数：
-读噪声容限(RNM)：β＝PD(w/l)/PG(w/l)；
-写噪声容限(WNM)：α＝PU(w/l)/PG(w/l)，其中，PD(w/l)表示下拉晶体管的宽长比，PU(w/l)表示上拉晶体管的宽长比，PG(w/l)表示通过门晶体管的宽长比。
可以根据设计，选取不同的α、β值。根据本公开的实施例，为了制造的方便，PD、PU和PG可以由具有基本相同宽长比w/l的单位晶体管构成。为了实现不同的α、β值，PD、PU和PG可以包括不同数目的单位晶体管。下表列出了α、β的若干示例值以及相应的单位晶体管数目。
表1
Figure BDA0003519279160000051
图2示意性示出了根据本公开实施例的SRAM单元的透视图，图3(a)和3(b)示出了图2所示的SRAM单元的分解透视图。
在该示例中，β＝1且α＝1，即PD、PU和PG均可以由单个单位晶体管构成。于是，在6TSRAM单元中，可以包括6个单位晶体管，如图2、3(a)和3(b)所示的两个上拉晶体管PU-1和PU-2、两个下拉晶体管PD-1和PD-2以及两个通过门晶体管PG-1和PG-2。这些晶体管均可以是竖直型晶体管。
竖直型晶体管可以包括沿相对于衬底上表面的竖直方向(例如，大致垂直于衬底上表面的方向)延伸的有源区。有源区可以包括沟道区以及在竖直方向上位于沟道区相对两侧的源/漏区。如下所述，晶体管的有源区可以包括沿竖直方向依次叠置的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和开态电流增强层(带隙比相邻层大或小的半导体层)。源/漏区可以基本上分别形成在第一源/漏层和第二源/漏层中，沟道区可以基本上形成在沟道层中。例如，源/漏区可以通过源/漏层中的掺杂区来实现。栅堆叠可以绕沟道区的至少部分外周乃至全部外周形成。
在附图中，将这些晶体管的有源区示出为沿竖直方向延伸的纳米线形式，但是本公开不限于此。例如，有源区也可以是纳米片或其他形式。另外，仅为了图示方便起见，在透视图中，以栅堆叠中包括的栅电极示意性示出了栅堆叠的位置，而且仅以截面形式示出了栅电极。
根据本公开的实施例，这种晶体管可以是常规FET。在常规FET的情况下，沟道区两侧的源/漏区可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种晶体管可以是隧穿FET。在隧穿FET的情况下，沟道区两侧的源/漏区可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和隧穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。
与常规技术中SRAM单元中的构成晶体管以平面布局布设不同，根据本公开的实施例，SRAM单元中的构成晶体管可以在竖直方向上叠置，以进一步节省SRAM单元占据的面积。
为便于制造，例如为了便于对有源区的掺杂以及互连结构的设置，相同导电类型的晶体管可以设置在一层(例如，距衬底上表面的高度基本相同)，彼此不同导电类型的晶体管可以分处于两层(例如，距衬底上表面的高度不同)，这两层可以在竖直方向上至少部分地交迭。
在图2、3(a)和3(b)所示的示例中，作为p型晶体管的上拉晶体管PU-1、PU-2设置在一层，而作为n型晶体管的下拉晶体管PD-1、PD-2和通过门晶体管PG-1、PG-2设置在一层。在该示例中，p型晶体管处于下层而n型晶体管处于上层，但是本公开不限于此。例如，通过将图2、3(a)和3(b)中所示的结构上下翻转(衬底仍然留在最下方)并相应调整互连结构，可以使p型晶体管处于上层而n型晶体管处于下层。
由于到作为n型晶体管的下拉晶体管PD-1、PD-2和通过门晶体管PG-1、PG-2的电连接相对复杂，因此将n型晶体管设置在上层是有利的，例如有利于电连接的制作。在附图及以下描述中，均以n型晶体管设置在上层为例。
这些晶体管可以按照上述6T布局彼此电连接。
如图2、3(a)和3(b)所示，第一上拉晶体管PU-1上侧的源/漏区(例如，漏区)可以连接到第一下拉晶体管PD-1下侧的源/漏区(例如，漏区)，它们之间的第一节点对应于例如图1中的Q节点。第一通过门晶体管PG-1下侧的源/漏区可以连接到第一节点，而上侧的源/漏区可以通过相应的接触插塞BL-1连接到第一位线(例如，图1中的位线BL)。在此，将第一上拉晶体管PU-1、第一下拉晶体管PD-1和第一通过门晶体管PG-1各自源/漏区之间的连接示出为第一互连结构SD-1。类似地，第二上拉晶体管PU-2上侧的源/漏区(例如，漏区)可以连接到第二下拉晶体管PD-2下侧的源/漏区(例如，漏区)，它们之间的第二节点对应于例如图1中的/Q节点。第二通过门晶体管PG-2下侧的源/漏区可以连接到第二节点，而上侧的源/漏区可以通过相应的接触插塞BL-2连接到第二位线(例如，图1中的位线/BL)。在此，将第二上拉晶体管PU-2、第二下拉晶体管PD-2和第二通过门晶体管PG-2各自源/漏区之间的连接示出为第二互连结构SD-2。如下所述，第一互连结构SD-1和第二互连结构SD-2不一定是单独设置的另外导电层，也可以通过晶体管的源/漏区所在的材料层(例如，上述的源/漏层)来实现。
第一上拉晶体管PU-1和第一下拉晶体管PD-1各自的栅电极可以通过第三互连结构V-1彼此电连接，且第三互连结构V-1可以与第二互连结构SD-2(例如，通过彼此直接接触)彼此电连接(相当于共同连接到节点/Q)。类似地，第二上拉晶体管PU-2和第二下拉晶体管PD-2各自的栅电极可以通过第四互连结构V-2彼此电连接，且第四互连结构V-2可以与第一互连结构SD-1(例如，通过彼此直接接触)彼此电连接(相当于共同连接到节点Q)。如下所述，第三互连结构V-1和第四互连结构V-2可以通过用于晶体管的有源区的材料层(例如，上述的沟道层)来实现。
第一上拉晶体管PU-1和第二上拉晶体管PU-2各自下侧的源/漏区(例如，源区)可以设置在衬底上，通过到衬底的接触插塞来接收电源电压VDD。第一下拉晶体管PD-1和第二下拉晶体管PD-2各自上侧的源/漏区(例如，源区)可以通过相应的接触插塞来接收地电压GND。第一通过门晶体管PG-1和第二通过门晶体管PG-2各自的栅电极可以通过相应的接触插塞WL-1和WL-2分别电连接到字线(例如，图1中所示的字线WL)。
如图3(a)和3(b)所示，基于第一节点和第二节点，6个组成晶体管可以分为两组：共同连接到第一节点的第一上拉晶体管PU-1、第一下拉晶体管PD-1和第一通过门晶体管PG-1(见图3(a))，共同连接到第二节点的第二上拉晶体管PU-2、第二下拉晶体管PD-2和第二通过门晶体管PG-2(见图3(b))。这两组可以具有相同或对称的布局(图3(a)所示的布局旋转180°可以得到图3(b)所示的布局)。但是，本公开不限于此。这两组可以具有不同或者非对称的布局。
这两层可以分别制作，例如，先在下层制作p型晶体管，然后再在上层制作n型晶体管。具体地，可以在衬底上设置针对p型晶体管的有源材料层(例如，上述的源/漏层和沟道层)，并可以在其中限定p型晶体管的有源区。另外，还可以利用有源材料层来限定互连结构的图案。随后，可以按照竖直晶体管的制作流程来完成p型晶体管的制作。然后，可以利用绝缘材料填充下层中的空隙。可以至少部分地在p型晶体管所在区域之上设置针对n型晶体管的有源材料层(例如，上述的源/漏层和沟道层)，并可以在其中限定n型晶体管的有源区。同样地，还可以利用有源材料层来限定互连结构的图案。两次限定的互连图案之间具有必要的连接或接触，以实现如上所述的电连接。随后，可以按照竖直晶体管的制作流程来完成n型晶体管的制作。由于在p型晶体管所在的区域之上制作n型晶体管，因此上下层之间至少部分地交迭，故而可以节省面积。例如，至少一部分晶体管(特别是源/漏区需要彼此连接的第一上拉晶体管与第一下拉晶体管和/或第二上拉晶体管与第二下拉晶体管)的有源区可以在竖直方向上交迭乃至对准。但是，这种方法针对上层可能难以形成单晶的有源区特别是单晶的沟道区，这对于进一步提升SRAM单元的性能是不利的。
根据本公开的其他实施例，可以在衬底上依次设置针对p型晶体管的有源材料层和针对n型晶体管的有源材料层。例如，可以通过外延生长，来设置有源材料层，例如可以依次生长针对p型晶体管的第一源/漏层、沟道层和第二源/漏层以及针对n型晶体管的第一源/漏层、沟道层和第二源/漏层。于是，有源材料层可以形成为单晶半导体材料。单晶半导体材料有助于提供高迁移率。
根据本公开的实施例，例如通过如下所述的自对准工艺，栅长可以由沟道层自身的厚度确定，而沟道层可以通过外延生长来形成从而其厚度可以很好地控制。因此，可以很好地控制栅长，例如可以将栅长控制为较小(例如小于约10nm)。
可以从上向下依次在针对n型晶体管的有源材料层中限定n型晶体管的有源区及上层的互连图案，在针对p型晶体管的有源材料层中限定p型晶体管的有源区及下层的互连图案。为实现晶体管之间的竖直交迭以便节省面积，可以利用相同的掩模图案或者掩模层来限定上下两层的有源图案。根据本公开的实施例，第一互连结构和第二互连结构可以利用上下两层之间的源/漏层(例如，针对p型晶体管的第二源/漏层以及针对n型晶体管的第一源/漏层)来限定，第三互连结构和第四互连结构可以利用上下两层中的沟道层来限定。然后，可以在下层制作p型晶体管。在制作p型晶体管时，可以利用占位层来覆盖上层的n型晶体管的有源区。在制作p型晶体管完成时，可以利用隔离层来覆盖下层，再在上层制作n型晶体管。
为便于替代栅工艺，针对栅堆叠的占位层(也可以称为“牺牲栅”)可以与其他位置处的占位层包括不同的材料。这样，随后可以去除牺牲栅，并在由于牺牲栅的去除而留下的空间中形成栅堆叠。
为便于形成这样的牺牲栅或占位层，在限定有源区时，可以针对沟道层和源/漏层分别进行。例如，可以先在沟道层中限定有源区(例如，将沟道层分离为针对各晶体管的沟道区以及用于限定第三、第四互连结构的部分，它们可以是例如纳米线的形式)。然后，可以形成占位层(牺牲栅)。由于此时沟道层上下两侧的源/漏层仍然连续延伸，因而如此形成的占位层(牺牲栅)可以自对准于沟道层，从而后继可以通过替代栅工艺来形成自对准的栅堆叠。还可以对占位层(牺牲栅)的图案进行进一步调整，以实现后继通过替换它而形成的栅堆叠所需的电连接和/或电隔离。然后，可以在源/漏层中限定有源区，并同样可以形成占位层。
根据实施例，第一互连结构和第二互连结构可以通过两层之间的源/漏层来实现。因此，在构图有源区时，对于针对p型晶体管的第二源/漏层以及针对n型晶体管的第一源/漏层，可以根据第一互连结构和第二互连结构的布局来构图。有鉴于此，用来限定有源区的掩模图案可以包括用于限定晶体管有源区的部分(例如，圆形部分)、用于限定第三和第四互连结构的部分(例如，圆形部分)以及用于限定第一和第二互连结构的部分(上述圆形部分之间的连线)。如下所述，这种掩模图案可以呈网格状。
图4(a)至图7(b)示意性示出了根据本公开其他实施例的SRAM单元的分解透视图。这些SRAM单元与以上参考图2、3(a)和3(b)描述的SRAM单元之间的不同主要在于构成上拉晶体管或下拉晶体管的单位晶体管的数目不同以实现不同的α、β值。构成同一上拉晶体管或下拉晶体管的各单位晶体管可以具有相同的连接方式，且它们的栅电极可以连接在一起。以下，将主要描述与上述实施例的不同之处。
如图4(a)和4(b)所示，在该实施例中，第一上拉晶体管PU-1和第二上拉晶体管PU-2各自均可以包括两个单位晶体管(β＝1，α＝2)。为了节省面积，上、下两层各四个(单位)晶体管可以分别在竖直方向上对准。
如图5(a)和5(b)所示，在该实施例中，第一下拉晶体管PD-1和第二下拉晶体管PD-2各自均可以包括两个单位晶体管(β＝2，α＝1)。为了节省面积，第一上拉晶体管PU-1与第一下拉晶体管PD-1的一个单位晶体管可以在竖直方向上对准，且第二上拉晶体管PU-2与第二下拉晶体管PD-2的一个单位晶体管可以在竖直方向上对准。
如图6(a)和6(b)所示，在该实施例中，第一上拉晶体管PU-1和第二上拉晶体管PU-2各自均可以包括两个单位晶体管，且第一下拉晶体管PD-1和第二下拉晶体管PD-2各自均可以包括两个单位晶体管(β＝2，α＝2)。第一上拉晶体管PU-1与第一下拉晶体管PD-1各自的两个单位晶体管可以在竖直方向上，第二上拉晶体管PU-2与第二下拉晶体管PD-2各自的两个单位晶体管可以在竖直方向上。
如图7(a)和7(b)所示，在该实施例中，第一上拉晶体管PU-1和第二上拉晶体管PU-2各自均可以包括三个单位晶体管，且第一下拉晶体管PD-1和第二下拉晶体管PD-2各自均可以包括两个单位晶体管(β＝2，α＝3)。为了节省面积，上、下两层各六个(单位)晶体管可以分别在竖直方向上对准。
在以上示例中，上下两层中一层(在以上示例中，下层)的所有单位晶体管与另一层的相应单位晶体管在竖直方向上对准。但是，本公开不限于此。例如，该层中可以仅有部分单位晶体管而非所有单位晶体管与另一层的相应晶体管在竖直方向上对准。
图8至52(c)示意性示出了根据本公开实施例的制造SRAM单元的流程中的一些阶段。
在以下描述中，列举了各层的材料。但是，这些仅仅是示例。各层的材料主要根据该层的功能(例如，半导体材料用以提供有源区，电介质材料用以提供空隙填充和电隔离等)以及所需的刻蚀选择性来确定。在描述中，有时可能并未明确指出某一层的材料相对于哪些其他层的材料具备刻蚀选择性，或者仅仅简单提及了“所需刻蚀选择性”。这种“所需刻蚀选择性”至少部分地可以根据相关的刻蚀工艺而获知。
如图8所示，提供衬底1001。该衬底1001可以是各种形式的衬底。衬底1001可以包括半导体材料，例如但不限于体半导体材料如体Si、绝缘体上半导体(SOI)、化合物半导体材料如SiGe等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在衬底1001中，可以根据需要，例如通过注入杂质来形成阱区(未示出)。在p型晶体管设于下层的示例中，注入的杂质可以为n型杂质。
在衬底1001上，可以形成接触层1003，以帮助连接SRAM单元中处于下层的晶体管(例如，p型上拉晶体管)在靠近衬底一侧的源/漏区。接触层1003可以通过向衬底1001的上部注入杂质来形成。在p型晶体管设于下层的示例中，注入的杂质可以为p型杂质如B或In，浓度可以为例如约1E18-1E21 cm-3。当然，可以通过外延生长，来在衬底1001上另外形成接触层1003。
在接触层1003上，可以通过例如外延生长，形成隔离辅助层1005。该隔离辅助层1005可以帮助在所需位置处实现第三、第四互连结构与接触层之间的电隔离，这将在以下进一步详细描述。另外，为确保接触层1003与之上形成的p型晶体管的源/漏区之间的电连接，可以通过在生长时原位掺杂或者在生长后注入杂质，使得隔离辅助层1005具有p型导电性。
在隔离辅助层1005上可以设置有源材料层。例如，可以通过外延生长，依次形成用于p型晶体管的第一源/漏层1007、沟道层1009和第二源/漏层1011以及用于n型晶体管的第一源/漏层1013、沟道层1015和第二源/漏层1017。可以通过在生长时原位掺杂或者在生长后注入杂质，使得这些层具有所需的导电性。
在衬底1001上形成的各半导体材料层中相邻的层之间可以相对于彼此具有刻蚀选择性，除了用于p型晶体管的第二源/漏层1011和用于n型晶体管的第一源/漏层1013之外，它们可以相对于彼此没有刻蚀选择性或刻蚀选择性较低，因为在后继处理中它们除了被掺杂为不同导电类型以分别充当p型晶体管和n型晶体管的源/漏区之外，几乎按照同一层来处理。另外，对于p型晶体管，第一源/漏层1007和第二源/漏层1011可以包括相同的材料。类似地，对于n型晶体管，第一源/漏层1013和第二源/漏层1017可以包括相同的材料。
在一个示例中，这些半导体材料层可以包括Si和SiGe的交替叠层。例如，在衬底1001(包括形成于其中的接触层1003)为Si的情况下，隔离辅助层1005可以包括SiGe，厚度为约5nm-20nm。对于p型晶体管，第一源/漏层1007可以包括Si，厚度为约20-50nm；沟道层1009可以包括SiGe(Ge的原子百分比为例如约10-40％)，厚度为约10-100nm；第二源/漏层1011可以包括Si，厚度为约10-30nm。第一源/漏层1007和第二源/漏层1011可以p型掺杂，掺杂浓度为例如约1E19-1E21 cm-3。类似地，对于n型晶体管，第一源/漏层1013可以包括Si，厚度为约10-30nm；沟道层1015可以包括SiGe(Ge的原子百分比为例如约10-70％)，厚度为约10-100nm；第二源/漏层1017可以包括Si，厚度为约20-50nm。第一源/漏层1013和第二源/漏层1017可以n型掺杂，掺杂浓度为例如约1E19-1E21 cm-3。
另外，沟道层也可以掺杂，以调节晶体管的阈值电压(Vt)。对于p型晶体管，可以对沟道层1009进行n型掺杂，掺杂浓度可以为约1E17-2E18 cm-3；而对于n型晶体管，可以对沟道层1015进行p型掺杂，掺杂浓度可以为约1E17-2E18cm-3。对于隧穿FET，沟道层可以与相应的第一源/漏层或第二源/漏层掺杂为相同的导电类型。当然，沟道层也可以并未有意掺杂。
在有源材料层上，可以设置硬掩模，以便随后限定有源区和互连图案。例如，可以通过淀积，依次形成厚度为约2-10nm的氧化铝(Al2O3)层1019(或者也可以为碳化硅层)、厚度为约10-100nm的氮化物(例如，氮化硅)层1021和厚度为约10-100nm氧化物(例如，氧化硅)层1023。硬掩模的设置是为了在随后的工艺中提供适当的图案限定、刻蚀停止等目的。硬掩模的层数以及各层的材料可以根据工艺而变化。在该示例中，硬掩模的层配置可以使得至少在完成晶体管制作之前硬掩模(中的至少一层)可以一直保留。
如图9(a)所示，可以在硬掩模上形成光刻胶1025。可以通过曝光和显影，将光刻胶1025形成为一定的图案。在此，该图案可以包括用于限定晶体管有源区的部分(纳米线情况下，为圆形；或者纳米片情况下，为方形或矩形)、用于限定第三和第四互连结构的部分(例如，为圆形或方形)以及用于限定第一和第二互连结构的部分(例如，上述部分之间的连线)。在以下，以圆形部分为例进行描述。
该图案可以分为与上述两组相对应的两列。在图9(a)的示例中，下列对应于上述共同连接到第一节点的第一上拉晶体管PU-1、第一下拉晶体管PD-1和第一通过门晶体管PG-1，而上列对应于共同连接到第二节点的第二上拉晶体管PU-2、第二下拉晶体管PD-2和第二通过门晶体管PG-2。
在β＝2(α＝1、2或3)的情况下，一列可以有5个圆形部分，另一列可以有6个圆形部分。更具体地，下列从左至右可以依次包括：用于限定第三互连结构V-1的一个圆形部分，用于限定第一下拉晶体管PD-1的两个单位晶体管(β＝2)的两个圆形部分，用于限定第一通过门晶体管PG-1的一个圆形部分，用于限定接触插塞WL-1的一个圆形部分，以及用于限定施加电源电压VDD的接触插塞的一个圆形部分。用来限定下拉晶体管和通过门晶体管的圆形部分均可以用来限定下拉晶体管。在该示例中，示出了用来限定第一下拉晶体管PU-1的一个圆形部分(图中左侧一个，α＝1)也用于限定第一上拉晶体管PU-1。类似地，上列从右至左可以依次包括：用于限定第四互连结构V-2的一个圆形部分，用于限定第二下拉晶体管PD-2的两个单位晶体管(β＝2)的两个圆形部分，用于限定第二通过门晶体管PG-2的一个圆形部分，用于限定接触插塞WL-2的一个圆形部分。用来限定下拉晶体管和通过门晶体管的圆形部分均可以用来限定下拉晶体管。在该示例中，示出了用来限定第二下拉晶体管PU-2的一个圆形部分(图中右侧一个，α＝1)也用于限定第二上拉晶体管PU-2。
这些圆形部分之间通过线形部分连接。这些线形部分可以限定第一和第二互连结构。更具体地，图中闭合四边形的下侧边和右侧边可以限定第一互连结构SD-1，上侧边和左侧边可以限定第二互连结构SD-2。
圆形部分的线宽(例如，其直径)可以大于线形部分的线宽。各圆形部分之间的间距可以基本相同，但本公开不限于此。
这两列可以沿第一方向(图中的水平方向)平行延伸，且两列中相应的圆形部分可以在与第一方向交叉例如垂直的第二方向(图中的竖直方向)上对齐。但是，本公开不限于此。例如，两列可以并非平行延伸。另外，两列中的圆形部分不一定在第二方向上对齐，而是可以存在偏移。
在此，在掩模图案中还结合了用于限定施加电源电压VDD的接触插塞的部分。但是，本公开不限于此。该接触插塞可以另外形成。这种情况下，掩模图案可以呈大致四边形(在该示例中，矩形)。
另外，在掩模图案中还结合了用于限定接触插塞WL-1和WL-2的部分。这有助于形成自对准于通过门晶体管栅堆叠的接触插塞。但是，本公开不限于此。例如，到通过门晶体管栅堆叠的接触插塞可以另外形成。这种情况下，两列中可以各减少一个圆形部分。
在图9(a)的示例中，相交的线形部分之间可以形成大致直角，从而线形部分形成了大致矩形的形状。但是，本公开不限于此。例如，如图9(b)所示，相交的线形部分之间可以形成其他角度例如约60°或120°的角度。这在圆形部分之间的间距保持不变的情况下，可以进一步节省面积。
另外，在β＝1(α＝1或2)的情况下，一列可以有4个圆形部分，另一列可以有5个圆形部分(相对于上述示例，每列各减少一个圆形部分，因为每个下拉晶体管只需要单个单位晶体管，而上述示例中每个下拉晶体管需要两个单位晶体管)，如图9(c)所示。同样地，尽管在图9(c)的示例中相交的线形部分之间可以形成大致直角，但是它们也可以形成其他角度例如约60°或120°的角度，如图9(d)所示。
在以下的描述中，主要以图9(a)所示的图案为例进行描述。在必要时，将提及图9(c)所示的图案。
另外，在图9(a)和9(c)中示出了以下截面图的截取位置，即，线AA′、线BB′、线CC′和线II′。
可以将光刻胶1025的图案转移到硬掩模，并继而转移到下方的有源材料层中。
如图10(a)、10(b)和10(c)(分别是俯视图，沿线AA′的截面图，以及沿线BB′的截面图)所示，可以光刻胶1025为刻蚀掩模，通过例如反应离子刻蚀(RIE)，依次刻蚀硬掩模(包括氧化物层1023、氮化物层1021、氧化铝层1019)、用于n型晶体管的第二源/漏层1017和沟道层1015。RIE可以沿大致垂直于衬底表面的方向进行，并可以停止于用于n型晶体管的第一源/漏层1013。在该示例中，对于n型晶体管的有源材料层的构图并未进行到第一源/漏层1013。这主要是因为如下原因。一方面，在本示例中用于n型晶体管的第一源/漏层1013可以与用于p型晶体管的第二源/漏层1011保持大致相同的图案，从而可以随后与用于p型晶体管的第二源/漏层1011一起构图。另一方面，随后将对第二源/漏层1017进行分离处理，而如果在此对第一源/漏层1013同样刻蚀的话，那么随后第一源/漏层1013也将会被分为分离的部分，这对于形成第一和第二互连结构不利。之后，可以去除光刻胶1025。
这样，就基本在上层限定了n型晶体管的有源区以及第三和第四互连结构的位置(图10(a)的俯视图中的圆形部分)，但是这些圆形部分目前通过线形部分连接在一起，如图10(b)的截面图所示。可以将这些圆形部分相分离，以分别限定各n型晶体管的有源区以及第三和第四互连结构。
例如，如图11(a)、11(b)和11(c)(分别是沿线AA′、线BB′和线CC′的截面图)所示，由于沟道层1015相对于源/漏层1013、1017的刻蚀选择性，可以对沟道层1015进行进一步选择性刻蚀。选择性刻蚀可以使用原子层刻蚀(ALE)的方法，以便进行精确可控的刻蚀。刻蚀的程度可以选择为使得能够去除线形部分，而圆形部分的一部分(例如，中心部分)可以留下。于是，沟道层1015可以被分为与掩模图案中的圆形部分相对应的若干分离柱状部分，即纳米线。
在该示例中，不考虑各向异性，假定对沟道层1015的选择性刻蚀基本是各向同性的。于是，在俯视图中，刻蚀后沟道层1015仍然呈现基本圆形，且与掩模图案的圆形部分在竖直方向上基本(中心)对准。
在接触插塞WL-1和WL-2所在的位置处，沟道层1015中的纳米线是不需要的，因为该纳米线可能使接触插塞WL-1和WL-2连接到下方的源/漏层。因此，可以将接触插塞WL-1和WL-2所在位置处的沟道层纳米线去除。例如，如图12(a)、12(b)和12(c)(分别是俯视图，沿线AA’的截面图，以及沿线CC′的截面图)所示，可以在上述结构上形成光刻胶1027，并将光刻胶1027构图为露出需要去除的沟道层纳米线(图12(a)的俯视图中上一列的最左纳米线以及下一列的右数第二根纳米线)，而覆盖其余沟道层纳米线。可以使用光刻胶1027作为刻蚀掩模，对露出的沟道层纳米线进行选择性刻蚀以将其去除。之后，可以去除光刻胶1027。
在沟道层1015中的各纳米线相对于硬掩模的外周形成的凹入中，随后将形成栅堆叠。为避免后继处理对于沟道层1015造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成，可以在该凹入中形成占位层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，如图13(a)、13(b)和13(c)(分别是沿线AA′、线BB′和线CC′的截面图)所示，可以通过在上述结构上淀积(例如，相对于硬掩模、下述占位层等)具有所需刻蚀选择性的材料如氮氧化物(例如，氮氧化硅)，然后对淀积的材料进行回蚀如RIE，来形成牺牲栅1029。可以以大致垂直于衬底表面的方向进行RIE，从而牺牲栅1029可仅留在沟道层纳米线相对于硬掩模外周的凹入内。这种情况下，牺牲栅1029可以基本上填满上述凹入。
类似于对沟道层1015的处理，可以对第二源/漏层1017进行进一步选择性刻蚀，以使其分为与掩模图案的圆形部分相对应的若干分离柱状部分即纳米线，如图14(a)、14(b)和14(c)(分别是沿线AA′、线BB′和线CC′的截面图)所示。除刻蚀配方可以不同之外，对第二源/漏层1017的选择性刻蚀可以与对沟道层1015的选择性刻蚀基本相同，在此不再赘述。另外，在该示例中与第二源/漏层1017具有相同材料的第一源/漏层1013也可以受到刻蚀配方的影响，从而可以形成底切，特别是在牺牲栅1029下方可以形成空隙。这有助于降低栅与源/漏之间的电容。
类似地，可以在硬掩模下方的空隙中形成占位层，以避免后继处理影响源/漏层(例如，避免在后继的替代栅工艺中栅堆叠形成在这些空隙中)。例如，如图15(a)、15(b)和15(c)(分别是沿线AA′、线BB′和线CC’的截面图)所示，可以通过在上述结构上淀积例如化学气相淀积(CVD)或原子层淀积(ALD)(例如，相对于硬掩模、牺牲栅1029等)具有所需刻蚀选择性的材料如氮化物，且然后对淀积的材料进行回蚀如RIE，来形成占位层1031。在回蚀之前可以对淀积的电介质进行平坦化处理如化学机械抛光(CMP)(可以停止于硬掩模)。可以以大致垂直于衬底表面的方向进行RIE，从而占位层可仅留在硬掩模下方，且外周侧壁可以与硬掩模的外周侧壁可以保持基本共面。如图15(a)和15(c)所示，占位层1031可以嵌入到牺牲栅1029下方的底切中。由于刻蚀选择性，在随后去除牺牲栅1029并将其替换为栅堆叠的工艺中，占位层1031可以留下，从而降低栅堆叠与源/漏层之间的交迭并因此降低它们之间的电容。
可以按照类似地方式来在下层限定p型晶体管的有源区以及第三和第四互连结构的位置。
例如，如图16(a)、16(b)和16(c)(分别是沿线AA′、线BB′和线CC’的截面图)所示，可以硬掩模为刻蚀掩模，通过例如RIE，依次刻蚀用于n型晶体管的第一源/漏层1013以及用于p型晶体管的第二源/漏层1011、沟道层1009和第一源/漏层1007。RIE可以沿大致垂直于衬底表面的方向进行。于是，可以将硬掩模的图案转移到这些层中。在该示例中，RIE进行到第一源/漏层1007中，而并未进行到第一源/漏层1007的底面处。这是因为在本示例中，隔离辅助层1005可以包括与沟道层1009相同的材料如SiGe，在此暂时保持第一源/漏层1007覆盖隔离辅助层1005，可以有助于防止在对沟道层1009进行处理时影响到隔离辅助层1005。
如图17(a)、17(b)和17(c)(分别是沿线AA′、线BB′和线CC′的截面图)所示，可以对沟道层1009进行进一步选择性刻蚀如ALE，以将其分为与掩模图案的中心部分相对应的若干分离柱状部分，即纳米线。对此，可以参见以上结合图11(a)、11(b)和11(c)的描述。
图18(a)、18(b)和18(c)(分别是沿线AA′、线BB′和线CC′的截面图)示出了β＝1(α＝1或2)的情况。如以上结合图9(c)所述，在这种情况下，掩模图案中一列可以有4个圆形部分，另一列可以有5个圆形部分。相应地，如图18(a)所示，在线AA′处的截面中，下层的沟道层1009中可以存在5根纳米线，上层的沟道层1015中可以存在4根纳米线(与接触插塞WL-1相对应的一根纳米线，即，右数第二根纳米线被去除)。另外，如图18(c)所示，在线CC′处的截面中，下层的沟道层1009中可以存在4根纳米线，上层的沟道层1015中可以存在3根纳米线(与接触插塞WL-2相对应的一根纳米线，即，最左侧的纳米线被去除)。
如上所述，针对17(a)、17(b)和17(c)所示的β＝2的情况，可能存在α＝1、2或3等不同配置。α的不同配置对应于下层中不同数目的沟道层纳米线。可以根据α的不同配置，对下层中沟道层纳米线的数目进行调整。
例如，当α＝1时，可以使用单个单位晶体管来形成一个p型上拉晶体管。因此，在下层中，一列(俯视图中的下列)可以具有三根沟道层纳米线(分别对应于第三互连结构V-1、第一上拉晶体管PU-1和用于施加电源电压VDD的接触插塞)，另一列(俯视图中的上列)可以具有两根沟道层纳米线(分别对应于第四互连结构V-2、第二上拉晶体管PU-2)。如图19(a)、19(b)、19(c)和19(d)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，以及沿线CC′的截面图)所示，可以在上述结构上形成光刻胶1033，并将其构图为露出需要去除的沟道层纳米线(图19(a)的俯视图中上一列的左侧三根纳米线以及下一列的中间三根纳米线)，而覆盖其余沟道层纳米线。可以使用光刻胶1033作为刻蚀掩模，对露出的沟道层纳米线进行选择性刻蚀以将其去除。之后，可以去除光刻胶1033。
类似地，当α＝2时，可以使用两个单位晶体管来形成一个p型上拉晶体管。因此，在下层中，一列(俯视图中的下列)可以具有四根沟道层纳米线(分别对应于第三互连结构V-1、第一上拉晶体管PU-1的两个单位晶体管以及用于施加电源电压VDD的接触插塞)，另一列(俯视图中的上列)可以具有三根沟道层纳米线(分别对应于第四互连结构V-2以及第二上拉晶体管PU-2的两个单位晶体管)。如图20(a)、20(b)、20(c)和20(d)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，以及沿线CC′的截面图)所示，可以利用在俯视图中上下两列中分别露出两根沟道层纳米线的光刻胶1033′，来对沟道层纳米线进行选择性去除。之后，可以去除光刻胶1033’。
类似地，当α＝3时，可以使用三个单位晶体管来形成一个p型上拉晶体管。因此，在下层中，一列(俯视图中的下列)可以具有五根沟道层纳米线(分别对应于第三互连结构V-1、第一上拉晶体管PU-1的三个单位晶体管以及用于施加电源电压VDD的接触插塞)，另一列(俯视图中的上列)可以具有四根沟道层纳米线(分别对应于第四互连结构V-2以及第二上拉晶体管PU-2的三个单位晶体管)。如图21(a)、21(b)、21(c)和21(d)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，以及沿线CC′的截面图)所示，可以利用在俯视图中上下两列中分别露出一根沟道层纳米线的光刻胶1033″，来对沟道层纳米线进行选择性去除。之后，可以去除光刻胶1033″。
在以上示例中，构成相同上拉或下拉晶体管的单位晶体管可以通过掩模图案中直接相邻的圆形部分来限定。但是，本公开不限于此。特别是对于下层中的上拉晶体管，其单位晶体管可以通过掩模图案中并非直接相邻的圆形部分来限定。这可以通过调整上述光刻胶1033’或1033″的图案来实现。
以下，以β＝2且α＝1的情况为例进行描述。本领域技术人员应清楚，以下描述的技术可以适用于不同的α和β配置。
类似于上层，也可以在沟道层1009(已形成为纳米线)周围形成牺牲栅。另外，考虑到下层的两个p型晶体管的栅堆叠之间的电隔离以及栅堆叠与用于施加电源电压VDD的接触插塞之间的电隔离，可以先形成占位层。例如，如图22(a)、22(b)、22(c)和22(d)(分别是沿线AA′、线BB′、线CC′和线II’的截面图)所示，可以在沟道层1009中的各纳米线相对于硬掩模的外周形成的凹入中形成占位层1035。例如，占位层1035可以包括(例如，相对于牺牲栅1029、占位层1031等)具有所需刻蚀选择性的材料，例如氧化物或低k电介质。占位层1035可以通过淀积然后回蚀来形成，类似形成牺牲栅1029或占位层1031的工艺。在占位层1035为氧化物的情况下，在回蚀过程中可以去除硬掩模中的氧化物层1023。
接着，可以对占位层1035进行构图，以留出用于形成p型晶体管的栅堆叠的空间。例如，如图23(a)、23(b)、23(c)、23(d)和23(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II’的截面图)所示，可以在上述结构上形成光刻胶1037，并将其构图为露出需要形成p型晶体管的栅堆叠的区域。具体地，在该示例中，如图23(a)的俯视图所示，在下列，可以在左侧两根沟道层纳米线(分别对应于第三互连结构V-1和第一上拉晶体管PU-1)外周形成栅堆叠；在上列，可以在右侧两根沟道层纳米线(分别对应于第四互连结构V-2和第二上拉晶体管PU-2)外周形成栅堆叠。另外，在该示例中，光刻胶1037还露出了下列最右侧沟道层纳米线所在的区域。这是为了在后继工艺中可以在第三、第四互连结构以及用于施加电源电压VDD的接触插塞所在的位置处同时对沟道层纳米线进行硅化处理。当然，在此也可以不露出下列最右侧的沟道层纳米线，随后可以对其单独进行处理。可以使用光刻胶1037作为刻蚀掩模，对占位层1035进行选择性刻蚀。
图24(a)、24(b)、24(c)、24(d)和24(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II′的截面图)示出了β＝2且α＝2的情况下对占位层1035进行构图的示例。在该示例中，除了光刻胶1037’的图案与光刻胶1037的图案不同之外，其余工艺相同。具体地，在这种情况下，如图24(a)的俯视图所示，在下列，可以在左侧三根沟道层纳米线(分别对应于第三互连结构V-1和第一上拉晶体管PU-1的两个单位晶体管)外周形成栅堆叠；在上列，可以在右侧三根沟道层纳米线(分别对应于第四互连结构V-2和第二上拉晶体管PU-2的两个单位晶体管)外周形成栅堆叠。
图25(a)、25(b)、25(c)、25(d)和25(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II′的截面图)示出了β＝2且α＝3的情况下对占位层1035进行构图的示例。在该示例中，除了光刻胶1037″的图案与光刻胶1037的图案不同之外，其余工艺相同。具体地，在这种情况下，如图25(a)的俯视图所示，在下列，可以在左侧四根沟道层纳米线(分别对应于第三互连结构V-1和第一上拉晶体管PU-1的三个单位晶体管)外周形成栅堆叠；在上列，可以在右侧四根沟道层纳米线(分别对应于第四互连结构V-2和第二上拉晶体管PU-2的三个单位晶体管)外周形成栅堆叠。
图26(a)、26(b)、26(c)、26(d)和26(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II′的截面图)示出了β＝1且α＝1的情况下对占位层1035进行构图的示例。在该示例中，除了光刻胶1037″′的图案与光刻胶1037的图案不同之外，其余工艺相同。具体地，在这种情况下，如图26(a)的俯视图所示，在下列，可以在左侧两根沟道层纳米线(分别对应于第三互连结构V-1和第一上拉晶体管PU-1)外周形成栅堆叠；在上列，可以在右侧两根沟道层纳米线(分别对应于第四互连结构V-2和第二上拉晶体管PU-2)外周形成栅堆叠。
图27(a)、27(b)、27(c)、27(d)和27(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II′的截面图)示出了β＝1且α＝2的情况下对占位层1035进行构图的示例。在该示例中，除了光刻胶1037″″的图案与光刻胶1037的图案不同之外，其余工艺相同。具体地，在这种情况下，如图27(a)的俯视图所示，在下列，可以在左侧三根沟道层纳米线(分别对应于第三互连结构V-1和第一上拉晶体管PU-1的两个单位晶体管)外周形成栅堆叠；在上列，可以在右侧三根沟道层纳米线(分别对应于第四互连结构V-2和第二上拉晶体管PU-2的两个单位晶体管)外周形成栅堆叠。
以下，仍以β＝2且α＝1的情况为例进行描述。本领域技术人员应清楚，以下描述的技术可以适用于不同的α和β配置。
然后，可以在沟道层1009(已形成为纳米线)周围形成牺牲栅。例如，如图28(a)、28(b)、28(c)和28(d)(分别是沿线AA′、线BB′、线CC’和线II’的截面图)所示，可以在沟道层1009中的各纳米线相对于硬掩模的外周形成的凹入(其中已在局部形成有占位层1035)中，形成牺牲栅1039。牺牲栅1039可以通过淀积然后回蚀来形成，类似形成牺牲栅1029的工艺。牺牲栅1039可以包括(例如，相对于占位层1031、1035)具有所需刻蚀选择性的材料，例如与牺牲栅1029相同的氮氧化物。
在以上示例中，先形成占位层1035，然后再形成牺牲栅1039。但是，本公开不限于此。例如，也可以先形成牺牲栅1039，再形成占位层1035。
另外，在该示例中，对于下层的牺牲栅1039，在对其进行替代栅工艺之前就对其进行构图。这是因为在替代栅工艺之后，不容易再对下层的栅堆叠进行构图。而对于上层的牺牲栅1029，可以留待替代栅工艺之后再进行构图以实现适当的电隔离。当然，类似于下层的牺牲栅1039，也可以在替代栅工艺之前对上层的牺牲栅1029进行构图。这种情况下，类似于形成下层的牺牲栅1039的处理，在形成牺牲栅1029之前，可以先形成一占位层，并对该占位层进行构图，然后再形成牺牲栅1029。
接下来，可以类似地对下层的源/漏层进行分离处理。
需要指出，在该示例中，并不需要将n型晶体管的第一源/漏层1013与p型晶体管的第二源/漏层1011分为针对各晶体管的分离部分，因为它们随后可以用来形成第一、第二互连结构。
可以按照第一、第二互连结构的布局，对用于n型晶体管的第一源/漏层1013以及用于p型晶体管的第二源/漏层1011进行构图。例如，如图29(a)、29(b)、29(c)、29(d)和29(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II′的截面图)所示，可以在上述结构上形成光刻胶1041。可以将光刻胶1041构图为露出第一互连结构和第二互连结构之间需要隔离的区域以及第一、第二互连结构与用于施加电源电压VDD的接触插塞之间需要隔离的区域。然后，可以使用光刻胶1041作为刻蚀掩模，对用于n型晶体管的第一源/漏层1013以及用于p型晶体管的第二源/漏层1011进行选择性刻蚀如ALE，以将其切断。于是，在俯视图中，用于n型晶体管的第一源/漏层1013以及用于p型晶体管的第二源/漏层1011可以形成两个相对且彼此间隔开的L形。用于p型晶体管的第一源/漏层1007也可能受到刻蚀影响，从而可以形成底切。
在由于上述刻蚀而在硬掩模下方形成的空隙中，可以形成占位层。例如，如图30(a)和30(b)(分别是沿线AA′和线CC′的截面图)所示，可以通过例如淀积然后回蚀，来形成占位层1043。占位层1043可以包括(例如，相对于牺牲栅1029、1039等)具有所需刻蚀选择性的材料，例如氧化物或低k电介质。占位层1043和占位层1035可以包括相同的材料。
另外，为了避免在以下对用于p型晶体管的第一源/漏层1007进行分离的工艺中影响到用于n型晶体管的第一源/漏层1013和用于p型晶体管的第二源/漏层1011，可以在上述结构的侧壁上形成保护层。例如，如图31(a)、31(b)、31(c)和31(d)(分别是沿线AA′、线BB′、线CC′和线II′的截面图)所示，可以通过侧墙形成工艺，在上述结构的侧壁上形成保护层1045。保护层1045可以包括(例如，相对于第一源/漏层1007等)具有所需刻蚀选择性的材料，例如氮化物。侧墙形成工艺可以包括在上述结构上以大致共形的方式形成氮化物薄层，例如通过沿竖直方向的RIE对淀积的氮化物薄层进行各向异性刻蚀以去除其横向延伸部分而留下其竖直延伸部分。
之后，可以对第一源/漏层1007进行分离处理。这种分离处理可以与上述分离处理相同。例如，可以使用硬掩模作为刻蚀掩模，对第一源/漏层1007进行选择性刻蚀，例如沿竖直方向的RIE。对第一源/漏层1007的RIE可以停止于隔离辅助层1005。这样，将硬掩模的图案转移到了第一源/漏层1007。然后，如图32(a)、32(b)、32(c)和32(d)(分别是沿线AA′、线BB′、线CC′和线II′的截面图)所示，可以对第一源/漏层1007进一步选择性刻蚀如ALE，以将其分离为与掩模图案的圆形部分相对应的若干分离柱状部分，即纳米线。为了确保正确的电隔离，希望第一源/漏层1007完全分为彼此分离的若干部分或者纳米线。由于同样为SiGe的用于n型晶体管的第一源/漏层1013和用于p型晶体管的第二源/漏层1011的侧壁被保护层1045包围，故而可以基本不受该刻蚀的影响，从而保持第一、第二互连结构的图案。
至此，已经基本限定了各晶体管的有源区。
另外，还可以对隔离辅助层1005进行同样的分离处理，以将其分为彼此分离的部分或纳米线。通过使隔离辅助层1005分离为与掩模图案的圆形部分相对应的部分，随后可以在所需位置(具体地，第三、第四互连结构所在的位置)处实现第一源/漏层1007与之下的接触层1003相分离，并有助于第三、第四互连结构(连接到p型晶体管的栅堆叠)与接触层1003(与p型晶体管下侧的源/漏区电接触)之间的隔离。可能在接触层1003中形成底切。
例如，如图33(a)、33(b)、33(c)、33(d)和33(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II’的截面图)所示，可以在上述结构上形成光刻胶1047。可以将光刻胶1047构图为露出第三、第四互连结构所在的区域(图33(a)的俯视图中，下列最左侧的圆形部分以及上列最右侧的圆形部分)。然后，可以使用光刻胶1047作为刻蚀掩模，对隔离辅助层1005进行选择性刻蚀，以将其露出部分去除。于是，在第三、第四互连结构所在之处，可以将第一源/漏层1007与接触层1003相分离。可以进一步对第一源/漏层1007和接触层1003(在该示例中，均为Si)进行选择性刻蚀，以加大它们之间的间隙(参见图35(a)、35(b)、35(c)和35(d))，以确保好的电隔离性能和减小电容。之后，可以去除光刻胶1047。
在该示例中，利用隔离辅助层1005来实现第一源/漏层1007与接触层1003之间的分离。但是，本公开不限于此。根据本公开的其他实施例，也可以不设置隔离辅助层1005。这种情况下，例如，如图34(a)、34(b)、34(c)、34(d)和34(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II’的截面图)所示，可以在图32(a)、32(b)、32(c)和32(d)所示的结构(没有隔离辅助层1005)上形成光刻胶1047′。光刻胶1047′可以与光刻胶1047具有相同的图案。然后，可以使用光刻胶1047′作为刻蚀掩模，对第一源/漏层1007进行选择性刻蚀，以将其露出部分去除。于是，在第三、第四互连结构所在之处，去除了第一源/漏层1007。之后，可以去除光刻胶1047′。
以下，仍以存在隔离辅助层1005的情况为例进行描述。
至此，已基本完成了SRAM单元(包括晶体管和互连结构)的布局限定。接下来，可以进行替代栅工艺以完成晶体管的制作，并可以形成这些晶体管之间的互连以完成SRAM单元的制作。
为使替代栅工艺顺利进行，可以在硬掩模下方的空隙中形成占位层。例如，如图35(a)、35(b)、35(c)和35(d)(分别是沿线AA′、线BB′、线CC′和线II’的截面图)所示，可以通过淀积然后回蚀，来形成占位层1049。占位层1049可以包括(例如，相对于牺牲栅1029、1039等)具有所需刻蚀选择性的材料，例如氧化物或低k电介质。在形成占位层1049之前，还可进行硅化处理。占位层1049可以有助于(例如，在随后参照图36(a)、36(b)、36(c)和36(d)所述的刻蚀过程中)支持纳米结构，防止纳米结构倒伏和粘连。
为了增强接触和/或降低电阻，可以对源/漏层进行硅化处理。
例如，如图36(a)、36(b)、36(c)和36(d)(分别是沿线AA′、线BB′、线CC′和线II′的截面图)所示，可以相对于牺牲栅1029、1039(以及硬掩模中的氧化铝层1019)，通过选择性刻蚀，例如使用热磷酸的湿法腐蚀，去除占位层1031(氮化物)以及占位层1035、1043、1049(氧化物)。在选择性刻蚀过程中，也可以去除硬掩模中的氮化物层1021以及氮化物的保护层1045。于是，各源/漏层的侧壁可以至少部分地外露，但沟道层的侧壁被牺牲栅1029、1039所围绕。可以进行硅化处理，以使外露的各源/漏层至少部分地乃至完全硅化。硅化处理例如可以包括淀积金属如NiPt合金，并在例如约200-600℃的温度下进行热处理，以使淀积的金属与源/漏层中的半导体元素如Si和/或Ge发生反应，从而形成金属与半导体元素的化合物，如硅化物、锗化物或硅锗化物等(以下简称为硅化物)。之后，可以去除未反应的多余金属。
然后，如图37(a)、37(b)、37(c)和37(d)(分别是沿线AA′、线BB′、线CC′和线II’的截面图)所示，可以在硬掩模(当前仅包括氧化铝层1019)下方的空隙中重新形成占位层1051。如上所述，占位层1051可以通过淀积然后回蚀来形成。占位层1051可以包括(例如，相对于牺牲栅1029、1039以及硬掩模等)具有所需刻蚀选择性的材料，例如氮化物。
如上所述，各沟道层中可以有均两根纳米线(矩形图案的相对角部)分别用来形成第三、第四互连结构以及另外一根纳米线用来形成用于施加电源电压VDD的接触插塞。为降低电阻，可以对这些纳米线进行硅化处理。
例如，如图38(a)、38(b)、38(c)、38(d)和38(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II’的截面图)所示，可以在上述结构上形成光刻胶1053。可以将光刻胶1053构图为露出第三、第四互连结构所在的区域(图38(a)的俯视图中，下列最左侧的圆形部分以及上列最右侧的圆形部分)以及用于施加电源电压VDD的接触插塞所在的区域(图38(a)的俯视图中，下列最右侧的圆形部分)。可以使用光刻胶1053作为刻蚀掩模，(相对于占位层1051以及各沟道层和源/漏层)对牺牲栅1029、1039进行选择性刻蚀，以露出需要硅化的纳米线。
然后，如图39(a)、39(b)、39(c)和39(d)(分别是沿线AA′、线BB′、线CC′和线II′的截面图)所示，可以对露出的沟道层纳米线进行硅化处理，以形成硅化物1055。硅化处理可以如上所述进行。于是，可以形成第三、第四互连结构以及用于施加电源电压VDD的接触插塞。
具体地，如图39(a)所示，上下两层中最左侧的沟道层纳米线被转换为硅化物1055，它们形成第三互连结构，并连接到由源/漏层1011、1013(也已部分地或完全转换为硅化物)形成的第二互连结构。另外，上下两层中最右侧的沟道层纳米线被转换为硅化物1055，它们与源/漏层1007、1011、1013、1017(也已部分地或完全转换为硅化物)形成接触插塞，并(通过隔离辅助层1005)连接到接触层1003。另外，如图39(c)所示，上下两层中最右侧的沟道层纳米线被转换为硅化物1055，它们形成第四互连结构，并连接到由源/漏层1011、1013(也已部分地或完全转换为硅化物)形成的第一互连结构。
接下来，可以进行替代栅工艺。
例如，如图39(a)、39(b)、39(c)和39(d)所示，可以通过(相对于氧化铝层1019、占位层1051以及各沟道层和源/漏层或其中形成的硅化物)选择性刻蚀，去除牺牲栅1029、1039。于是，沟道层中的各纳米线的侧壁可以至少部分地外露。可以通过淀积例如原子层淀积(ALD)，在沟道层中各纳米线的侧壁上形成栅介质层1057。栅介质层1057可以大致共形的方式形成。栅介质层1057可以包括合适的电介质，如高k电介质例如HfO2，厚度为约0.5-4nm。
但是，由此在第三和第四互连结构的表面上也形成了栅介质层，而这会阻碍第三、第四互连结构与随后形成的栅电极层之间的电连接。为此，可以去除第三和第四互连结构(以及可选地用于施加电源电压VDD的接触插塞)的表面上栅介质层。如图40(a)、40(b)、40(c)、40(d)和40(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II′的截面图)所示，可以在上述结构上形成光刻胶1059。可以对光刻胶1059进行构图，以露出第三、第四互连结构(以及可选地用于施加电源电压VDD的接触插塞)所在的区域。可以使用光刻胶1059作为刻蚀掩模，(相对于占位层1051以及硅化物)对栅介质层1057进行选择性刻蚀，以去除其露出部分。之后，可以去除光刻胶1059。
然后，如图41(a)、41(b)、41(c)和41(d)(分别是沿线AA′、线BB′、线CC′和线II’的截面图)所示，可以通过淀积然后回蚀，在氧化铝层1019下方的空隙中形成栅电极层1061。例如，栅电极层1061可以包括功函数层和导电填充层。例如，对于p型晶体管，功函数层可以包括TiN、TiNa或它们的组合，厚度为约1-7nm；导电填充层可以包括W和/或Ti，厚度足以填满硬掩模下方的空隙。如图41(a)所示，第一组的p型上拉晶体管和n型下拉晶体管的栅电极可以通过第三互连结构而彼此电连接。类似地，如图41(c)所示，第二组的p型上拉晶体管和n型下拉晶体管的栅电极可以通过第四互连结构而彼此电连接。
为进一步提升性能，可以针对p型晶体管和n型晶体管分别形成不同的栅电极层，例如具有不同有效功函数的栅电极层。例如，以上形成的栅电极层1061特别是其中的功函数层可以是针对p型晶体管的。接下来，可以针对上层的n型晶体管来形成栅电极层。例如，可以去除在上层中形成的栅电极层1061，并另外形成针对n型晶体管的栅电极层。
为了避免对下层的栅电极层1061造成影响，可以遮蔽下层的栅电极层1061。例如，如图42(a)、42(b)、42(c)和42(d)(分别是沿线AA′、线BB′、线CC′和线II’的截面图)所示，可以通过淀积然后回蚀，在上述结构上形成遮蔽层1063。遮蔽层1063还可以起到电隔离的作用，因此可以包括(例如，相对于栅电极层1061)具有所需刻蚀选择性的电介质材料，例如氧化物。在回蚀之前，还可以对淀积的材料进行平坦化处理如CMP，CMP可以停止于占位层1031。为充分遮蔽下层而露出上层，回蚀后遮蔽层1063的顶面可以处于上下层之间的位置处，例如用于n型晶体管的第一源/漏层1013与用于p型晶体管的第二源/漏层1011之间的界面处或附近。另外，在回蚀过程中，氧化铝层1019也可以被去除。之后，可以通过选择性刻蚀，去除上层的栅电极层1061，并按照与形成栅电极层1061相同的方式，在上层形成针对n型晶体管的栅电极层1061′。例如，栅电极层1061’可以包括功函数层和导电填充层。例如，对于n型晶体管，功函数层可以包括TiN、TiNa、TiAlC或它们的组合，厚度为约1-7nm；导电填充层可以包括W和/或Ti，厚度足以填满硬掩模下方的空隙。
当前，上层的栅电极层1061’在上层的各沟道层纳米线(已有三根转化为硅化物)之间连续延伸，需要在下拉晶体管与通过门晶体管之间以及第一组的晶体管与第二组的晶体管之间进行隔离。例如，如图43(a)、43(b)、43(c)、43(d)和43(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II′的截面图)所示，可以在上述结构上形成光刻胶1065，并将光刻胶1065构图为露出需要隔离的区域。具体地，在图43(a)的俯视图中，在下列，可以露出下拉晶体管(左数第二、三根纳米线)与通过门晶体管(左数第四根纳米线)之间的区域；在上列，可以露出下拉晶体管(右数第二、三根纳米线)与通过门晶体管(右数第四根纳米线)之间的区域。另外，还可以露出两组(分别对应于上下两列)之间的区域。另外，在该示例中，栅电极还形成在用于施加电源电压VDD的接触插塞与接触插塞WL-1之间，因此还可以露出这两个接触插塞之间的区域。
然后，如图44(a)、44(b)、44(c)、44(d)和44(e)(分别是俯视图，沿线AA′的截面图，沿线BB′的截面图，沿线CC′的截面图，以及沿线II’的截面图)所示，可以使用光刻胶1065作为刻蚀掩模，向下刻蚀如RIE各层(例如，占位层1031、栅介质层1057和栅电极层1061’)，直至切断栅电极层1061’。当器件尺寸较小或者光刻胶1065中的开口较小时，在刻蚀栅电极层1061’时，可以进行各向同性刻蚀，通过底切来切断占位层1031下方的栅电极层1061′。
如图44(a)的俯视图所示，栅电极层1061’被分为：针对第一下拉晶体管的部分(图中左下部分)、针对第一通过门晶体管的部分(图中下列中间部分)、针对第二下拉晶体管的部分(图中右上部分)、针对第二通过门晶体管的部分(图中左上部分)。
至此，已基本完成了SRAM单元的制作。可以通过淀积然后平坦化如CMP(可以停止于占位层1031)，在衬底上的空隙中填充隔离层。该隔离层可以包括合适的电介质材料如氧化物，并因此可以与之前的遮蔽层1063一起被示出为隔离层1067。
在此，可以形成接触插塞WL-1和WL-2。
例如，如图45(a)、45(b)和45(c)(分别是俯视图，沿线AA′的截面图，以及沿线CC′的截面图)所示，可以在上述结构上形成光刻胶1069，并将光刻胶1069构图为露出接触插塞WL-1和WL-2所在的区域(矩形图案的相对角部)，如图中的开口OP1所示。
然后，如图46(a)、46(b)和46(c)(分别是俯视图，沿线AA′的截面图，以及沿线CC′的截面图)所示，可以通过开口OP1，向下刻蚀各层(例如，第二源/漏层1017，可能已经部分或全部转化为硅化物，以及栅介质层1057)，直至露出栅电极层1061’。这样，形成了到栅电极层1061’的接触孔。该接触孔由第二源/漏层1017中的相应纳米线限定，并因此自对准于栅电极层1061’。可以在接触孔中填充导电材料如金属例如W、Ru、Co或其组合，来形成接触插塞1071(即，接触插塞WL-1、WL-2)。
接下来，可以制作各种接触部。
例如，如图47(a)、47(b)和47(c)(分别是俯视图，沿线AA′的截面图，以及沿线CC′的截面图)所示，可以在上述结构上，通过淀积电介质材料如氧化物并平坦化如CMP，来形成隔离层。该隔离层可以与隔离层1067一起被示出为1073。在隔离层1073中，可以通过刻蚀形成接触孔，并在接触孔中填充导电材料来形成各种接触部1075。
如图47(b)所示，电源电压VDD可以通过相应的接触部1075施加到相应的接触插塞，并通过(隔离辅助层1005和)接触层1003而施加到第一上拉晶体管的源/漏区。字线WL可以通过相应的接触部1075以及接触插塞WL-1连接到第一通过门晶体管的栅电极，位线BL可以通过相应的接触部1075连接到第一通过门晶体管的源/漏区。地电压GND可以通过相应的接触部1075施加到第一下拉晶体管的各单位晶体管的源/漏区。第一下拉晶体管的各单位晶体管的栅电极通过第三互连结构电连接到第一上拉晶体管的栅电极。
如图47(c)所示，字线WL可以通过相应的接触部1075以及接触插塞WL-2连接到第二通过门晶体管的栅电极，互补位线/BL可以通过相应的接触部1075连接到第二通过门晶体管的源/漏区。地电压GND可以通过相应的接触部1075施加到第二下拉晶体管的各单位晶体管的源/漏区。第二下拉晶体管的各单位晶体管的栅电极通过第四互连结构电连接到第二上拉晶体管的栅电极。
根据本公开的另一实施例，同一下拉晶体管的各单位晶体管的上侧源/漏区可以连接在一起，以便于字线和/或位线的布局。
例如，如图48(a)、48(b)和48(c)(分别是俯视图，沿线AA′的截面图，以及沿线CC′的截面图)所示，在以上结合图44(a)、44(b)、44(c)、44(d)和44(e)所述在栅电极层1061′中形成电隔离之后，可以在得到的结构上形成光刻胶1069′，并可以将光刻胶1069′构图为露出各下拉晶体管的单位晶体管之间的区域，如图中的开口OP2所示。开口OP2的范围包括下拉晶体管的单位晶体管的部分源/漏区。可以使用光刻胶1069′作为刻蚀掩模，对各层(例如，占位层1031、隔离层1067和可能已部分或全部转换为硅化物的第二源/漏层1017)进行刻蚀，以便形成与开口OP2相对应的槽。刻蚀可以在到达栅堆叠之前停止。
之后，如图49(a)和49(b)(分别是沿线AA′和线CC′的截面图)所示，可以根据以上结合图45(a)、45(b)和45(c)以及图46(a)、46(b)和46(c)描述的工艺，形成接触插塞1071。在形成接触插塞1071时，在如上所述形成的槽中可以形成下拉晶体管各自的单位晶体管的源/漏区之间的互连1071′。
然后，如图50(a)、50(b)和50(c)(分别是俯视图，沿线AA′的截面图，以及沿线CC′的截面图)所示，可以根据以上结合图47(a)、47(b)和47(c)描述的工艺，形成接触部1075。由于下拉晶体管各自的单位晶体管的源/漏区之间通过互连1071’而彼此电连接，因此针对同一下拉晶体管的两个单位晶体管，可以只形成一个地接触部，而非上述实施例中那样形成两个地接触部。
接着，可以形成金属化叠层。
例如，如图51(a)、51(b)和51(c)(分别是俯视图，沿线AA′的截面图，以及沿线CC′的截面图)所示，可以在隔离层1073上，通过淀积电介质材料如氧化物并平坦化如CMP，来形成隔离层。该隔离层可以与隔离层1073一起被示出为1073′。在隔离层1073′中，可以形成第一金属层1077，包括分别连接到相应接触部的金属图案，例如用于字线的图案WL1、WL2，用于位线的图案BL1、BL2，用于地电压的图案GND，以及用于电源电压的图案VDD。如图51(a)中的俯视图所示，由于缩减了地接触部，因此位线图案BL1、BL2可以形成为直线，这对于构图是有利的。
然后，如图52(a)、52(b)和52(c)(分别是俯视图，沿线AA′的截面图，以及沿线CC′的截面图)所示，可以在隔离层1073’上，通过淀积电介质材料如氧化物并平坦化如CMP，来形成隔离层。该隔离层可以与隔离层1073′一起被示出为1073″。在隔离层1073″中，可以形成第二金属层1079，包括用于字线的图案WL1、WL2。如图52(a)中的俯视图所示，字线图案WL1、WL2可以形成为直线，这对于构图是有利的。
根据本公开实施例的SRAM单元可以应用于各种电子设备。例如，可以基于这样的SRAM单元形成存储器，并由此构建电子设备。因此，本公开还提供了一种包括上述SRAM单元的存储器及包括这种存储器的电子设备。电子设备还可以包括与存储器配合的处理器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
本公开还涉及以下方面。
1.一种制造静态随机存取存储(SRAM)单元的方法，包括：
在衬底上依次设置第一组的第一源/漏层、沟道层和第二源/漏层以及第二组的第一源/漏层、沟道层和第二源/漏层的叠层；
在所述叠层上形成硬掩模层，所述硬掩模层包括主体部分和主体部分之间的连接部分，其中，主体部分用于限定SRAM单元中包括的晶体管，连接部分用于限定SRAM单元中包括的互连结构，连接部分的线宽小于主体部分的线宽；
利用硬掩模层，在第二组的沟道层和第二源/漏层中限定SRAM单元中包括的晶体管中的下拉晶体管和通过门晶体管的有源区；
利用硬掩模层，在第二组的第一源/漏层和第一组的第二源/漏层中限定SRAM单元中包括的互连结构中的第一互连结构和第二互连结构；以及
利用硬掩模层，在第一组的沟道层和第一源/漏层中限定SRAM单元中包括的晶体管中的上拉晶体管的有源区。
2.根据第1方面所述的方法，其中，硬掩模层还包括另外的主体部分，用于限定互连结构中的第三互连结构和第四互连结构。
3.根据第1或2方面所述的方法，其中，硬掩模层还包括另外的主体部分，用于限定到通过门晶体管的栅电极的接触插塞。
4.根据前述任一方面所述的方法，其中，硬掩模层整体上呈现矩形或平行四边形形状。
5.根据前述任一方面所述的方法，其中，硬掩模层还包括另外的主体部分，用于限定用于向第一组的第一源/漏层施加供电电压的接触插塞。
6.根据前述任一方面所述的方法，其中，在第二组的沟道层中和第一组的沟道层中限定有源区时，去除不需要位置处的沟道层部分。
7.根据前述任一方面所述的方法，其中，在第二组的沟道层中限定有源区包括：
利用硬掩模层作为刻蚀掩模，依次选择性刻蚀第二组的第二源/漏层和沟道层；
对第二组的沟道层进行进一步选择性刻蚀，使得该沟道层分为与硬掩模层中的各主体部分相对应的分离部分；以及
基于硬掩模层，在该沟道层的各分离部分外周形成牺牲栅。
8.根据第7方面所述的方法，其中，在第二组的第二源/漏层中限定有源区包括：
对第二组的第二源/漏层进行进一步选择性刻蚀，使得该第二源/漏层分为与硬掩模层中的各主体部分相对应的分离部分；以及
基于硬掩模层，在该第二源漏层的各分离部分外周形成占位层。
9.根据第7或8方面所述的方法，其中，在第二组的第一源/漏层和第一组的第二源/漏层中限定第一互连结构和第二互连结构包括：
利用硬掩模层作为刻蚀掩模，依次选择性刻蚀第二组的第一源/漏层和第一组的第二源/漏层。
10.根据第7至9方面中任一方面所述的方法，其中，在第一组的沟道层中限定有源区包括：
利用硬掩模层作为刻蚀掩模，选择性刻蚀第一组的沟道层；
对该沟道层进行进一步选择性刻蚀，使得该沟道层分为与硬掩模层中的各主体部分相对应的分离部分。
11.根据第10方面所述的方法，还包括：
根据SRAM单元中上拉晶体管的布局，基于硬掩模层，在该沟道层的各分离部分的外周形成占位层；以及
基于硬掩模层，在该沟道层的各分离部分的外周形成牺牲栅。
12.根据第10方面所述的方法，其中，在第二组的第一源/漏层和第一组的第二源/漏层中限定第一互连结构和第二互连结构还包括：
在第二组的第一源/漏层和第一组的第二源/漏层中实现电隔离，使其分为与第一互连结构和第二互连结构相对应的彼此电隔离的部分。
13.根据第7至12方面中任一方面所述的方法，其中，在第一组的第一源/漏层中限定有源区包括：
利用硬掩模层作为刻蚀掩模，对该第一源/漏层进行选择性刻蚀；
对该第一源/漏层进行进一步选择性刻蚀，使得该第一源/漏层分为与硬掩模层中的各主体部分相对应的分离部分；以及
基于硬掩模层，在该第一源/漏层的各分离部分的外周形成占位层。
14.根据前述任一方面所述的方法，还包括：在衬底上设置隔离辅助层，其中所述叠层设置在隔离辅助层上，
其中，该方法还包括：
利用硬掩模层作为刻蚀掩模，对隔离辅助层进行选择性刻蚀；以及
去除第三、第四互连结构所在位置之处的隔离辅助层部分。
15.根据前述任一方面所述的方法，还包括：
去除占位层，对露出的源/漏层部分进行硅化处理。
16.根据前述任一方面所述的方法，还包括：
在第三、第四互连结构和用于向第一组的第一源/漏层施加供电电压的接触插塞的位置处局部去除牺牲栅，对露出的沟道层部分进行硅化处理。
17.根据前述任一方面所述的方法，还包括：
将牺牲栅替换为栅堆叠。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (17)

1.一种制造静态随机存取存储SRAM单元的方法，包括：
在衬底上依次设置第一组的第一源/漏层、沟道层和第二源/漏层以及第二组的第一源/漏层、沟道层和第二源/漏层的叠层；
在所述叠层上形成硬掩模层，所述硬掩模层包括主体部分和主体部分之间的连接部分，其中，主体部分用于限定SRAM单元中包括的晶体管，连接部分用于限定SRAM单元中包括的互连结构，连接部分的线宽小于主体部分的线宽；
利用硬掩模层，在第二组的沟道层和第二源/漏层中限定SRAM单元中包括的晶体管中的下拉晶体管和通过门晶体管的有源区；
利用硬掩模层，在第二组的第一源/漏层和第一组的第二源/漏层中限定SRAM单元中包括的互连结构中的第一互连结构和第二互连结构；以及
利用硬掩模层，在第一组的沟道层和第一源/漏层中限定SRAM单元中包括的晶体管中的上拉晶体管的有源区。
2.根据权利要求1所述的方法，其中，硬掩模层还包括另外的主体部分，用于限定互连结构中的第三互连结构和第四互连结构。
3.根据权利要求1或2所述的方法，其中，硬掩模层还包括另外的主体部分，用于限定到通过门晶体管的栅电极的接触插塞。
4.根据前述任一权利要求所述的方法，其中，硬掩模层整体上呈现矩形或平行四边形形状。
5.根据前述任一权利要求所述的方法，其中，硬掩模层还包括另外的主体部分，用于限定用于向第一组的第一源/漏层施加供电电压的接触插塞。
6.根据前述任一权利要求所述的方法，其中，在第二组的沟道层中和第一组的沟道层中限定有源区时，去除不需要位置处的沟道层部分。
7.根据前述任一权利要求所述的方法，其中，在第二组的沟道层中限定有源区包括：
利用硬掩模层作为刻蚀掩模，依次选择性刻蚀第二组的第二源/漏层和沟道层；
对第二组的沟道层进行进一步选择性刻蚀，使得该沟道层分为与硬掩模层中的各主体部分相对应的分离部分；以及
基于硬掩模层，在该沟道层的各分离部分外周形成牺牲栅。
8.根据权利要求7所述的方法，其中，在第二组的第二源/漏层中限定有源区包括：
对第二组的第二源/漏层进行进一步选择性刻蚀，使得该第二源/漏层分为与硬掩模层中的各主体部分相对应的分离部分；以及
基于硬掩模层，在该第二源漏层的各分离部分外周形成占位层。
9.根据权利要求7或8所述的方法，其中，在第二组的第一源/漏层和第一组的第二源/漏层中限定第一互连结构和第二互连结构包括：
利用硬掩模层作为刻蚀掩模，依次选择性刻蚀第二组的第一源/漏层和第一组的第二源/漏层。
10.根据权利要求7至9中任一项所述的方法，其中，在第一组的沟道层中限定有源区包括：
利用硬掩模层作为刻蚀掩模，选择性刻蚀第一组的沟道层；
对该沟道层进行进一步选择性刻蚀，使得该沟道层分为与硬掩模层中的各主体部分相对应的分离部分。
11.根据权利要求10所述的方法，还包括：
根据SRAM单元中上拉晶体管的布局，基于硬掩模层，在该沟道层的各分离部分的外周形成占位层；以及
基于硬掩模层，在该沟道层的各分离部分的外周形成牺牲栅。
12.根据权利要求10所述的方法，其中，在第二组的第一源/漏层和第一组的第二源/漏层中限定第一互连结构和第二互连结构还包括：
在第二组的第一源/漏层和第一组的第二源/漏层中实现电隔离，使其分为与第一互连结构和第二互连结构相对应的彼此电隔离的部分。
13.根据权利要求7至12中任一项所述的方法，其中，在第一组的第一源/漏层中限定有源区包括：
利用硬掩模层作为刻蚀掩模，对该第一源/漏层进行选择性刻蚀；
对该第一源/漏层进行进一步选择性刻蚀，使得该第一源/漏层分为与硬掩模层中的各主体部分相对应的分离部分；以及
基于硬掩模层，在该第一源/漏层的各分离部分的外周形成占位层。
14.根据前述任一权利要求所述的方法，还包括：在衬底上设置隔离辅助层，其中所述叠层设置在隔离辅助层上，
其中，该方法还包括：
利用硬掩模层作为刻蚀掩模，对隔离辅助层进行选择性刻蚀；以及
去除第三、第四互连结构所在位置之处的隔离辅助层部分。
15.根据前述任一权利要求所述的方法，还包括：
去除占位层，对露出的源/漏层部分进行硅化处理。
16.根据前述任一权利要求所述的方法，还包括：
在第三、第四互连结构和用于向第一组的第一源/漏层施加供电电压的接触插塞的位置处局部去除牺牲栅，对露出的沟道层部分进行硅化处理。
17.根据前述任一权利要求所述的方法，还包括：
将牺牲栅替换为栅堆叠。
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