CN103811051B - 一种分层存储器阵列及其工作方法 - Google Patents

Abstract

本发明公开了一种分层存储器阵列及其工作方法，包括：易失性静态随机访问存储器阵列层(包括多个静态随机访问存储单元)；多个非易失性存储器阵列层(包括非易失性存储器单元组成的阵列)；控制端组，其包括静态随机访问存储器和非易失性存储器的多个控制端；每个易失性静态随机访问存储器的控制端控制着多个易失性静态随机访问存储器单元，每个非易失性存储器的控制端控制着多个非易失性存储器单元；非易失性存储器阵列层中的每一个非易失性存储器单元均与易失性静态随机访问存储器阵列层中的一个静态随机访问存储单元连接。工作方法包括写入、读出和读出数据有效性判断操作。本发明可断电保存数据、提高数据恢复速度，并且减小芯片面积。

Description

一种分层存储器阵列及其工作方法

技术领域

本发明属于存储器设计制造领域，涉及一种存储器阵列，尤其涉及一种分层存储器阵列及其工作方法。

背景技术

现有技术中，常见的片上系统芯片的数据存储区不具有掉电可恢复性，比如静态随机访问存储器单元（SRAM）。在掉电后，存储在静态随机访问存储器单元的数据完全丢失，不可恢复。为了保持数据不被丢失，数据存储区需要在任何低功耗模式下一直保持通电的状态，这样就使系统功耗加大。特别是随着制造工艺尺寸越来越小，比如在深亚微米级40nm，28nm，15nm，甚至尺寸更小的时候，SRAM的静态漏电功耗逐渐增大，甚至超过其动态功耗。此外，对于传统的这种存储单元，比如SRAM存储1位的数据需要6个晶体管，面积为120F²，占用了很多片上系统芯片的空间。

现有技术中，常见的片上系统芯片的非易失性程序存储区具有掉电可恢复性，掉电后，存储的数据保存在非易失性材料中，解决了掉电数据丢失的问题，其优点包括：面积小，静态漏电小且具有非易失性。缺点包括：读写速度慢。

发明内容

有鉴于此，本发明提出了一种分层非易失性静态随机访问存储器阵列及工作方法，克服了现有技术SRAM中静态漏电功耗过大、大量占用芯片面积以及嵌入式非易失性存储器访问速度慢等缺陷。

为达到上述目的，具体技术方案如下：

一方面，提供了一种分层存储器阵列，包括：

易失性静态随机访问存储器阵列层（0），包括由若干静态随机访问存储单元（11）组成的阵列，用于在上电的情况下锁存静态随机访问存储单元的值；

L层非易失性存储器阵列层（1至L），每一层所述非易失性存储器阵列层中包括由若干非易失性存储器单元（21）组成的阵列，实现保存所述静态随机访问存储单元（11）中的数据；

控制端组，包括易失性控制端组（WLs.1至WLs.m）和非易失性控制端组（WLnv.1.L至WLnv.m.L）；所述易失性控制端组（WLs.1至WLs.m）与静态随机访问存储单元（11）相连，用于实现控制易失性静态随机访问存储器的读写操作；所述非易失性控制端组（WLnv.1.L至WLnv.m.L）与非易失性存储器单元（21）相连，用于实现控制调节所述非易失性存储器阵列层（1至L）保存或恢复所述易失性静态随机访问存储器阵列层（0）的数据；

所述非易失性存储器阵列层（1至L）中的每一个非易失性存储器单元（21）均与所述易失性静态随机访问存储器阵列层（0）中的一个静态随机访问存储单元（11）连接；

所述非易失性存储器阵列层（1至L）中的每一个非易失性存储器单元（21）均与所述非易失性控制端组（WLnv.1.L至WLnv.m.L）中的一个控制端连接；

所述易失性静态随机访问存储器阵列层（0）中的每一个易失性静态随机访问存储单元（11）均与所述易失性控制端组（WLs.1至WLs.m）中的一个控制端连接。

优选的，所述静态随机访问存储器单元（11）包括第一晶体管（N3）、第二晶体管（P0）、第三晶体管（N0）、第四晶体管（P1）、第五晶体管（N1）、第六晶体管（N4）、位线（BL）与反位_线 控制线、电源线（100）和地线（101）；所述第一晶体管（N3）的源极与所述位线（BL）连接，所述第一、第六晶体管（N3、N4）的栅极与所述控制线连接；所述第一、第二、第三晶体管（N3、P0、N0）的漏极与所述第四、第五晶体管（P1、N1）的栅极连接；所述第二、第四晶体管（P0、P1）的源极与所述电源线（100）连接；所述第二、第三晶体管（P0、N0）栅极与所述第四、第五、第六晶体管（P1、N1、N4）的漏极连接；所述第三、第五晶体管（N0、N1）的源级与所述地线（101）连接，所述第六晶体管（N4）的源级与所述反位线连接。

优选的，所述非易失性存储器单元（21）包括第一电阻（211）、第二电阻（212）、第一晶体管（213）、第二晶体管（214）、非易失性位线（215）与非易失性反位线（216）；所述第一电阻（211）的一端与所述静态随机访问存储单元（11）的一端连接；所述第一电阻（211）的另一端与所述第一晶体管（213）的源极连接；所述第一晶体管（213）的栅极与所述控制端（WLnv.m）连接；所述第一晶体管（213）的漏极与所述非易失性位线（215）连接；所述第二电阻（212）的一端与所述静态随机访问存储单元（11）的另一端连接；所述第二电阻（212）的另一端与所述第二晶体管（214）的源极连接；所述第二晶体管（214）的栅极与所述控制端（WLnv.m）连接；所述第二晶体管（214）的漏极与所述非易失性反位线（216）连接。

另一方面，还提供了一种分层存储器阵列的工作方法，包括写入操作与读出操作。

优选的，所述写入操作包括：

步骤A1：将所述易失性静态随机访问存储器阵列层（0）中的所述易失性控制端组（WLs.1至WLs.m）中的n个控制端接高电平(m+1>n>0)；

步骤A2：所述非易失性存储器阵列层（1至L）中的某一层上相应的所述非易失性控制端组（WLnv.1.L至WLnv.m.L）中的n个控制端接高电平；

步骤A3：将与步骤A2中所述n个控制端连接的所述非易失性存储器单元（21）的非易失性位线（215）与非易失性反位线（216）均接地，调节步骤A2中所述n个控制端的电压大小，所在行的所述非易失性存储器单元（21）的第一电阻（211）或第二电阻（212）中形成编程电流，所述第一电阻（211）或第二电阻（212）被置为低阻态或高阻态；

步骤A4：将所述非易失性位线（215）与非易失性反位线（216）置为高电平，调节步骤A2中所述n个控制端的电压大小，所在行的所述非易失性存储器单元（21）的所述第一电阻（211）或第二电阻（212）中形成编程电流，所述第一电阻（211）或第二电阻（212）被置为高阻态或低阻态；与所述非易失性存储器单元（21）连接的所述易失性静态随机访问存储器阵列层（0）中的所述静态随机访问存储单元（11）的两个相反值的数据被分别保存至所述第一电阻（211）和第二电阻（212）中；

步骤A5：将步骤A2中所述n个控制端置为低电平。

优选的，所述读出操作包括：

步骤B1：对所述非易失性存储器单元（21）的所述非易失性位线（215）与非易失性反位线（216）预充电，将与所述非易失性存储器单元（21）相连的控制端置为高电平；

步骤B2：电流分别经过所述第一电阻（211）与第二电阻（212）流向所述静态随机访问存储单元（11）的两端，所述静态随机访问存储单元（11）的两端的数据依据所述第一电阻（211）与第二电阻（212）的低阻态或高阻态被分别恢复为高电平数据“1”或者低电平数据“0”；

步骤B3：将与所述非易失性存储器单元（21）相连的控制端置为低电平，将于所述易失性静态随机访问存储器单元（11）相连的控制端置为高电平，恢复所述静态随机访问存储器单元（11）中的数据。

优选的，还包括读出数据有效性判断操作。

优选的，所述读出数据有效性判断操作包括：

步骤C1：分别记录第n层对同一地址上内容相邻两次先写后读操作时间，计算得到两者间隔△T(L+1>n>0)；

步骤C2：若△T大于非易失性存储器的数据保持时间，则进入步骤C3，否则，把非易失性存储器上的数据恢复到静态随机访问存储器中；

步骤C3：终止读操作。

相对于现有技术，本发明的技术方案克服了现有技术SRAM中静态漏电功耗过大、大量占用芯片面积以及嵌入式非易失性存储器访问速度慢等缺陷。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明中的分层非易失性静态随机访问存储器阵列的三维立体结构示意图；

图2为本发明中的分层非易失性静态随机访问存储器阵列的每层存储区域上同一根控制线组成的垂直方向结构示意图；

图3为本发明中的分层非易失性静态随机访问存储器阵列的每层存储区域同一根控制线组成的垂直方向实际电路图；

图4为本发明中静态随机访问存储单元与相变存储器单元的连接示意图；

图5为本发明中写入操作的流程图；

图6为本发明中读出操作的流程图；

图7为本发明中数据恢复判断操作的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

以下将结合附图对本发明的实施例做具体阐释。

如图1所示，其为本发明中的分层非易失性静态随机访问存储器阵列的三维立体结构示意图。图1中0为易失性静态随机访问存储器阵列层，1、2至L为非易失性存储器阵列层。

所述易失性静态随机访问存储器阵列层0包含M条控制线（WLs.1、WLs.2至WLs.m）和N条位线（BLs.1、BLs2.至BLs.n）和N条反位线至其中模块11为静态随机访问存储器的基本单元，其WLs端与相应的M条控制线中的某一条相连，其BLs与端分别与相应的N条位线与反位线中的某一条位线与反位线相连。至此组成了一个由M*N个静态随机访问存储器单元组成的静态随机访问存储器阵列层。

所述非易失性存储器阵列层1至L均包含M条控制线（WLnv.1、WLnv.2至WLnv.m）；其中1至L层中的任意一层上的模块21代表为非易失性存储器基本单元，其WLnv端与其共层上的相应的M条控制线中的某一条相连，其BLnv与端分别与其它所有层上的同一根控制线下同一位置的非易失性存储单元的BLnv与或是易失性静态随机访问存储器单元的BL.s与端上下相连。至此组成了一个由M*N个非易失性存储器单元组成的L层非易失性存储器阵列层。

在垂直方向上，每个层上同一控制线上的每个基本单元的BLs与端（静态随机访问存储器阵列层）或BLnv与端（非易失性存储器阵列层）上下分别互连，在垂直方向上组成了一个由N个静态随机访问存储器单元和N*L个非易失性存储器单元组成的分层非易失性静随机访问存储器阵列的垂直层，垂直方向上的位线与反位线为BLm.n和其中m代表每个水平面上的第M根控制线，n代表静态随机访问存储器阵列层上的第N条位线或反位线。最终，第0层静态随机访问存储器阵列层和L层非易失性存储器层上下通过BL1.1至BLm.n和至相连，组成了一个由M*N个静态随机访问存储器单元和M*N*L个非易失性存储器单元组成的分层非易失性静态随机访问存储器阵列。

如图2所示，其为本发明中的分层非易失性静态随机访问存储器阵列的每层存储区域上同一根控制线组成的垂直方向结构示意图。展示了图1中垂直方向上的一个分层非易失性静态随机访问存储器阵列垂直层。0为连接在第一根控制线上的易失性静态随机访问存储器阵列层，1、2至L为连接在每层第一根控制线上的分层非易失性存储器阵列层，每一个静态随机访问存储单元11通过一组纵向的BLl.n和连接L个非易失性相变存储单元21。组成了由N个静态随机访问存储单元和N*L个非易失性存储单元在垂直方向上的分层非易失性静态随机访问存储器阵列。

如图3所示，其为本发明中的分层非易失性静态随机访问存储器阵列的每层存储区域上同一根控制线组成的垂直方向实际电路图（以相变存储器为例）。本发明中的分层非易失性静态随机访问存储器阵列垂直层包括：易失性静态随机访问存储器阵列1，其包括多个静态随机访问存储单元11（由6个晶体管N3、N4、P0、P1、N0、N1组成），用于在上电的情况下锁存静态随机访问存储器的值；非易失性相变存储器阵列2，其包括由相变存储器单元21（由2个相变电阻Rn（2n-1）和Rn.2n以及两个晶体管Nn.(2n-1)和Nn.2n组成）组成的阵列，实现保存静态随机访问存储单元11中的数据；控制端组3，分别实现控制易失性静态随机访问存储器的读写操作和调节非易失性相变存储器阵列2保存或恢复易失性静态随机访问存储器阵列1的数据。

如图4所示，其为本发明中静态随机访问存储单元11与相变存储器单元21的连接示意图。所述静态随机访问存储单元11的第一晶体管N3的源极与所述位线BL连接，所述第一、第六晶体管N3、N4的栅极与所述控制线WLs.m连接；所述第一、第二、第三晶体管N3、P0、N0的漏极与所述第四、第五晶体管P1、N1的栅极连接；所述第二、第四晶体管P0、P1的源极与所述电源线100连接；所述第二、第三晶体管P0、N0栅极与所述第四、第五、第六晶体管P1、N1、N4的漏极连接；所述第三、第五晶体管N0、N1的源级与所述地线101连接，所述第六晶体管N4的源级与所述反位线连接；所述相变存储器单元21的第一电阻211的一端连接着静态随机访问存储单元11的BL端，第一电阻211的另一端和第一晶体管213的源极相连，第一晶体管213的栅极被控制端WLnv.m控制，漏极和位线QW相连。静态随机访问存储单元11的另一端连接着第二电阻212的一端，第二电阻212的另一端和第二晶体管214的源极相连，第二晶体管214的栅极被WLnv.m控制，漏极和QBW相连。其中第一电阻211和第二电阻212都是用锗锑碲（GST）材料来做的，GST材料有个特性就是写进去的值会被保存，即使在掉电的情况也不会改变。比如存储数据时，QW和QBW接地，当BL的值为1时，为0，WLnv.m变为高电平，第一晶体管213和第二晶体管214同时被打开，会有电流流过第一电阻211然后流到QW。通过控制WLnv.m的电压大小，可以控制流过第一电阻211的电流脉冲波形。假设低阻态为1，由于相变材料的特性，第一电阻211会被合适编程电流置成低阻态。由于为0，第二电阻212上没有编程电流，保持不变。QBW和QW同时接高电平，WLnv.m仍为高电平，在相变材料的第二电阻212上也会形成编程电流，此电流与第一电阻211上的编程电流反向，第二电阻212被置成高阻态。同样如果假设高阻态为1，则第一电阻211会被合适编程电流置成高阻态，第二电阻212被置成低阻态，这样数据就被保存下来。数据恢复时，先对QBW和QW进行预充电达到一定电位，然后WLnv.m变成高电平，第一晶体管213和第二晶体管214同时被打开，假设电流从低阻态的第一电阻211流向BL端，从而BL恢复为1。而对于QBW的高阻态，很少电流可以渗透到因此会被恢复为0，通过双稳态结构，BL和分别被重新写成1和0。恢复后把WLnv.m置为0，关闭第一晶体管213和第二晶体管214，这样易失性静态随机访问存储器此前的状态就被恢复了，之后易失性静态随机访问存储器进入正常的逻辑功能操作，从而达到了掉电后静态随机存储器依然保存数据的效果。

本发明分层非易失性静态随机访问存储器阵列的工作方法包括写入操作、读出操作，进一步包括数据恢复判断操作。如图1中第0层静态随机访问存储器层上的基本单元11的读写访问与传统的一致，第1至第L层非易失性存储器层上的基本单元21的读写操作如下所述。

写入操作的实施流程如图5所示，先将静态随机访问存储器层上的控制端组中的n（n>0）个控制端调节至高电平；再将某非易失性存储器层上的控制端组中相应的n（n>0）个控制端调节至高电平；然后将非易失性存储单元的位线与反位线都接地调节其控制端的电压大小使第一电阻和或第二电阻被置为低阻态或高阻态；接着将非易失性存储单元的位线与反位线都接高电平调节其控制端的电压大小使第一电阻和或第二电阻被置为高阻态或低阻态；最后将非易失性存储单元控制端接低电平。（假设低阻态为1，高阻态为0；BL为“1”，为“0”;如图3所示，以把第0层第1行SRAM的数据写到第L层第1行相变存储器为例）如需要把当前易失性静态随机访问存储器单元中的值保存到分层非易失性静态随机访问存储器阵列的存储单元中。此时接受到写入信号后，首先，将所述静态随机访问存储器阵列中的第1行的控制端WLs.1接高电平，再把第L层的第1行的控制端WLnv.1.L变为高电平选择第L层第1行所有的相变存储器单元21，第L层的第1行所有的位线（QW1至QWn）和反位线（QBW至QBWn）均接地，易失性静态随机访问存储器阵列1中的所有静态随机访问存储单元11的一端（BL1到BLn）变为1，另一端到为0，因为WLnv.1.L为高电平，所以第L层第1行上所有的相变存储器单元21的所有晶体管（N1.（2n-1）和N1.2n至Nn.(2n-1)和Nn.2n）同时被打开，会有电流从所有的位线（BLl.1至BLl.n）流过相应的电阻（R1.（2n-1）至Rn.（2n-1））然后流到对应的QW上。通过控制WLnv.1.L的电压大小，使所有R1.（2n-1）至Rn.（2n-1）被编程电流置成低阻态。然后，所有的QBW和QW同时接高电平，WLnv.1.L仍为高电平，所有和连接的电阻上也会形成编程电流，且R1.2n至Rn.2n被置成高阻态，这样数据就被保存在第L层的第1行相变存储器单元21中。然后，WLnv.1.L变成低电平使第L层的第1行上的所有相变存储单元不可操作。

读出操作的实施流程如图6所示，先对非易失性存储器单元的位线和反位线预充电；将某非易失性存储器层上的控制端组中的n（n>0）个控制端调节至高电平；静态随机存储器单元两端的数据依据相变存储器的第一第二电阻的低阻态或高阻态被分别恢复为“1”或“0”；最后将非易失性存储器储器控制端置为低电平，将静态随机访问存储器层上的控制端组中相应的n（n>0）个控制端调节至高电平恢复静态随机访问存储器中的数据。（假设需要恢复的数据为1，低阻态为1;如图3所示，以把第L层第1行相变存储器数据读出为例）本发明中分层非易失性静态随机访问存储器阵列上接受到读出信号，数据恢复时，先对第L层第1行上的QBW和QW进行预充电达到一定电位，然后WLnv.1.L变成高电平，和WLnv.1.L连接的所有晶体管同时被打开，电流从和BL连接的低阻态电阻R1（2n-1）至Rn（2n-1）上流过，流向所有的BL端，从而BL恢复为1。而对于QBW的高阻态，很少电流可以渗透到因此所有的会被恢复为0，通过双稳态结构，BL和分别被重新写成1和0。恢复后把WLnv.1.L置为0，关闭所有和该WLnv.1.L链接的晶体管。从BL，上把数据送到静态随机访问存储器阵列的第一行静态随机访问存储单元中。

读出操作时，对于一般的CPU系统，每个时钟周期只恢复一个静态随机访问存储单元的数据，数据的大小取决于系统的设计。比如ARM32位系统，读出操作时，读出32位的数据放入到一组静态随机访问存储器阵列的一个静态随机访问存储单元中。假如非易失性相变存储器存储数据大小为96位，被保存到3个32位中。在读出时，系统需要读3次才能把数据完全读出。在本发明中，当进行读出操作时，当WLnv.1.L为1时，所有和该WLnv.1.L相连的相变存储单元上的数据一起被读出。也就是说，在本发明中，不管写入数据有多大，数据被恢复时，所有的数据可以一次被读出，且恢复的速度可以达到只需一个时钟周期。

本发明中相变存储单元的材料是锗，锑和碲（GST），由于GST材料的特性，编程(写)的速度相对于读操作来说很慢，所以在数据被保存到相变存储单元中时，速度会相对较慢。如果对一个运行速度要求很高的CPU系统来说，写速度要非常快，在本发明中可以把相变存储单元中写速度慢的GST组份换成写速度快的组份，比如改变GST的组分，降低G的含量，增大T的含量，编程速度得到了提升，可以达到和动态随机访问存储器（DRAM）一样的写速度，但这样的GST材料组份构成的相变存储器数据保持性变差，有可能会造成数据丢失。因此在读出操作时，首先要进行一次数据有效性的判断。假设GST数据保持时间为t1、第一层非易失性相变存储器单元写入时间为Ti1、下一次操作为读操作，且读出操作的时间为To1，如果To1减Ti1的时间大于t1，存储单元中的数据因为丢失而不能恢复正确的数据到SRAM中。同样的，假设第二层非易失性相变存储器单元写入时间为Ti2、下一次操作为读操作，且读出操作的时间为To2，如果To2减Ti2的时间大于t1，存储单元中的数据因为丢失而不能恢复正确的数据到SRAM中。以此类推，假设第L层非易失性相变存储器单元写入时间为Til、下一次操作为读操作，且读出操作的时间为Tol，如果Tol减Til的时间大于t1，存储单元中的数据因为丢失而不能恢复正确的数据到SRAM中。对于这种情况，本发明中设计了一套方案用来检测数据是否丢失。流程如图7所示，某一层在写入操作时，系统会记录当前时间Ti，若某层下一次操作为读操作时，系统会分别记录当前时间To。分别把同一层的写入读出时间相减得到△T，然后把△T与GST的数据保持时间t1做对比，△T大于GST的数据保持时间t1的话，说明该层之前保存在相变存储单元中的数据丢失，不能恢复，系统会终止恢复，且标识本层非易失性静态存储器阵列中的所有保存值失效。若△T小于GST的数据保持时间t1的话，则该层都可正常执行，且恢复数据。

以上对本发明的具体实施例进行了详细描述，但其只作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对该实用进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims (8)

1.一种分层存储器阵列，其特征在于，包括：

易失性静态随机访问存储器阵列层（0），包括由若干静态随机访问存储单元（11）组成的阵列，用于在上电的情况下锁存静态随机访问存储单元的值；

L层非易失性存储器阵列层（1至L），每一层所述非易失性存储器阵列层中包括由若干非易失性存储器单元（21）组成的阵列，实现保存所述静态随机访问存储单元（11）中的数据；

控制端组，包括易失性控制端组（WLs.1至WLs.m）和非易失性控制端组（WLnv.1.L至WLnv.m.L）；所述易失性控制端组（WLs.1至WLs.m）与静态随机访问存储单元（11）相连，用于实现控制易失性静态随机访问存储器的读写操作；所述非易失性控制端组（WLnv.1.L至WLnv.m.L）与非易失性存储器单元（21）相连，用于实现控制调节所述非易失性存储器阵列层（1至L）保存或恢复所述易失性静态随机访问存储器阵列层（0）的数据；

所述非易失性存储器阵列层（1至L）中的每一个非易失性存储器单元（21）均与所述易失性静态随机访问存储器阵列层（0）中的一个静态随机访问存储单元（11）连接；

所述非易失性存储器阵列层（1至L）中的每一个非易失性存储器单元（21）均与所述非易失性控制端组（WLnv.1.L至WLnv.m.L）中的一个控制端连接；

所述易失性静态随机访问存储器阵列层（0）中的每一个易失性静态随机访问存储单元（11）均与所述易失性控制端组（WLs.1至WLs.m）中的一个控制端连接。

2.如权利要求1所述分层存储器阵列，其特征在于，所述静态随机访问存储器单元（11）包括第一晶体管（N3）、第二晶体管（P0）、第三晶体管（N0）、第四晶体管（P1）、第五晶体管（N1）、第六晶体管（N4）、位线（BL）与反位线（）、控制线、电源线（100）和地线（101）；所述第一晶体管（N3）的源极与所述位线（BL）连接，所述第一、第六晶体管（N3、N4）的栅极与所述控制线连接；所述第一、第二、第三晶体管（N3、P0、N0）的漏极与所述第四、第五晶体管（P1、N1）的栅极连接；所述第二、第四晶体管（P0、P1）的源极与所述电源线（100）连接；所述第二、第三晶体管（P0、N0）栅极与所述第四、第五、第六晶体管（P1、N1、N4）的漏极连接；所述第三、第五晶体管（N0、N1）的源级与所述地线（101）连接，所述第六晶体管（N4）的源级与所述反位线（）连接。

3.如权利要求1所述分层存储器阵列，其特征在于，所述非易失性存储器单元（21）包括第一电阻（211）、第二电阻（212）、第一晶体管（213）、第二晶体管（214）、非易失性位线（215）与非易失性反位线（216）；所述第一电阻（211）的一端与所述静态随机访问存储单元（11）的一端连接；所述第一电阻（211）的另一端与所述第一晶体管（213）的源极连接；所述第一晶体管（213）的栅极与所述控制端（WLnv.m）连接；所述第一晶体管（213）的漏极与所述非易失性位线（215）连接；所述第二电阻（212）的一端与所述静态随机访问存储单元（11）的另一端连接；所述第二电阻（212）的另一端与所述第二晶体管（214）的源极连接；所述第二晶体管（214）的栅极与所述控制端（WLnv.m）连接；所述第二晶体管（214）的漏极与所述非易失性反位线（216）连接。

4.一种如权利要求3所述的分层存储器阵列的工作方法，其特征在于，包括对所述分层存储器阵列的写入操作与读出操作。

5.如权利要求4所述的分层存储器阵列的工作方法，其特征在于，所述写入操作包括：

步骤A1：将所述易失性静态随机访问存储器阵列层（0）中的所述易失性控制端组（WLs.1至WLs.m）中的n个控制端接高电平(m+1>n>0)；

步骤A2：所述非易失性存储器阵列层（1至L）中的某一层上相应的所述非易失性控制端组（WLnv.1.L至WLnv.m.L）中的n个控制端接高电平；

步骤A3：将与步骤A2中所述n个控制端连接的所述非易失性存储器单元（21）的非易失性位线（215）与非易失性反位线（216）均接地，调节步骤A2中所述n个控制端的电压大小，所在行的所述非易失性存储器单元（21）的第一电阻（211）或第二电阻（212）中形成编程电流，所述第一电阻（211）或第二电阻（212）被置为低阻态或高阻态；

步骤A4：将所述非易失性位线（215）与非易失性反位线（216）置为高电平，调节步骤A2中所述n个控制端的电压大小，所在行的所述非易失性存储器单元（21）的所述第一电阻（211）或第二电阻（212）中形成编程电流，所述第一电阻（211）或第二电阻（212）被置为高阻态或低阻态；与所述非易失性存储器单元（21）连接的所述易失性静态随机访问存储器阵列层（0）中的所述静态随机访问存储单元（11）的两个相反值的数据被分别保存至所述第一电阻（211）和第二电阻（212）中；

步骤A5：将步骤A2中所述n个控制端置为低电平。

6.如权利要求4所述的分层存储器阵列的工作方法，其特征在于，所述读出操作包括：

步骤B1：对所述非易失性存储器单元（21）的所述非易失性位线（215）与非易失性反位线（216）预充电，将与所述非易失性存储器单元（21）相连的控制端置为高电平；

步骤B2：电流分别经过所述第一电阻（211）与第二电阻（212）流向所述静态随机访问存储单元（11）的两端，所述静态随机访问存储单元（11）的两端的数据依据所述第一电阻（211）与第二电阻（212）的低阻态或高阻态被分别恢复为高电平数据“1”或者低电平数据“0”；

步骤B3：将与所述非易失性存储器单元（21）相连的控制端置为低电平，将于所述易失性静态随机访问存储器单元（11）相连的控制端置为高电平，恢复所述静态随机访问存储器单元（11）中的数据。

7.如权利要求4所述的分层存储器阵列的工作方法，其特征在于，还包括读出数据有效性判断操作。

8.如权利要求7所述的分层存储器阵列的工作方法，其特征在于，所述读出数据有效性判断操作包括：

步骤C1：分别记录第n层对同一地址上内容相邻两次先写后读操作时间，计算得到两者间隔△T(L+1>n>0)；

步骤C2：若△T大于非易失性存储器的数据保持时间，则进入步骤C3，否则，把非易失性存储器上的数据恢复到静态随机访问存储器中；

步骤C3：终止读操作。