CN102394107A

CN102394107A - 一种位级非易失性静态随机存取存储器及其实现方法

Info

Publication number: CN102394107A
Application number: CN2011103315423A
Authority: CN
Inventors: 亢勇; 陈邦明
Original assignee: Shanghai Xinchu Integrated Circuit Co Ltd
Current assignee: Shanghai Xinchu Integrated Circuit Co Ltd
Priority date: 2011-10-27
Filing date: 2011-10-27
Publication date: 2012-03-28
Anticipated expiration: 2031-10-27
Also published as: CN102394107B

Abstract

本发明公开了一种位级非易失性静态随机存取存储器，包括非易失性静态存储单元阵列、字线译码器、位线译码器、预充电电路、多路选择器、读电路与写电路；所述非易失性静态存储单元阵列通过通常读写字线、存储和恢复控制字线与所述字线译码器连接，所述非易失性静态存储单元阵列通过位线、反位线与所述位线译码器、预充电电路连接；所述多路选择器通过数据总线与所述位线译码器连接，所述读电路、写电路分别与所述多路选择器连接；所述非易失性静态存储单元阵列包括非易失性静态存储单元。本发明位级非易失性静态随机存取存储器具有位级存储和恢复数据的能力，控制电路简单且使系统掉电后恢复时间大大缩短。

Description

一种位级非易失性静态随机存取存储器及其实现方法

技术领域

本发明涉及一种静态存储器，尤其是涉及一种位级非易失性静态随机存取存储器及其实现方法。

背景技术

存储器是半导体产业的重要组成部分，近几年来随着消费电子市场的快速增长，存储器的市场越来越大。目前，市场上主流的存储器包括静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）和闪存（FLASH）等，这些存储器在各个方面起着重要的作用。

众所周知，在非易失性存储器领域，市场热度节节攀升。近日，静态随机存取存储器（SRAM）家族又增加了新的成员非易失性SRAM（ Non-volatile SRAM）兼具SRAM和FLASH的优点,主要用于掉电时保存不能丢失的重要的数据,应用领域广泛。例如网络通讯类有路由器,高端交换机,防火墙等;打印设备类有打印机,传真机,扫描仪等；工业控制类有工控板,铁路信号控制系统,高压电继电器等；汽车电子类有行驶记录仪等。

现有的非易失性静态随机存取存储器（NVSRAM）主要采用Flash/EEPROM+SRAM的方式来实现。NVSRAM不仅仅是提供了一个快速的SRAM（快速地读写操作），而且还包含了一个电可擦可编程只读存储器（EEPROM:Electrically Erasable Programmable Read-Only Memory）或Flash，同样容量的SRAM会配置同样容量的EEPROM或Flash，但大多数产品都不是位级实现的。NVSRAM同时包括了复杂的逻辑控制电路，提供给用户便利的功能，并使他们得到安全的数据保护。

在系统下电或者上电时，自动开始存储（STORE）或者恢复（RECALL）操作。也可以通过软件或者硬件信号，由用户控制开始存储或者恢复操作。一旦存储和恢复周期开始后，SRAM的进一步输入输出便被禁止，直至周期结束，片上的存储和恢复控制单元控制数据在SRAM与EEPROM/Flash之间转移在任何时间，几毫秒之内SRAM中的数据就可以被存储于EEPROM/Flash中，数据可以写进EEPROM/Flash中至少10万次，从EEPROM/Flash中读出数据至SRAM中的次数是没有限制的，NVSRAM保证数据从上一次保存周期结束后可以至少保存十年以上，它保证在芯片调换时或者未来电压突然中断时，数据不会丢失。

本发明克服了现有技术中NVSRAM无法通过位级实现的缺陷，提出了一种位级非易失性静态随机存取存储器及其实现方法。与传统的SRAM阵列与EEPROM/FLASH存储阵列分离的NVSRAM相比，本发明的位级非易失性静态随机存取存储器具有位级存储和恢复数据的能力，控制电路简单且数据可瞬间恢复使系统掉电后恢复时间大大缩短。

发明内容

本发明公开了一种位级非易失性静态随机存取存储器，包括非易失性静态存储单元阵列、字线译码器、位线译码器、预充电电路、多路选择器、读电路与写电路；所述非易失性静态存储单元阵列通过通常读写字线、存储和恢复控制字线与所述字线译码器连接，所述非易失性静态存储单元阵列通过位线、反位线与所述位线译码器、预充电电路连接；所述多路选择器通过数据总线与所述位线译码器连接，所述读电路、写电路分别与所述多路选择器连接；所述非易失性静态存储单元阵列包括非易失性静态存储单元。

其中，所述非易失性静态存储单元包括静态存储单元和两个相变存储单元，所述静态存储单元分别与所述相变存储单元串联连接。

其中，所述静态存储单元包括两个PMOS晶体管、四个NMOS晶体管；所述一个PMOS晶体管的源极与电源连接，所述PMOS晶体管的栅极与所述第二个PMOS晶体管的漏极连接，所述第一个PMOS晶体管的漏极与所述第二个PMOS晶体管的栅极连接；所述第二个PMOS晶体管的源极与电源连接，所述PMOS晶体管的栅极与所述第一个PMOS晶体管的漏极连接，所述第二个PMOS晶体管的漏极与所述第一个PMOS晶体管的栅极连接；所述第一个NMOS晶体管的漏极与所述第一个PMOS晶体管的漏极连接，所述第一个NMOS晶体管的栅极与所述第二个PMOS晶体管的漏极连接，所述第一个NMOS晶体管的源极接地；所述第二个NMOS晶体管的漏极与所述第二个PMOS晶体管的漏极连接，所述第二个NMOS晶体管的栅极与所述第一个PMOS晶体管的漏极连接，所述第二个NMOS晶体管的源极接地；所述第三个NMOS晶体管的源极与所述第一个PMOS晶体管的漏极连接，漏极与所述位线连接，栅极与所述通常读写字线连接。所述第四个NMOS晶体管的源极与所述第二个PMOS晶体管的漏极连接，漏极与所述反位线连接，栅极通过所述通常读写字线与所述字线译码器连接。

其中，所述相变存储单元包括两个相变电阻、两个NMOS晶体管；

所述一个相变电阻的一端连接所述静态存储单元，另一端与所述一个NMOS晶体管的漏极连接，所述NMOS晶体管的源极与所述位线连接，栅极与所述存储和恢复控制字线连接；

所述另一个相变电阻的一端连接所述静态存储单元，另一端与所述另一个NMOS晶体管的漏极连接，所述NMOS晶体管的源极与所述反位线连接，栅极与所述存储和恢复控制字线连接。

其中，所述相变存储单元的电阻值的编程是通过对NMOS晶体管的栅极的控制来实现的，即施加一个脉冲信号来控制通过相变存储单元的编程电流，进而控制其编程电阻值的大小。

其中，所述相变存储单元也可以用快速闪存、电可擦只读存储器存储单元。

其中，所述相变存储单元的材料包括锗锑碲、硅锑碲、铝锑碲。

其中，所述NMOS晶体管也可以用PMOS晶体管。

本发明还提出了一种所述位级非易失性静态随机存取存储器的实现方法。

其中，当输入数据时：

步骤A1：将预输入数据的地址值输入到所述字线译码器与位线译码器中，选定非易失性静态存储单元；

步骤A2：将数据通过所述写电路和多路选择器经过数据总线输入到所述选定的非易失性静态存储单元的所述位线和反位线上；

步骤A3：选通所述选定的非易失性静态存储单元，位线将数据输入至静态存储单元内并锁存。

其中，当读取数据时：

步骤B1：将预读出数据的地址值输入到所述字线译码器与位线译码器中，选定非易失性静态存储单元，并关闭所述预充电电路；

步骤B2：选通所述选定的非易失性静态存储单元，非易失性静态存储单元将内部的锁存数据传输到所述位线和反位线上；

步骤B3：传输到所述位线和反位线上的数据经过所述多路选择器由所述读电路识别后输出到数据输出总线上。

其中，当保存数据时：

步骤C1：关闭所述预充电电路对位线和反位线的充电，通过所述字线译码器关闭通常读写字线并选定非易失性静态存储单元；

步骤C2：通过所述写电路和所述多路选择器分别对所述位线和反位线写“0”和“1”；

步骤C3：通过控制存储和恢复控制字线对所述相变存储单元进行编程，所述静态存储单元中的数据保存在所述相变存储电阻中。

其中，当恢复数据时：

步骤D1：打开所述预充电电路对位线和反位线的充电，通过所述字线译码器关闭通常读写字线并选定非易失性静态存储单元；

步骤D2：将控制存储和恢复控制字线置为“1”，所述相变存储电阻中存储的数据恢复到所述静态存储单元中并锁存；

步骤D3：通过所述字线译码器将控制存储和恢复控制字线置为“0”。

与EEPROM/FLASH存储阵列分离的NVSRAM相比，本发明的位级非易失性静态随机存取存储器具有位级存储和恢复数据的能力，控制电路简单且存储时间大大缩短。

附图说明

图1为本发明位级非易失性静态随机存取存储器的示意图。

图2为本发明实施例中非易失性静态存储单元的示意图。

具体实施方式

结合以下具体实施例和附图，对本发明作进一步的详细说明，本发明的保护内容不局限于以下实施例。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。

如图1-2，1-PMOS晶体管，2-PMOS晶体管，3-NMOS晶体管，4-NMOS晶体管，5-NMOS晶体管，6-NMOS晶体管，7-NMOS晶体管，8-NMOS晶体管，9-相变电阻，10-相变电阻，11-静态存储单元，12-相变存储单元，13-相变存储单元，14-非易失性静态存储单元，20-非易失性静态存储单元阵列，21-字线译码器，22-位线译码器，23-预充电电路，24-多路选择器，25-读电路，26-写电路。

如图1所示，本实施例提供了一种位级非易失性静态随机存取存储器，包括非易失性静态存储单元阵列20、字线译码器21、位线译码器22、预充电电路23、多路选择器24、读电路25与写电路26，非易失性静态存储单元阵列20通过通常读写字线WLRD、存储和恢复控制字线WLWR与字线译码器21连接，非易失性静态存储单元阵列20通过位线BIT、反位线BITB与位线译码器22、预充电电路23连接，多路选择器24通过数据总线与位线译码器22连接，读电路25、写电路26分别与多路选择器24连接，非易失性静态存储单元阵列20包括非易失性静态存储单元14。

本实施例中，当系统向位级非易失性静态随机存取存储器输入数据“1”时，首先将预输入数据“1”的地址值输入到字线译码器21与位线译码器22中，选定非易失性静态存储单元14。

再将数据“1”通过写电路26和多路选择器24经过数据总线输入到选定的非易失性静态存储单元14的位线BIT和反位线BITB上，此时选中单元的通常读写字线WLRD=“1”，NMOS晶体管5、6打开，把BIT、BITB上的信号分别送到BITINT、BITBINT点，从而使BITINT=“1”、BITBINT=“0”。

最后，选通选定的非易失性静态存储单元14，位线BIT将数据输入至静态存储单元11内，这样数据“1”就被锁存在PMOS晶体管1、2、NMOS晶体管3、4构成的锁存器中。

当系统从位级非易失性静态随机存取存储器读取数据时，首先将预读出数据的地址值输入到字线译码器21与位线译码器22中，选定非易失性静态存储单元14，并关闭预充电电路23对位线BIT和反位线BITB的充电。

再选通选定的非易失性静态存储单元14，非易失性静态存储单元14内部的锁存数据会传输到位线BIT和反位线BITB上。

最后，NMOS晶体管4、5、6导通，有电流经NMOS晶体管4、6到地，从而使反位线BITB电位下降，位线BIT、反位线BITB间电位产生电压差，读出数据传输到位线BIT和反位线BITB上的数据，当电压差达到一定值后打开读电路灵敏放大器，对电压进行放大，经过多路选择器24由读电路识别后输出到数据输出总线上。

当系统向位级非易失性静态随机存取存储器保存数据“1”时，首先关闭预充电电路23对位线BIT和反位线BITB的充电，通过字线译码器21关闭通常读写字线WLRD并选定非易失性静态存储单元14。

再通过写电路26和多路选择器24分别对位线BIT和反位线BITB写“0”和“1”；

最后，通过控制存储和恢复控制字线WLWR，对相变存储单元12、13进行编程，通常读写字线WLRD置为低“0”，将NMOS晶体管5、6关闭。通常读写字线WLWR的控制电压置为高“1”将相变存储单元12、13的NMOS晶体管7、8打开。将位线BIT和反位线BITB端接地，由于BITINT上的电位为高电位，所以在相变电阻9上会形成编程电流，电流从BITINT经过相变电阻9，NMOS晶体管7流到位线BIT，通过控制反位线BIT端的电压，可以控制通过相变电阻9的电流脉冲波形。由于相变材料的特性，相变电阻9会被合适编程电流置成低阻态。结束后相变电阻9变成低阻态，由于没有编程电流，相变电阻10保持不变。此时给反位线BITB端施加一个合适的电压，而在相变电阻10上产生一个合适的编程电流脉冲，将相变电阻10置成高阻态。编程电流由反位线BITB经过NMOS晶体管8，相变电阻10流到BITBINT，方向与相变电阻9编程电流相反。静态存储单元11中的数据会被保存在相变存储电阻9、10中。

当位级非易失性静态随机存取存储器恢复数据时，首先打开预充电电路23对位线BIT和反位线BITB的充电，通过字线译码器21关闭通常读写字线WLRD并选定非易失性静态存储单元14。

再将控制存储和恢复控制字线WLWR置为“1”，即打开两个NMOS晶体管7、8，于此同时存储和恢复控制字线WLRD的控制电压置“0”关闭NVSRAM的两个NMOS晶体管5、6。相变存储电阻9、10中存储的数据会被恢复到静态存储单元11中并锁存。由于存储的过程结束后，相变电阻9已被置成低阻态的电阻，相变电阻10被置成高阻态的电阻，BIT和BITB被预充电到了VDD，当WLWR打开，相变电阻9的低阻态，就会初始化BITINT，并把BITINT写成“1”，相变电阻10的高阻态，就会初始化BITBINT，并把BITBINT写成“0”。

最后，通过字线译码器21将控制存储和恢复控制字线WLWR置为“0”，关闭NMOS晶体管7、8，NVSRAM的此前状态被恢复，之后NVSRAM便可进入正常的读写操作。

如图2所示，本实施例还提供了一种非易失性静态存储单元NVSRAM的实现电路。如图2所示，非易失性静态存储单元14包括静态存储单元11和两个相变存储单元12、13，静态存储单元11分别与相变存储单元12、13串联连接。静态存储单元11包括PMOS晶体管1、2、NMOS晶体管3、4、5、6，PMOS晶体管1的源极与电源连接，PMOS晶体管1的栅极与PMOS晶体管2的漏极连接，PMOS晶体管1的漏极与PMOS晶体管2的栅极连接，PMOS晶体管2的源极与电源连接，PMOS晶体管2的栅极与PMOS晶体管1的漏极连接，PMOS晶体管2的漏极与PMOS晶体管1的栅极连接，NMOS晶体管3的漏极与PMOS晶体管1的漏极连接，NMOS晶体管3的栅极与PMOS晶体管2的漏极连接，NMOS晶体管3的源极接地，NMOS晶体管4的漏极与PMOS晶体管2的漏极连接，NMOS晶体管4的栅极与PMOS晶体管1的漏极连接，NMOS晶体管4的源极接地，NMOS晶体管5的源极与PMOS晶体管1的漏极连接，漏极与位线BIT连接，栅极与通常读写字线WLRD连接。NMOS晶体管6的源极与所说PMOS晶体管2的漏极连接，漏极与反位线BITB连接，栅极与通常读写字线WLRD连接。

相变存储单元12、13包括相变电阻9、10、NMOS晶体管7、8，相变电阻9的一端连接静态存储单元11，另一端与NMOS晶体管7的漏极连接，NMOS晶体管7的源极与位线BIT连接，栅极与存储和恢复控制字线WLWR连接，相变电阻10的一端连接静态存储单元11，另一端与NMOS晶体管8的漏极连接，NMOS晶体管8的源极与反位线BITB连接，栅极与存储和恢复控制字线WLWR连接。

相变存储单元12、13的电阻值的编程是通过对NMOS晶体管7、8的栅极的控制来实现的，即施加一个脉冲信号来控制通过相变存储单元的编程电流，进而控制其编程电阻值的大小。相变存储单元12、13也可以用快速闪存、电可擦只读存储器存储单元。相变存储单元12、13的材料包括锗锑碲、硅锑碲、铝锑碲。其中，NMOS晶体管7、8也可以用PMOS晶体管替代。

Claims

1.一种位级非易失性静态随机存取存储器，包括非易失性静态存储单元阵列（20）、字线译码器（21）、位线译码器（22）、预充电电路（23）、多路选择器（24）、读电路（25）与写电路（26）；所述非易失性静态存储单元阵列（20）通过通常读写字线、存储和恢复控制字线与所述字线译码器（21）连接，所述非易失性静态存储单元阵列（20）通过位线、反位线与所述位线译码器（22）、预充电电路（23）连接；所述多路选择器（24）通过数据总线与所述位线译码器（22）连接，所述读电路（25）、写电路（26）分别与所述多路选择器（24）连接；所述非易失性静态存储单元阵列（20）包括非易失性静态存储单元（14）。

2.如权利要求1所述位级非易失性静态随机存取存储器，其特征在于，所述非易失性静态存储单元（14）包括静态存储单元（11）和两个相变存储单元（12、13），所述静态存储单元（11）分别与所述相变存储单元（12、13）串联连接。

3.如权利要求2所述位级非易失性静态随机存取存储器，其特征在于，所述静态存储单元（11）包括PMOS晶体管（1、2）、NMOS晶体管（3、4、5、6）；所述PMOS晶体管（1）的源极与电源连接，所述PMOS晶体管（1）的栅极与所述PMOS晶体管（2）的漏极连接，所述PMOS晶体管（1）的漏极与所述PMOS晶体管（2）的栅极连接；所述PMOS晶体管（2）的源极与电源连接，所述PMOS晶体管（2）的栅极与所述PMOS晶体管（1）的漏极连接，所述PMOS晶体管（2）的漏极与所述PMOS晶体管（1）的栅极连接；所述NMOS晶体管（3）的漏极与所述PMOS晶体管（1）的漏极连接，所述NMOS晶体管（3）的栅极与所述PMOS晶体管（2）的漏极连接，所述NMOS晶体管（3）的源极接地；所述NMOS晶体管（4）的漏极与所述PMOS晶体管（2）的漏极连接，所述NMOS晶体管（4）的栅极与所述PMOS晶体管（1）的漏极连接，所述NMOS晶体管（4）的源极接地；所述NMOS晶体管（5）的源极与所述PMOS晶体管（1）的漏极连接，漏极与所述位线连接，栅极与所述通常读写字线连接；所述NMOS晶体管（6）的源极与所述PMOS晶体管（2）的漏极连接，漏极与所述反位线连接，栅极与所述通常读写字线连接。

4.如权利要求2所述位级非易失性静态随机存取存储器，其特征在于，所述相变存储单元（12、13）包括相变电阻（9、10）、NMOS晶体管（7、8）；

所述相变电阻（9）的一端连接所述静态存储单元（11），另一端与所述NMOS晶体管（7）的漏极连接，所述NMOS晶体管（7）的源极与所述位线连接，栅极通过所述存储和恢复控制字线与所述字线译码器（21）连接；

所述相变电阻（10）的一端连接所述静态存储单元（11），另一端与所述NMOS晶体管（8）的漏极连接，所述NMOS晶体管（8）的源极与所述反位线连接，栅极通过所述存储和恢复控制字线与所述字线译码器（21）连接。

5.如权利要求4所述位级非易失性静态随机存取存储器，其特征在于，所述相变存储单元（12、13）的电阻值的编程是通过对NMOS晶体管（7、8）的栅极的控制来实现的，通过施加一个脉冲信号来控制通过相变存储单元的编程电流，进而控制其编程电阻值的大小。

6.如权利要求4所述位级非易失性静态随机存取存储器，其特征在于，所述相变存储单元（12、13）也可以用快速闪存、电可擦只读存储器存储单元。

7.如权利要求4所述位级非易失性静态随机存取存储器，其特征在于，所述相变存储单元（12、13）的材料包括锗锑碲、硅锑碲、铝锑碲。

8.如权利要求4所述位级非易失性静态随机存取存储器，其特征在于，所述NMOS晶体管（7、8）也可以用PMOS晶体管。

9.如权利要求1所述位级非易失性静态随机存取存储器的实现方法，其特征在于，当输入数据时：

步骤A1：将预输入数据的地址值输入到所述字线译码器（21）与位线译码器（22）中，选定非易失性静态存储单元（14）；

步骤A2：将数据通过所述写电路（26）传输至所述多路选择器（24），再经过数据总线输入到所述选定的非易失性静态存储单元（14）的所述位线和反位线上；

步骤A3：选通所述选定的非易失性静态存储单元（14），位线将数据输入至静态存储单元（11）内并锁存。

10.如权利要求9所述位级非易失性静态随机存取存储器的实现方法，其特征在于，当读取数据时：

步骤B1：将预读出数据的地址值输入到所述字线译码器（21）与位线译码器（22）中，选定非易失性静态存储单元（14），关闭所述预充电电路（23）；

步骤B2：选通所述选定的非易失性静态存储单元（14），非易失性静态存储单元（14）将内部的锁存数据传输到所述位线和反位线上；

步骤B3：传输到所述位线和反位线上的数据经过所述多路选择器（24）由所述读电路识别后输出到数据输出总线上。

11.如权利要求9所述位级非易失性静态随机存取存储器的实现方法，其特征在于，当保存数据时：

步骤C1：关闭所述预充电电路（23）对位线和反位线的充电，通过所述字线译码器（21）关闭通常读写字线并选定非易失性静态存储单元（14）；

步骤C2：通过所述写电路（26）和所述多路选择器（24）分别对所述位线和反位线写“0”和“1”；

步骤C3：通过控制存储和恢复控制字线对所述相变存储单元（12、13）进行编程，所述静态存储单元（11）中的数据保存在所述相变存储电阻（9、10）中。

12.如权利要求9所述位级非易失性静态随机存取存储器的实现方法，其特征在于，当恢复数据时：

步骤D1：打开所述预充电电路（23）对位线和反位线的充电，通过所述字线译码器（21）关闭通常读写字线并选定非易失性静态存储单元（14）；

步骤D2：将控制存储和恢复控制字线置为“1”，所述相变存储电阻（9、10）中存储的数据恢复到所述静态存储单元（11）中并锁存；

步骤D3：通过所述字线译码器（21）将控制存储和恢复控制字线置为“0”。