CN104303234B - 存储电路 - Google Patents

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Abstract

一种存储电路，具备：双稳态电路(30)，存储数据；非易失性元件(MTJ1、MTJ2)，将存储在上述双稳态电路中的数据非易失性地进行保存，并将非易失性地保存的数据恢复到上述双稳态电路中；和判定部(50)，在上述双稳态电路与上述非易失性元件的数据一致的情况下，不将上述双稳态电路的数据保存于上述非易失性元件中，在上述双稳态电路与上述非易失性元件的数据不一致的情况下，将上述双稳态电路的数据保存于上述非易失性元件中。

Description

存储电路
技术领域
本发明涉及存储电路，例如涉及具备双稳态电路和非易失性元件的存储电路。
背景技术
公知有以下存储装置：将在SRAM(Static Random Access Memory)的双稳态电路中存储的数据非易失性地保存于强磁性隧道结元件(MTJ)中，切断双稳态电路的电源。然后，接通双稳态电路的电源时，将数据从MTJ恢复到双稳态电路(例如专利文献1)。通过将该存储装置用于微处理器、大规模集成电路、微型控制器、FPGA(Field Programmable GateArray)或者CMOS(Complementary Metal Oxide Semiconductor)逻辑电路等中，能够削减耗电量。
现有技术文献
专利文献
专利文献1：国际公开2009/028298号
发明内容
发明所要解决的课题
在专利文献1的存储电路中，由于能够将双稳态电路的数据非易失性地保存于MTJ中，因此能够切断双稳态电路的电源。由此，能够大幅抑制待机时的耗电。但是，在接通电源的期间，与普通的SRAM相比耗电量变大。
本发明正是鉴于上述课题而提出，其目的在于削减耗电量。
用于解决课题的手段
本发明的存储电路的特征在于，具备：双稳态电路，存储数据；非易失性元件，非易失性地保存存储在上述双稳态电路中的数据，并将非易失性地保存的数据恢复到上述双稳态电路中；和控制部，在上述双稳态电路与上述非易失性元件的数据一致的情况下，不将上述双稳态电路的数据保存于上述非易失性元件中，在上述双稳态电路与上述非易失性元件的数据不一致的情况下，将上述双稳态电路的数据保存于上述非易失性元件中。根据本发明，能够削减耗电量。
在上述结构中，能够设为上述非易失性元件通过改变电阻值来保存上述双稳态电路的数据的结构。
在上述结构中，能够设为以下结构：上述控制部判定上述双稳态电路与上述非易失性元件的数据是否一致，在判定为一致的情况下，不将上述双稳态电路的数据保存于上述非易失性元件中，在判定为不一致的情况下，将上述双稳态电路的数据保存于上述非易失性元件中。
在上述结构中，能够设为以下结构：上述非易失性元件的一端与上述双稳态电路内的节点连接，而另一端与控制线连接，上述控制部基于在上述双稳态电路中存储数据时的上述控制线的电压，判定上述双稳态电路与上述非易失性元件的数据是否一致。
在上述结构中，能够设为以下结构：上述双稳态电路包括相辅的第1节点以及第2节点，上述非易失性元件包括：一端与上述第1节点连接且另一端与上述控制线连接的第1非易失性元件；和一端与上述第2节点连接且另一端连接在与上述控制线之间的第2非易失性元件。
在上述结构中，能够设为以下结构：具备读出上述双稳态电路的数据的读出电路，上述控制部基于上述读出电路的输出和上述控制线的电压，判定上述双稳态电路与上述非易失性元件的数据是否一致。
在上述结构中，能够设为以下结构：上述双稳态电路包括相辅的第1节点以及第2节点，上述控制线包括第1控制线和第2控制线，上述非易失性元件包括：一端与上述第1节点连接且另一端与第1控制线连接的第1非易失性元件；和一端与上述第2节点连接且另一端连接在与第2控制线之间的第2非易失性元件，上述控制部基于上述读出电路的输出和上述第1控制线以及上述第2控制线的电压，判定上述第1非易失性元件与上述第2非易失性元件的数据是否矛盾。
在上述结构中，能够设为以下结构：上述控制部在接收到跳跃信号的情况下，不进行上述双稳态电路与上述非易失性元件的数据是否一致的判定。
本发明的存储电路的特征在于，具备：多个单元，每个单元具有存储数据的双稳态电路和多个非易失性元件，该非易失性元件非易失性地保存存储在上述双稳态电路中的数据，并将非易失性地保存的数据恢复到上述双稳态电路中；和控制部，上一次在上述双稳态电路中恢复数据之后，没有易失性地重写多个上述双稳态电路的数据的情况下，在多个上述单元中不将上述双稳态电路的数据保存于上述非易失性元件中，在重写了多个上述双稳态电路的至少一个的数据的情况下，在多个上述单元的至少一部分，将上述双稳态电路的数据保存于上述非易失性元件中。根据本发明，能够削减耗电量。
在上述结构中，能够设为以下结构：上述控制部判定在上一次在上述双稳态电路中恢复数据之后多个上述双稳态电路的数据是否被易失性地重写，在判定为没有被重写的情况下，在多个上述单元中不将上述双稳态电路的数据保存于上述非易失性元件中，在判定为被重写的情况下，在多个上述单元的至少一部分，将上述双稳态电路的数据保存于上述非易失性元件中。
在上述结构中，能够设为以下结构：多个上述单元被分割为多个区域，上述控制部对多个上述区域的每个区域判断是否将上述双稳态电路的数据保存于上述非易失性元件中。
在上述结构中，能够设为以下结构：在多个上述区域的每个区域中具备存储部，该存储部存储上述双稳态电路的至少一个的数据是否被重写。
在上述结构中，能够设为以下结构：上述非易失性元件为强磁性隧道结元件。
上述结构中，能够设为以下结构：上述控制部在接收到跳跃信号的情况下，不进行上一次在上述双稳态电路中恢复数据之后多个上述双稳态电路的数据是否被易失性地重写的判定。
本发明的存储电路的特征在于，具备：强磁性隧道结元件；读出电路，读出在上述强磁性隧道结元件中非易失性地写入的数据；控制部，在上述读出电路的输出和要非易失性地写入上述强磁性隧道结元件中的数据一致的情况下，不在上述强磁性隧道结元件中写入上述要非易失性地写入的数据，在上述读出电路的输出和上述要非易失性地写入的数据一致的情况下，在上述强磁性隧道结元件中写入上述要非易失性地写入的数据。根据本发明，能够削减耗电量。
在上述结构中，能够设为以下结构：上述控制部判定上述读出电路的输出和要非易失性地写入上述强磁性隧道结元件中的数据是否一致，在判定为一致的情况下，不在上述强磁性隧道结元件中写入上述要非易失性地写入的数据，在判定为不一致的情况下，在上述强磁性隧道结元件中写入上述要非易失性地写入的数据。
在上述结构中，能够设为以下结构：上述控制部在接收到跳跃信号的情况下，不进行上述读出电路的输出和要非易失性地写入上述强磁性隧道结元件中的数据是否一致的判定。
发明效果
根据本发明，能够削减耗电量。
附图说明
图1(a)以及图1(c)为表示强磁性隧道结元件的一例的图。图1(b)为表示强磁性隧道结元件的电流-电压特性的图。
图2为存储单元的电路图。
图3为表示存储单元的控制的时序图。
图4(a)以及图4(b)为表示存储单元的其他例子的电路图。
图5(a)以及图5(b)为表示实施例1的存储电路以及存储单元的框图。
图6为实施例1的存储单元和判定部的框图。
图7(a)以及图7(b)为电源、开关线以及控制线的时序图。
图8为实施例2的存储电路的框图。
图9为开关线与控制线的时序图。
图10为实施例3的存储单元和判定部的框图。
图11为实施例3的存储电路的电路图。
图12为各信号的时序图。
图13为表示实施例4的存储电路的框图。
图14为表示保存时的控制部的处理的流程图。
图15为表示实施例4的变形例的存储电路的框图。
图16为实施例5的存储电路的框图。
图17为实施例5的存储电路的更详细的框图。
具体实施方式
首先，作为非易失性元件说明强磁性隧道结元件。图1(a)为表示强磁性隧道结元件的一例的图。强磁性隧道结元件40具有强磁性电极自由层42、强磁性电极管脚层46和设置于强磁性电极自由层42与强磁性电极管脚层46之间的隧道绝缘膜44。强磁性电极自由层42以及强磁性电极管脚层46由强磁性金属、半金属强磁性体或者强磁性半导体构成。强磁性电极自由层42能够改变磁化方向。另一方面，强磁性电极管脚层46的磁化方向被固定。将强磁性电极自由层42与强磁性电极管脚层46的磁化方向平行的状态称作平行磁化，将反平行的情况称作反平行磁化。
图1(b)为表示强磁性隧道结元件40的电流-电压特性的图。如图1(a)所示，用相对于强磁性电极管脚层46而施加到强磁性电极自由层42的电压V以及从强磁性电极自由层42流到强磁性电极管脚层46的电流I来进行定义。如图1(c)所示，定义此时的强磁性隧道结元件40的符号。参照图1(b)，平行磁化状态下的强磁性隧道结元件40的电阻Rp小于反平行磁化状态下的强磁性隧道结元件40的电阻Rap。一般来说，Rp与Rap为施加于强磁性隧道结的电压的函数，但以下近似地将电阻值取为恒定电阻。即使Rp与Rap不是恒定电阻的情况下，以下的研究也同样成立。
在反平行磁化状态下，如果施加于强磁性隧道结元件40的电压V变大，则电流I以电阻Rap的倒数的斜率增大(图1(b)中A)。如果电流I超过阈值电流ITF，则通过从强磁性电极管脚层46注入到强磁性电极自由层42的强磁性电极管脚层46的多个自旋电子，强磁性电极自由层42的磁化方向反转，成为平行磁化状态(图1(b)中B)。由此，强磁性隧道结元件40的电阻变成Rp。另一方面，如果在平行磁化状态下流动负电流I(图1(b)中C)，在负方向上超过阈值电流ITR，则从强磁性电极自由层42注入到强磁性电极管脚层46的电子中、强磁性电极自由层42的少量自旋电子被强磁性电极管脚层46反射。由此，强磁性电极自由层42的磁化方向反转，成为反平行磁化状态(图1(b)中D)。
如上那样，将使通过进行了自旋极化的电荷的注入而变更了磁化方向的强磁性电极自由层42的磁化方向反转的方法称作自旋注入磁化反转法。自旋注入磁化反转法与产生磁场并改变磁化方向的方法相比，能够削减磁化方向的改变所需的耗电量。此外，与产生磁场并改变磁化方向的方法相比，由于没有磁场泄漏的问题，因此不易受到在选择单元以外的单元产生误写入或误删除的干扰(disturb)的影响，可以用于高密度集成化。
接下来，对具有双稳态电路和强磁性隧道结元件的存储单元的例子进行说明。图2为存储单元的电路图。如图2所示，存储单元100具有第1反相器电路10、第2反相器电路20、强磁性隧道结元件MTJ1以及MTJ2。第1反相器电路10和第2反相器电路20被连接为链路状，构成双稳态电路30。第1反相器电路10具有nMOSFET(Metal Oxide Semiconductor FieldEffect Transistor)m2以及pMOSFETm1。第2反相器电路20具有nMOSFETm4以及pMOSFETm3。
连接了第1反相器电路10和第2反相器电路20的节点分别为节点Q、QB。节点Q与节点QB互相为相辅节点，双稳态电路30通过节点Q以及节点QB分别处以高电平以及低电平、或者、节点Q以及节点QB分别处于低电平以及高电平而变成稳定状态。双稳态电路30变成稳定状态，从而能存储数据。
节点Q以及QB分别经由MOSFETm5以及m6与输入输出线D以及DB连接。MOSFETm5以及m6的栅极与字线WL连接。通过MOSFETm1至m6形成6MOSFET型的SRAM。
在节点Q与控制线CTRL之间连接FETm7和强磁性隧道结元件MTJ1，在节点QB与控制线CTRL之间连接FETm8和强磁性隧道结元件MTJ2。FETm7以及m8的源极及漏极中一方与节点Q以及QB连接，源极及漏极中的另一方与强磁性隧道结元件MTJ1以及MTJ2连接。FETm7以及m8的栅极与开关线SR连接。此外，FETm7以及m8也可分别连接在强磁性隧道结元件MTJ1以及MTJ2与控制线CTRL之间。即，只要FETm7及m8的源极及漏极在节点Q及QB与控制线CTRL之间相对于强磁性隧道结元件MTJ1及MTJ2串联连接即可。此外，也可不设置FETm7以及m8。
与现有的SRAM同样地进行对双稳态电路30的数据的写入及读出。即，通过将字线WL设为高电平且将FETm5以及m6设为导通状态，从而向双稳态电路30写入输入输出线D以及DB的数据。此外，通过将输入输出线D以及DB设为等电位的浮动状态，将字线WL设为高电平，将FETm5以及m6设为导通状态，从而能够将双稳态电路30的数据读出到输入输出线D以及DB。通过将FETm5以及m6设为切断状态，从而保持双稳态电路30的数据。此外，在对双稳态电路30进行数据的写入、读出以及保持时，优选开关线SR处于低电平，FETm7以及m8处于切断状态。由此，抑制节点Q以及QB与控制线CTRL之间的电流，能够削减耗电量。
图3为表示存储单元的控制的时序图。此外，划线区域表示没有规定是高电平还是低电平。参照图3，在初始状态下，提供电源电压Vsupply，控制线CTRL以及开关线SR为低电平。对双稳态电路30的数据的写入通过将字线WL设为高电平、将输入输出线D、DB分别设为高电平以及低电平或者分别设为低电平以及高电平来进行。从双稳态电路30向强磁性隧道结元件MTJ1以及MTJ2的数据的保存是通过在期间T1将开关线SR以及控制线CTRL设为高电平、在期间T2将开关线SR设为高电平并将控制线CTRL设为低电平来进行的。
在节点Q以及QB分别为高电平以及低电平时，在T2的最终，强磁性隧道结元件MTJ1以及MTJ2分别变成高电阻以及低电阻。在节点Q以及QB分别为低电平以及高电平时，在T2的最终，强磁性隧道结元件MTJ1以及MTJ2分别变成低电阻以及高电阻。如上所述，双稳态电路30的数据被保存于强磁性隧道结元件MTJ1以及MTJ2中。
此后，通过将电源电压Vsupply设为0V，从而存储单元处于停止状态。此时，由于在存储单元中没有电流流过，因此能够抑制耗电量。从强磁性隧道结元件MTJ1以及MTJ2向双稳态电路30的数据的恢复是通过在期间T3将控制线CTRL设为低电平、将开关线SR设为高电平的状态下，使电源电压Vsupply从0V起上升来进行的。
在强磁性隧道结元件MTJ1以及MTJ2分别为高电阻以及低电阻时，在T3的最终，节点Q以及QB分别变成高电平以及低电平。在强磁性隧道结元件MTJ1以及MTJ2分别为低电阻以及高电阻时，在T3的最终，节点Q以及QB分别变成低电平以及高电平。如上所述，在强磁性隧道结元件MTJ1以及MTJ2中非易失性地存储的数据在双稳态电路中被恢复。
从双稳态电路30读出数据是通过将字线WL设为高电平来进行的。
图4(a)以及图4(b)为表示存储单元的其他例子的电路图。如图4(a)所示，也可采用电阻R1来代替强磁性隧道结元件MTJ2。如图4(b)所示，不连接节点QB与控制线CTRL之间。如图4(a)以及图4(b)所示，强磁性隧道结元件也可仅连接在节点Q以及QB的一方与控制线CTRL之间。此外，FETm7也可连接在强磁性隧道结元件MTJ1与控制线CTRL之间。此外，也可不设置FETm7。
实施例1
图5(a)以及图5(b)为表示实施例1的存储电路以及存储单元的框图。参照图5(a)，存储电路103具备存储器区域77、列解码器71、列驱动器72、行解码器73、行驱动器74以及控制部85。在存储器区域77中，矩阵状配置多个存储单元100。列解码器71以及行解码器73从地址信号中选择列和行。列驱动器72对所选择的列的输入输出线D、DB以及控制线CTRL施加电压等。行驱动器74对所选择的行的字线WL、开关线SR以及控制线CTRL施加电压等。控制部85经由列解码器71、列驱动器72、行解码器73以及行驱动器74，对存储单元100的输入输出线D、DB、字线WL、开关线SR以及控制线CTRL施加电压等。如图5(b)所示，存储单元100例如与图2的存储单元100相同。
此外，在行驱动器74对控制线CTRL施加电压的情况下，例如，在排列于行的每个存储单元100上连接控制线CTRL。在列驱动器72对控制线CTRL施加电压的情况下，例如，在排列于列的存储单元100上公共地连接控制线CTRL。
图6为实施例1的存储单元与判定部的框图。参照图6，存储电路101具备图2所示的存储单元100以及判定部50。存储单元100的结构与图5(b)相同，因此省略说明。判定部50在向多个存储单元100非易失性地保存数据时，按每个存储单元100判定双稳态电路30与强磁性隧道结元件MTJ1及MTJ2的数据是否一致。例如，在节点Q以及QB分别为高电平以及低电平、且强磁性隧道结元件MTJ1以及MTJ2分别为高电阻以及低电阻的情况下，双稳态电路30与强磁性隧道结元件MTJ1及MTJ2的数据一致。在节点Q以及QB分别为高电平以及低电平、且强磁性隧道结元件MTJ1以及MTJ2分别为低电阻以及高电阻的情况下，双稳态电路30与强磁性隧道结元件MTJ1及MTJ2的数据不一致。判定部50将表示数据是否一致的匹配信号输出到控制部85。
控制部85在多个存储单元100中非易失性地保存数据的每个存储单元100中接收匹配信号。在匹配信号表示数据一致的情况下，不进行对存储单元100的非易失性的保存。在匹配信号不表示数据一致的情况下，进行对存储单元100的非易失性的保存。
图7(a)以及图7(b)为电源、开关线以及控制线的时序图。参照图7(a)，控制部85在双稳态电路30与强磁性隧道结元件MTJ1以及MTJ2的数据不一致的存储单元100中，在保存的期间将开关线SR的电压设为高电平(VDD)。控制部85将控制线CTRL的电压设为低电平(0V)和高电平(VDD)。由此，双稳态电路30的数据被保存于强磁性隧道结元件MTJ1以及MTJ2中。此后，控制部85在停止的期间，将电源电压Vsupply设为0V。
参照图7(b)，控制部85在双稳态电路30与强磁性隧道结元件MTJ1以及MTJ2的数据一致的存储单元100中，在保存的期间将开关线SR的电压以及控制线CTRL的电压设为低电平(0V)。由此，双稳态电路30的数据不会被保存于强磁性隧道结元件MTJ1以及MTJ2中。此后，控制部85在停止的期间将电源电压Vsupply设为0V。
根据实施例1，控制部85在双稳态电路30与强磁性隧道结元件的数据一致的情况下，不将双稳态电路30的数据保存于强磁性隧道结元件中，在双稳态电路30与强磁性隧道结元件的数据不一致的情况下，将双稳态电路30的数据保存于强磁性隧道结元件中。由此，能够抑制保存所引起的耗电量。如上所述，能够对每个存储单元100判定是否将双稳态电路30的数据保存到了强磁性隧道结元件中。实施例1中，以在双稳态电路30与控制线CTRL之间连接强磁性隧道结元件MTJ1以及MTJ2的情况为例进行了说明，但只要能在强磁性隧道结元件等非易失性元件中非易失性地保存数据，也可为其他的电路结构。
此外，控制部85也可从外部的电路接收跳跃信号。控制部85在接收到跳跃信号的情况下，不进行双稳态电路30与强磁性隧道结元件的数据是否一致的判定。由此，能够使处理高速化。外部的电路通过跳跃信号能够选择是进行处理的高速化还是进行耗电量的削减。
如强磁性隧道结元件那样在通过改变非易失性元件的电阻值而保存双稳态电路30的数据的情况下，控制部85能够基于在双稳态电路30中存储数据时的控制线CTRL的电压，判定双稳态电路30与强磁性隧道结元件的数据是否一致。如图4(a)以及图4(b)所示，也可在双稳态电路30内的一个节点Q与控制线CTRL之间、或者一个节点QB与控制线CTRL之间设置一个强磁性隧道结元件。
实施例2
实施例2为实施例1的具体例。图8为实施例2的存储电路的框图。参照图8，判定部50具备比较器52以及反相器54。比较器52对控制线CTRL的电压与参照电压Vref进行比较。反相器53反转比较器52的输出后作为匹配信号来输出。
图9为开关线与控制线的时序图。控制部85将控制线CTRL设为浮动状态，在时刻t1，将开关线SR设为高电平。作为双稳态电路30与强磁性隧道结元件的数据一致的情况，例如，将节点Q设为高电平且将强磁性隧道结元件MTJ1设为高电阻，将节点QB设为低电平且将强磁性隧道结元件MTJ2设为低电阻。控制线CTRL接近与低电阻的强磁性隧道结元件MTJ2相连接的节点QB的电平。因而，如图9的控制线CTRL的实线那样，处于电压比较低的状态。
另一方面，在双稳态电路30与强磁性隧道结元件的数据不一致的情况下，与低电阻的强磁性隧道结元件相连接的节点变成高电平。因而，如图9的虚线那样，控制线CTRL处于电压比较高的状态。因此，通过适当选择参照电压Vref，从而能够根据控制线CTRL的电压判定双稳态电路30与强磁性隧道结元件的数据是否一致。如上所述，控制部85能够确认(验证)存储在各存储单元中的数据。此外，作为参照电压Vref，例如能设为Vsupply/2。
如实施例2所示，如强磁性隧道结元件那样非易失性元件改变电阻值来保存双稳态电路30的数据。第1非易失性元件(MTJ1)的一端与节点Q连接，另一端与控制线CTRL连接，第2非易失性元件(MTJ2)的一端与节点QB连接，另一端连接在与控制线CTRL之间。此时，控制部85能够基于在双稳态电路30中存储有数据时的控制线CTRL的电压，判定双稳态电路30与非易失性元件的数据是否一致。此外，如图4(a)以及图4(b)所示，在一个节点Q与控制线CTRL之间、或者一个节点QB与控制线CTRL之间设置一个强磁性隧道结元件的情况下，也能基于控制线CTRL的电压，判定双稳态电路30与非易失性元件的数据是否一致。
实施例3
实施例3为实施例1的另一具体例。图10为实施例3的存储单元与判定部的框图。参照图10，判定部50具备读出电路56以及判定电路58。读出电路56的输出Bout被输入到判定电路58。判定电路58向控制部85输出匹配信号和错误信号。错误信号为表示保存在强磁性隧道结元件中的数据是否矛盾的信号。其他的结构与图6相同，因此省略说明。
图11为实施例3的存储电路的电路图。参照图11，读出电路56具备读出放大器61以及缓冲器62。读出放大器61读出双稳态电路30的数据。缓冲器62保持读出放大器61所读出的数据。
判定电路58具备MOSFETm10至m15、读出放大器65、66、反相器63、64、67以及XOR电路68。MOSFETm10至m13以及反相器63基于缓冲器62的输出Bout，经由连接线CTRL(H)将与高电平侧的节点Q或者QB连接的控制线CTRL1或者CTRL2电联接至读出放大器65。另一方面，将与低电平侧的节点Q或者QB连接的控制线CTRL1或者CTRL2经由连接线CTRL(L)电连接至读出放大器66。读出放大器65比较节点为高电平的连接线CTRL(H)的电压与参照电压VrefH。读出放大器65的输出经由反相器67作为匹配信号而被输出。
读出放大器66比较节点为低电平的连接线CTRL(L)的电压与参照电压VrefL。读出放大器65与66的输出被输入到XOR电路68。XOR电路68输出错误信号。错误信号为表示在两个强磁性隧道结元件中没有保存相矛盾的数据的信号。例如，在强磁性隧道结元件MTJ1与MTJ2均为低电阻时、或者均为高电阻时，在两个强磁性隧道结元件中会保存相矛盾的数据。MOSFETm14、m15以及反相器64对连接线CTRL(H)以及CTRL(L)进行预充电。
图12为各信号的时序图。读出电路56从双稳态电路30读出数据。此时，开关线SR预充电PC是低电平。缓冲器62的输出Bout、连接线CTRL(H)以及CTRL(L)为低电平或者高电平。在时刻t2到t3期间为预充电期间。预充电PC为高电平。连接线CTRL(H)以及CTRL(L)分别被预充电为低电平以及高电平。
在时刻t3，开关线SR变为高电平、预充电PC变为低电平。连接线CTRL(H)的电压在对应的强磁性隧道结元件为高电阻时(数据一致时)，如实线所示那样。对应的强磁性隧道结元件为低电阻时(数据不一致时)，如虚线所示那样。在时刻t4，通过比较连接线CTRL(H)的电压与参照电压VrefH，从而能够判定高电平的节点与对应的强磁性隧道结元件的数据是否一致。连接线CTRL(L)的电压在对应的强磁性隧道结元件为低电阻时(数据一致时)，如实线所示那样。在对应的强磁性隧道结元件为高电阻时(数据不一致时)，如虚线所示那样。在时刻t4，通过比较连接线CTRL(L)的电压与参照电压VrefL，从而能够判定低电平的节点和对应的强磁性隧道结元件的数据是否一致。
根据实施例3，如图10所示那样，控制部85能够基于读出电路56的输出Bout和控制线的电压，判定双稳态电路30与强磁性隧道结元件的数据是否一致。例如，如图4(a)以及图4(b)那样，即使在双稳态电路30内的一个节点Q与控制线CTRL之间、或者一个节点QB与控制线CTRL之间设有一个强磁性隧道结元件的情况下，也能判定数据的一致。
此外，在两个强磁性隧道结元件MTJ1以及MTJ2分别连接于双稳态电路30内的两个节点Q以及QB与连接线CTRL(H)以及CTRL(L)之间的情况下，控制部85能够基于读出电路的输出Bout、控制线CTRL1(第1控制线)以及控制线CTRL2(第2控制线)的电压，判定强磁性隧道结元件MTJ1与MTJ2的数据是否相矛盾。
实施例4
图13为表示实施例4的存储电路的框图。参照图13，存储电路102具备存储器区域77、列解码器71、列驱动器72、行解码器73、行驱动器74、判定电路75以及控制部70。在存储器区域77中，矩阵状地配置多个存储单元。存储单元为例如图2、图4(a)或者图4(b)所示的存储单元。存储器区域77被分割为多个区域76。列解码器71以及行解码器73从地址信号中选择列和行。列驱动器72对所选择的列的输入输出线以及控制线施加电压等。行驱动器74对所选择的行的字线、开关线以及控制线施加电压等。判定电路75判定在规定期间中是否在对应的区域76内的存储单元中易失性地重写了数据。例如，在图13的存储单元78中易失性地重写数据。
图14为表示保存时的控制部的处理的流程图。如图14所示，控制部70在进行保存时，针对最初的区域76，判定上一次在双稳态电路30中恢复数据之后多个双稳态电路的数据是否被易失性地重写(步骤S10)。在判定为“是”的情况下，控制部70在区域76内的各存储单元中，非易失性地在非易失性元件(例如强磁性隧道结元件)中保存双稳态电路30的数据(步骤S12)。在判定为“否”的情况下，在区域76内不进行保存。控制部70判定最后的区域76(步骤S13)。在判定为“是”的情况下，结束处理。在判定为“否”的情况下，返回步骤S10。
此外，在步骤S12中，如实施例1至3那样，也可对每个存储单元进行是否将双稳态电路30的数据保存于非易失性元件中的判定。
根据实施例4，控制部70在上一次在双稳态电路30中恢复了数据之后，没有易失性地重写多个双稳态电路30的数据的情况下，在多个存储单元中不将双稳态电路30的数据保存于非易失性元件中。另一方面，在重写了多个双稳态电路30的至少一个数据的情况下，在多个存储单元的至少一部分中将双稳态电路30的数据保存于非易失性元件中。如上那样，在没有易失性地重写多个双稳态电路30的数据的情况下，不会将多个双稳态电路30的数据保存于非易失性元件，从而能够抑制用于保存的耗电量。
此外，多个存储单元被分割为多个区域76，控制部70能够对多个区域中的每个区域判定是否将双稳态电路30的数据保存于非易失性元件中。
图15为表示实施例4的变形例的存储电路的框图。参照图15，代替图13的判定电路75，与各区域76对应地设有AND电路79以及SRFF(SR触发器)80。AND电路79进行重写活性信号EN、与表示被易失性地重写的存储单元是否在区域76内的信号之间的AND处理。例如，能够根据地址信号判定被重写的存储单元是否在特定区域76内。AND电路79在对应的区域76内的存储单元为重写对象的情况下输出高电平，在对应的区域76内的存储单元不是重写对象的情况下输出低电平。SRFF80一旦被输入高电平，则存储高电平。控制部70能够根据SRFF80的输出而判断在规定期间内区域76内的存储单元是否被易失性地重写。控制部70能够利用复位信号RST，将SRFF80的输出复位为低电平。例如，在进行了恢复的情况下，判定部50对SRFF80进行复位。
如实施例4的变形例那样，存储部(SRFF80)在多个区域76的每个区域中存储是否对双稳态电路30的至少一个数据进行了重写。由此，控制部70能够简单地判定双稳态电路30的至少一个数据是否被重写。
在实施例4及其变形例中，控制部70也可从外部的电路接收跳跃信号。控制部70在接收到跳跃信号的情况下，不进行上一次在双稳态电路30中恢复数据之后是否易失性地重写了多个双稳态电路30的数据的判定。由此，能够使处理高速化。外部的电路能够根据跳跃信号选择是进行处理的高速化还是进行耗电量的削减。
在实施例1至4及其变形例中，作为非易失性元件以强磁性隧道结元件为例进行了说明，但也可为其他的非易失性元件。例如，非易失性元件也可为用于ReRAM(ResistanceRandom Access Memory)等中的使用了CER(Colossal Electro-Resistance)效应的电阻变化元件。此外，也可为相变化元件或者强电介质元件等。
实施例5
实施例5为MRAM(Magnetic Random Access Memory)的例子。图16为实施例5的存储电路的框图。存储电路104具备MOSFET82和强磁性隧道结元件MTJ作为存储单元98。MOSFET82的源极以及漏极中的一方与位线/BL连接。MOSFET82的源极以及漏极中的另一方经由强磁性隧道结元件MTJ与位线BL连接。MOSFET82的栅极与字线WL连接。以矩阵状设置多个存储单元98。
驱动器84连接位线/BL以及BL。驱动器84将数据非易失性地写入存储单元98中。例如，驱动器84将位线/BL以及BL中的一方设为高电平，将另一方设为低电平。将字线WL设为高电平，将MOSFET82设为导通状态。由此，电流在强磁性隧道结元件MTJ中流动。根据在强磁性隧道结元件MTJ中流动的电流的朝向，如在图1(a)至图1(c)中所说明的那样，能够将强磁性隧道结元件MTJ设为低电阻或者高电阻。由此，能够在强磁性隧道结元件MTJ中非易失性地写入数据。
读出电路88与位线/BL连接。读出电路88读出非易失性地写入了强磁性隧道结元件MTJ中的数据。将位线BL设为高电平，将位线/BL设为浮动状态。将字线WL设为高电平，将MOSFET82设为导通状态。读出电路88检测位线/BL的电位，从而能够判定强磁性隧道结元件MTJ是低电阻还是高电阻。由此，能够读出写入强磁性隧道结元件MTJ中的数据。作为读出数据Bout而输出所读出的数据。
向控制部86输入写入数据和读出数据。控制部86判定写入数据与读出数据是否一致。在写入数据与读出数据不一致的情况下，控制部86在存储单元98的强磁性隧道结元件MTJ中写入写入数据。在写入数据与读出数据一致的情况下，控制部86在存储单元98的强磁性隧道结元件MTJ中不写入写入数据。
图17为实施例5的存储电路的更详细的框图。读出电路88具备读出放大器94和缓冲器96。读出放大器94根据位线/BL的电位比基准电位Ref低还是高来读出存储单元98的数据。所读出的数据被保持于缓冲器96中。控制部86具备缓冲器90和XNOR电路92。写入数据被保持于缓冲器90中。向XNOR电路92输入保持在缓冲器90中的写入数据和保持在缓冲器96中的读出数据。XNOR电路92在写入数据与读出数据一致的情况下，输出高电平，在不一致的情况下，输出低电平。驱动器84在XNOR电路92的输出为高电平的情况下，不会将写入数据写入存储单元98。例如，驱动器84将位线/BL和BL设为相等电位。或者设为浮动状态。由此，即使字线WL处于高电平，也不会在强磁性隧道结元件MTJ中写入数据。在XNOR电路92的输出为低电平的情况下，将写入数据写入存储单元98。
通过实施例5，控制部86在读出电路88的输出和非易失性地写入强磁性隧道结元件MTJ中的数据一致的情况下，不会写入写入数据。另一方面，控制部86在读出电路88的输出和非易失性地写入的数据不一致的情况下，在强磁性隧道结元件中写入写入数据。向强磁性隧道结元件MTJ写入数据时的耗电量与从强磁性隧道结元件MTJ读出数据时的耗电量相比大很多。因而，在写入到强磁性隧道结元件MTJ中的数据与要写入的数据相同的情况下，不进行写入。由此，能够抑制耗电量。
控制部86也可从外部的电路接收跳跃信号。控制部86在接收到跳跃信号的情况下，不进行读出电路88的输出和非易失性地写入强磁性隧道结元件中的数据是否一致的判定。由此，能使处理高速化。外部的电路能够根据跳跃信号选择是进行处理的高速化还是进行耗电量的削减。
作为从实施例1至5的数据读出方法，使用电压读出放大器来进行了说明，但也可使用电流读出放大器。
实施例1至5的存储电路能够用于例如高速缓冲存储器、寄存器文件或者寄存器等中。在对闪存等非易失性存储器的写入中，在写入条件的范围非常小的情况下，为了防止误写入，有时会确认(验证)是否已写入的同时反复对单元进行写入动作。实施例1到5的存储电路与这种验证不同，进行已正常写入的数据与想要改写的数据的一致的确认(验证)。一般情况下，由于上述误写入防止的验证要进行多次确认，因此不会用于高速缓冲存储器等高速存储器中。另一方面，如实施例1到5的存储电路那样，数据的一致验证也可针对一次写入动作只进行一次。因而，能高速进行检测，从而能应用于高速缓冲存储器等高速存储器中。
以上，对本发明的优选实施例进行了详细叙述，但本发明并不限于相关的特定实施例，在权利要求书记载的本发明的要旨的范围内，能进行各种变形和改变。
符号说明
10、20 反相器
30 双稳态电路
70、85、86 控制部
MTJ1、MTJ2 强磁性隧道结元件

Claims (14)

1.一种存储电路，其特征在于，具备：
存储器区域，该存储器区域矩阵状地配置了多个存储单元，每个存储单元具有存储数据的双稳态电路和非易失性元件，该非易失性元件非易失性地保存存储在上述双稳态电路中的数据，并将非易失性地保存的数据恢复到上述双稳态电路中；
控制线，与上述非易失性元件连接；和
控制部，设置在上述存储器区域的外部，在多个上述存储单元中的每个存储单元中，判定上述双稳定电路与上述非易失性元件的数据是否一致，在判定为上述双稳态电路与上述非易失性元件的数据一致的情况下，不向上述控制线施加用于将上述双稳态电路的数据保存于上述非易失性元件中的电压，而在判定为上述双稳态电路与上述非易失性元件的数据不一致的情况下，向上述控制线施加用于将上述双稳态电路的数据保存于上述非易失性元件中的电压。
2.根据权利要求1所述的存储电路，其特征在于，
上述非易失性元件通过改变电阻值来保存上述双稳态电路的数据。
3.根据权利要求1或2所述的存储电路，其特征在于，
上述非易失性元件的一端与上述双稳态电路内的节点连接，上述非易失性元件的另一端与上述控制线连接，
上述控制部基于在上述双稳态电路中存储有数据时的上述控制线的电压，判定上述双稳态电路与上述非易失性元件的数据是否一致。
4.根据权利要求3所述的存储电路，其特征在于，
上述双稳态电路包括相辅的第1节点以及第2节点，
上述非易失性元件包括：一端与上述第1节点连接且另一端与上述控制线连接的第1非易失性元件；和一端与上述第2节点连接且另一端连接在与上述控制线之间的第2非易失性元件。
5.根据权利要求3所述的存储电路，其特征在于，
上述存储电路具备读出上述双稳态电路的数据的读出电路，
上述控制部基于上述读出电路的输出和上述控制线的电压，判定上述双稳态电路与上述非易失性元件的数据是否一致。
6.根据权利要求5所述的存储电路，其特征在于，
上述双稳态电路包括相辅的第1节点以及第2节点，
上述控制线包括第1控制线和第2控制线，
上述非易失性元件包括：一端与上述第1节点连接且另一端与第1控制线连接的第1非易失性元件；和一端与上述第2节点连接且另一端连接在与第2控制线之间的第2非易失性元件，
上述控制部基于上述读出电路的输出和上述第1控制线及上述第2控制线的电压，判定上述第1非易失性元件与上述第2非易失性元件的数据是否矛盾。
7.根据权利要求1或2所述的存储电路，其特征在于，
上述控制部在接收到跳跃信号的情况下，不进行上述双稳态电路与上述非易失性元件的数据是否一致的判定。
8.一种存储电路，其特征在于，具备：
存储器区域，该存储器区域矩阵状地配置了多个单元，每个单元具有存储数据的双稳态电路和非易失性元件，该非易失性元件非易失性地保存存储在上述双稳态电路中的数据，并将非易失性地保存的数据恢复到上述双稳态电路中，并且上述存储器区域被分割成各个区域具有至少两个单元的多个区域；
控制线，与上述非易失性元件连接；和
控制部，设置在上述存储器区域的外部，在多个上述区域的每一个区域中，判定上一次在上述双稳态电路中恢复数据之后是否在对应的区域所包含的单元的至少一个单元中易失性地重写了上述双稳态电路的数据，在判定为未被重写的情况下，不向上述控制线施加用于在上述对应的区域所包含的单元中将上述双稳态电路的数据保存于上述非易失性元件中的电压，在判定为被重写的情况下，向上述控制线施加用于在上述对应的区域所包含的单元中将上述双稳态电路的数据保存于上述非易失性元件中的电压。
9.根据权利要求8所述的存储电路，其特征在于，
在多个上述区域的每个区域中具备存储部，该存储部存储上述双稳态电路的至少一个的数据是否被重写。
10.根据权利要求8所述的存储电路，其特征在于，
上述控制部在接收到跳跃信号的情况下，不进行上一次在上述双稳态电路中恢复数据之后多个上述双稳态电路的数据是否被易失性地重写的判定。
11.根据权利要求1或8所述的存储电路，其特征在于，
上述非易失性元件为强磁性隧道结元件。
12.一种存储电路，其特征在于，具备：
存储器区域，该存储器区域矩阵状地配置了多个存储单元，每个存储单元具有强磁性隧道结元件；
读出电路，读出非易失性地已正常写入上述强磁性隧道结元件中的数据；
控制部，设置在上述存储器区域的外部，在上述读出电路的输出和要非易失性地写入上述强磁性隧道结元件中的数据一致的情况下，不在上述强磁性隧道结元件中写入上述要非易失性地写入的数据，在上述读出电路的输出和上述要非易失性地写入的数据不一致的情况下，在上述强磁性隧道结元件中写入上述要非易失性地写入的数据。
13.根据权利要求12所述的存储电路，其特征在于，
上述控制部判定上述读出电路的输出和要非易失性地写入上述强磁性隧道结元件中的数据是否一致，在判定为一致的情况下，不在上述强磁性隧道结元件中写入上述要非易失性地写入的数据，在判定为不一致的情况下，在上述强磁性隧道结元件中写入上述要非易失性地写入的数据。
14.根据权利要求13所述的存储电路，其特征在于，
上述控制部在接收到跳跃信号的情况下，不进行上述读出电路的输出和要非易失性地写入上述强磁性隧道结元件中的数据是否一致的判定。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6372203B2 (ja) * 2014-07-07 2018-08-15 株式会社ソシオネクスト データ保持回路および保持データ復元方法
WO2016024527A1 (ja) * 2014-08-12 2016-02-18 国立研究開発法人科学技術振興機構 記憶回路
JP6801654B2 (ja) 2015-06-24 2020-12-16 ソニー株式会社 半導体装置
US9805795B2 (en) * 2016-01-08 2017-10-31 Samsung Electronics Co., Ltd. Zero leakage, high noise margin coupled giant spin hall based retention latch
US10460805B2 (en) 2016-02-29 2019-10-29 Sony Corporation Semiconductor circuit, method of driving semiconductor circuit, and electronic apparatus
US10476456B2 (en) * 2016-10-04 2019-11-12 Mediatek Inc. Comparator having a high-speed amplifier and a low-noise amplifier
JP7007173B2 (ja) * 2016-12-16 2022-01-24 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP6734904B2 (ja) * 2018-11-01 2020-08-05 ウィンボンド エレクトロニクス コーポレーション 記憶回路
CN113892232A (zh) 2019-05-30 2022-01-04 国立研究开发法人科学技术振兴机构 电子电路和双稳态电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1685439A (zh) * 2002-07-29 2005-10-19 索尼株式会社 复合存储电路和包括复合存储电路的半导体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01154398A (ja) * 1987-12-10 1989-06-16 Fujitsu Ltd 半導体記憶装置
JPH0281398A (ja) * 1988-09-19 1990-03-22 Hitachi Ltd 半導体記憶装置
TW548653B (en) * 1999-01-26 2003-08-21 Nec Electronics Corp Semiconductor memory device having redundancy memory circuit
JP3701886B2 (ja) * 2001-04-27 2005-10-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶回路ブロック及びアクセス方法
JP4802415B2 (ja) 2001-08-13 2011-10-26 日本テキサス・インスツルメンツ株式会社 強誘電体メモリ
JP4052829B2 (ja) * 2001-12-12 2008-02-27 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US7869275B2 (en) * 2006-10-07 2011-01-11 Active-Semi, Inc. Memory structure capable of bit-wise write or overwrite
JP2010033620A (ja) * 2006-10-30 2010-02-12 Renesas Technology Corp 磁性体メモリ
WO2009016824A1 (ja) * 2007-08-01 2009-02-05 Panasonic Corporation 不揮発性記憶装置
JP5170706B2 (ja) 2007-08-31 2013-03-27 国立大学法人東京工業大学 スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
JP5191834B2 (ja) * 2008-08-12 2013-05-08 セイコーインスツル株式会社 半導体不揮発性記憶装置
US8194438B2 (en) * 2009-02-12 2012-06-05 Seagate Technology Llc nvSRAM having variable magnetic resistors
JP5234547B2 (ja) 2009-03-27 2013-07-10 国立大学法人東京工業大学 電子回路
KR20110074285A (ko) * 2009-12-24 2011-06-30 삼성전자주식회사 부분 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및 이를 구비하는 반도체 메모리 시스템
US8488363B2 (en) * 2010-05-11 2013-07-16 Qualcomm Incorporated Write energy conservation in memory
JP2012133829A (ja) * 2010-12-20 2012-07-12 Sony Corp 記憶装置、書込制御方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1685439A (zh) * 2002-07-29 2005-10-19 索尼株式会社 复合存储电路和包括复合存储电路的半导体装置

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