CN104321820B - 具备双稳态电路和非易失性元件的存储电路 - Google Patents

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Abstract

存储电路具备：双稳态电路(30)，其存储数据；非易失性元件(MTJ1、MTJ2)，其非易失性地存入在所述双稳态电路中存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；和控制部，在不从所述双稳态电路进行数据的读出或写入的期间长于给定期间的情况下，非易失性地存入在所述双稳态电路中存储的数据，并切断所述双稳态电路的电源，在不进行所述数据的读出或写入的期间短于所述给定期间的情况下，不进行存储在所述双稳态电路中的数据的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。

Description

具备双稳态电路和非易失性元件的存储电路
技术领域
本发明涉及存储电路，例如涉及具备双稳态电路和非易失性元件的存储电路。
背景技术
已知一种存储装置(例如专利文献1)，将存储在SRAM(Static Random AccessMemory，静态随机存取存储器)的双稳态电路的数据非易失性地存入(store)到铁磁性隧道结元件(MTJ)，切断双稳态电路的电源，之后，在双稳态电路的电源接通时将数据从MTJ恢复(restore)至双稳态电路。通过将该存储装置用在微处理器、系统级芯片、微控制器、FPGA(Field Programmable Gate Array，现场可编程门阵列)或CMOS(Complementary MetalOxide Semiconductor，互补金属氧化物半导体)逻辑等中，能削减消耗电力。
在先技术文献
专利文献
专利文献1：国际公开2009/028298号
发明的概要
发明要解决的课题
在专利文献1的存储电路中，由于能将双稳态电路的数据非易失性地存入MTJ，因此能切断双稳态电路的电源。由此，能大幅抑制待机时的消耗电力。但是，在电源接通的期间，与通常的SRAM相比，消耗电力变大。
发明内容
本发明鉴于上述课题而提出，目的在于削减消耗电力。
用于解决课题的手段
本发明的存储电路的特征在于，具备：双稳态电路，其存储数据；非易失性元件，其非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；和控制部，其在不从所述双稳态电路进行数据的读出或写入的期间长于给定期间的情况下，非易失性地存入被所述双稳态电路所存储的数据，并切断所述双稳态电路的电源，在不进行所述数据的读出或写入的期间短于所述给定期间的情况下，不进行存储在所述双稳态电路的数据的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。根据本发明，能削减消耗电力。
在上述构成的基础上，能构成为：所述控制部判定不从所述双稳态电路进行数据的读出或写入的期间长于还是短于给定期间，在判定为不从所述双稳态电路进行数据的读出或写入的期间长于给定期间的情况下，非易失性地存入被所述双稳态电路所存储的数据，并切断所述双稳态电路的电源，在判定为不进行所述数据的读出或写入的期间短于所述给定期间的情况下，不进行存储在所述双稳态电路的数据的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。
在上述构成的基础上，所述给定期间为如下期间以上的长度，该期间为：在所述给定期间的时间段使所述双稳态电路的电源电压较低的情况下的消耗电力与将数据存入所述非易失性元件以及使其恢复时的消耗电力相同的期间。
在上述构成的基础上，能构成为：将从用于将数据存入所述非易失性元件的能量中减去在将数据存入所述非易失性元件的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为Estore SC，将从用于从所述非易失性元件恢复数据的能量中减去在从所述非易失性元件恢复数据的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为Erestore SC，将使所述双稳态电路的电源电压较低的情况下的消耗电流设为ILS NV，将切断所述双稳态电路的电源的情况下的消耗电流设为IL SD，将使所述双稳态电路的电源电压较低的情况下的电源电压设为Vsleep的情况下，则所述给定期间为(Estore SC+Erestore SC)/((ILS NV-IL SD)×Vsleep)以上。
在上述构成的基础上，能构成为：所述非易失性元件的一端与所述双稳态电路内的节点连接，另一端与控制线连接。
在上述构成的基础上，能构成为：所述非易失性元件通过在所述一端与所述另一端间流过的电流来非易失性地存入被所述双稳态电路所存储的数据。
在上述构成的基础上，能构成为：所述双稳态电路包含互补的第1节点以及第2节点，所述非易失性元件包含：一端与所述第1节点连接、另一端与所述控制线连接的第1非易失性元件；和一端与所述第2节点连接、另一端连接在与所述控制线之间的第2非易失性元件。
在上述构成的基础上，存储电路具备：MOSFET，其源极以及漏极在所述节点与所述控制线之间与所述非易失性元件串联连接；和控制部，其使所述双稳态电路存储数据的期间的所述控制线的电压，高于将存储在所述双稳态电路的数据非易失性地存入所述非易失性元件的期间对所述控制线施加的最低的电压。
在上述构成的基础上，能构成为：所述控制部使所述双稳态电路存储数据的期间的所述控制线的电压高于切断所述双稳态电路的电源的期间的所述控制线的电压。
在上述构成的基础上，能构成为：所述非易失性元件是铁磁性隧道结元件。
本发明的存储电路的特征在于，具备：双稳态电路，其存储数据；非易失性元件，其一端与所述双稳态电路内的节点连接，另一端与控制线连接，通过在所述一端与所述另一端之间流过的电流来变更电阻值，由此非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路品；FET，其源极以及漏极在所述节点与所述控制线之间与所述非易失性元件串联连接；和控制部，使在将非易失性地存入所述非易失性元件中的数据恢复至所述双稳态电路的期间对所述FET的栅极施加的电压，低于在对所述双稳态电路易失性地写入以及读出数据的期间对所述双稳态电路施加的电源电压。根据本发明，能削减消耗电力。
在上述构成中，能构成为：所述控制部使在将存储在所述双稳态电路的数据非易失性地存入所述非易失性元件的期间对所述栅极施加的电压低于所述电源电压。
在上述构成的基础上，能构成为：所述控制部使在将存储在所述双稳态电路的数据非易失性地存入所述非易失性元件的期间对所述控制线施加的最高的电压低于所述电源电压。
发明的效果
根据本发明，能削减消耗电力。
附图说明
图1(a)以及图1(c)是表示铁磁性隧道结元件的一例的图。图1(b)是表示铁磁性隧道结元件40的电流-电压特性的图。
图2是存储单元的电路图。
图3是表示存储单元的控制的时序图。
图4(a)以及图4(b)是表示存储单元的另外的示例的电路图。
图5(a)以及图5(b)是表示实施例1所涉及的存储电路以及存储单元的框图。
图6是表示电源以及控制线的电压的时序图。
图7是表示相对于电源的存储单元的漏电流的模拟结果的图。
图8是在实施例1所涉及的存储电路中比较关停和休眠状态的消耗电流的示意图。
图9是比较实施例1所涉及的存储电路和6T-SRAM的消耗电流的示意图。
图10是表示控制部的控制的流程图。
图11是模拟存入期间中的控制线CTRL以及开关线SR的电压以及流过铁磁性隧道结元件MTJ1以及MTJ2的电流I1以及I2的时序图。
图12(a)以及图12(b)分别是模拟存入期间的双稳态电路的特性图。
图13是模拟恢复期间中的电源Vsupply以及开关线SR的电压以及流过铁磁性隧道结元件MTJ1以及MTJ2的电流I1以及I2的时序图。
图14(a)到图14(c)分别是模拟恢复期间的节点Q以及QB处的电位的变化的图。
具体实施方式
首先，作为非易失性元件说明铁磁性隧道结元件。图1(a)是表示铁磁性隧道结元件的一例的图。铁磁性隧道结元件40具有：铁磁性电极自由层42、铁磁性电极钉扎层46、和设于铁磁性电极自由层42与铁磁性电极钉扎(pin)层46间的隧道绝缘膜44。铁磁性电极自由层42以及铁磁性电极钉扎层46由铁磁性金属、半金属(half metal)铁磁性体或铁磁性半导体构成。铁磁性电极自由层42能变更磁化方向。另一方面，铁磁性电极钉扎层46的磁化方向被固定。将铁磁性电极自由层42和铁磁性电极钉扎层46的磁化方向平行的状态称作平行磁化，将反平行的情况称作反平行磁化。
图1(b)是表示铁磁性隧道结元件40的电流-电压特性的图。如图1(a)那样，针对铁磁性电极钉扎层46，以对铁磁性电极自由层42施加的电压V以及从铁磁性电极自由层42流向铁磁性电极钉扎层46的电流I来进行定义。如图1(c)那样定义此时的铁磁性隧道结元件40的符号。参考图1(b)，平行磁化状态的铁磁性隧道结元件40的电阻Rp小于反平行磁化状态的铁磁性隧道结元件40的电阻Rap。一般，Rp和Rap是对铁磁性隧道结施加的电压的函数，但以下近似地将电阻值设为恒定的电阻来进行处置。在Rp和Rap不是恒定电阻的情况下，以下的讨论也同样成立。
在反平行磁化状态下，在对铁磁性隧道结元件40施加的电压V变大时，电流I以电阻Rap的倒数的倾斜度变大(图1(b)的A)。在电流I超出阈值电流ITF时，通过从铁磁性电极钉扎层46注入到铁磁性电极自由层42的铁磁性电极钉扎层46的多数自旋的电子，铁磁性电极自由层42的磁化方向反转，成为平行磁化状态(图1(b)的B)。由此，铁磁性隧道结元件40的电阻成为Rp。另一方面，在平行磁化状态下流过负的电流I(图1(b)的C)，在电流I负向超出阈值电流ITR时，从铁磁性电极自由层42注入到铁磁性电极钉扎层46的电子中的铁磁性电极自由层42的少数自旋的电子被铁磁性电极钉扎层46反射。由此，铁磁性电极自由层42的磁化方向反转，成为反平行磁化状态(图1(b)的D)。
如此，将通过自旋极化的电荷的注入来变更磁化方向的使铁磁性电极自由层42的磁化方向反转的方法称作自旋注入磁化反转法。自旋注入磁化反转法与使磁场产生来变更磁化方向的方法相比，有能削减磁化方向的变更所需要的消耗电力的可能性。另外，与使磁场产生来变更磁化方向的方法相比，由于没有漏磁场的问题，因此在选择单元以外的单元难以受到发生误写入或误删除的干扰的影响，面向高密度集成化。
接下来，说明具有双稳态电路和铁磁性隧道结元件的存储单元的示例。图2是存储单元的电路图。如图2所示那样，存储单元100具有第1逆变器电路10、第2逆变器电路20、铁磁性隧道结元件MTJ1以及MTJ2。第1逆变器电路10和第2逆变器电路20环状连接，构成双稳态电路30。第1逆变器电路10具有nMOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)m2以及pMOSFETm1。第2逆变器电路20具有nMOSFETm4以及pMOSFETm3。
第1逆变器电路10和第2逆变器电路20所连接的节点分别是节点Q、QB。节点Q和节点QB是相互互补节点，双稳态电路30通过节点Q以及节点QB分别成为高电平以及低电平、或者节点Q以及节点QB分别成为低电平以及高电平而成为稳定状态。双稳态电路30通过成为稳定状态而能存储数据。
节点Q以及QB分别经由MOSFETm5以及m6与输入输出线D以及DB连接。MOSFETm5以及m6的栅极与字线WL连接。由MOSFETm1到m6形成6MOSFET型的SRAM。
在节点Q与控制线CTRL之间连接FETm7和铁磁性隧道结元件MTJ1，在节点QB与控制线CTRL之间连接FETm8和铁磁性隧道结元件MTJ2。FETm7以及m8的源极以及漏极的一方分别与节点Q以及QB连接，源极以及漏极的另一方分别与铁磁性隧道结元件MTJ1以及MTJ2连接。另外，FETm7以及m8的栅极与开关线SR连接。另外，FETm7以及m8也可以分别连接在铁磁性隧道结元件MTJ1以及MTJ2与控制线CTRL之间。即，FETm7以及m8的源极以及漏极在节点Q以及QB与控制线CTRL之间相对于铁磁性隧道结元件MTJ1以及MTJ2串联连接即可。另外，也可以不设FETm7以及m8。
数据向双稳态电路30的写入以及读出与现有的SRAM相同地进行。即，通过将字线WL设为高电平，使FETm5以及m6为导通状态，对双稳态电路30写入输入输出线D以及DB的数据。另外，通过将输入输出线D以及DB设为等电位的浮置状态、将字线WL设为高电平、将FETm5以及m6设为导通状态，能将双稳态电路30的数据读出到输入输出线D以及DB。通过将FETm5以及m6设为切断状态，保持双稳态电路30的数据。另外，在数据向双稳态电路30的写入、读出、以及保持时，优选将开关线SR设为低电平，将FETm7以及m8设为切断状态。由此，能抑制节点Q以及QB与控制线CTRL间的电流，能削减消耗电力。
图3是表示存储单元的控制的时序图。另外，影线区域表示不确定是高电平还是低电平。参考图3，在初始状态，提供电源电压Vsupply，控制线CTRL以及开关线SR是低电平。通过将字线WL设为高电平、将输入输出线D、DB分别设为高电平以及低电平、或者分别设为低电平以及高电平来进行数据向双稳态电路30的写入。通过在期间T1将开关线SR以及控制线CTRL设为高电平，在期间T2将开关线SR设为高电平，将控制线CTRL设为低电平，来进行数据从双稳态电路30向铁磁性隧道结元件MTJ1以及MTJ2的存入。
在节点Q以及QB分别为高电平以及低电平时，在T2的结束处，铁磁性隧道结元件MTJ1以及MTJ2分别成为高电阻以及低电阻。在节点Q以及QB分别为低电平以及高电平时，在T2的结束处，铁磁性隧道结元件MTJ1以及MTJ2分别成为低电阻以及高电阻。这样，双稳态电路30的数据被存入到铁磁性隧道结元件MTJ1以及MTJ2。
之后，通过将电源电压Vsupply设为0V，存储单元成为关停(shutdown)状态。此时，由于电流不流过存储单元，因此能抑制消耗电力。在期间T3将控制线CTRL设为低电平、将开关线SR设为高电平，在该状态下使电源电压Vsupply从0V上升，由此进行数据从铁磁性隧道结元件MTJ1以及MTJ2向双稳态电路30的恢复。
在铁磁性隧道结元件MTJ1以及MTJ2分别为高电阻以及低电阻时，在T3的结束处，节点Q以及QB分别成为高电平以及低电平。在铁磁性隧道结元件MTJ1以及MTJ2分别为低电阻以及高电阻时，在T3的结束处，节点Q以及QB分别成为低电平以及高电平。如此，非易失性地存储在铁磁性隧道结元件MTJ1以及MTJ2中的数据恢复到双稳态电路。
通过将字线WL设为高电平来进行数据从双稳态电路30的读出。
图4(a)以及图4(b)是表示存储单元的另外的示例的电路图。如图4(a)所示那样，能取代铁磁性隧道结元件MTJ2而使用电阻R1。如图4(b)所示那样，不将节点QB与控制线CTRL间连接。如图4(a)以及图4(b)所示那样，铁磁性隧道结元件也可以仅连接在节点Q以及QB的一方与控制线CTRL之间。另外，FETm7也可以分别连接在铁磁性隧道结元件MTJ1与控制线CTRL之间。另外，也可以不设FETm7。在以下的实施例中，以图2中示出的存储单元100为例进行了说明，但也可以使用图4(a)以及图4(b)中示出的存储单元。另外，作为非易失性元件，以铁磁性隧道结元件为例进行了说明，但也可以使用电阻变化元件、相变化元件或铁电体元件等其它的非易失性元件。
实施例1
图5(a)以及图5(b)是表示实施例1所涉及的存储电路以及存储单元的框图。参考图5(a)，存储电路103具备：存储器区域77、列解码器71、列驱动器72、行解码器73、行驱动器74以及控制部85。在存储器区域77矩阵状地配置多个存储单元75。列解码器71以及行解码器73从地址信号选择列以及行。列驱动器72对所选择的列的输入输出线D、DB以及控制线CTRL施加电压等。行驱动器74对所选择的行的字线WL、开关线SR以及控制线CTRL施加电压等。控制部85经由列解码器71、列驱动器72、行解码器73、行驱动器74对存储单元75的输入输出线D、DB、字线WL、开关线SR以及控制线CTRL施加电压等。另外，在列驱动器72对控制线施加电压时，控制线与每个存储单元连接。如图5(b)所示，存储单元75例如与图2的存储单元100相同。
另外，在行驱动器74对控制线CTRL施加电压的情况下，例如控制线CTRL与排列成行的每个存储单元75连接。在列驱动器72对控制线CTRL施加电压的情况下，例如，控制线CTRL与排列成列的存储单元75公共连接。
图6是表示电源以及控制线的电压的时序图。参考图6，在将数据保持在双稳态电路30的期间中有休眠期间和通常期间。通常期间是易失性地读出以及重写双稳态电路30的数据的期间。休眠期间是仅保持双稳态电路30的数据而不进行数据的读出以及改写的期间。在休眠期间，相对于通常期间，使提供给双稳态电路30的电源的电压Vsupply低到能保持数据的程度。例如，将通常期间的Vsupply设为1.1V，将休眠期间的Vsupply设为0.9V。由此，能抑制消耗电力。
在将休眠期间以及通常期间的控制线CTRL的电压设为0V(低电平的电压)时，由于MOSFETm7以及m8的漏电流而消耗电力变大。为此，将控制线CTRL的电压设为大于0V。由此，能使MOSFETm7以及m8的漏电流较小，能抑制消耗电力。
在存入期间，将控制线CTRL的电压设为0V，之后设为1.1V。在关停期间，将电源电压Vsupply以及控制线CTRL设为0V。
图7是表示相对于电源的存储单元的漏电流的模拟结果的图。点线在图5(b)中表示不设MOSFETm7、m8、铁磁性隧道结元件MTJ1以及MTJ2的6晶体管SRAM(6T-SRAM)单元的漏电流。虚线表示将控制线CTRL的电压设为0V的情况下的漏电流，实线表示将控制线CTRL的电压设为0.1V的情况下的漏电流。如图7所示，能通过控制控制线CTRL的电压来抑制存储单元的消耗电力。
图8是在实施例1所涉及的存储电路中比较关停和休眠状态的消耗电流的示意图。图9是比较实施例1所涉及的存储电路和6T-SRAM的消耗电流的示意图。图8的实线表示存储电路103中的各期间的消耗电流。图8的虚线表示不进行存储单元75的关停而设为休眠状态的情况下的消耗电流。在图9中，实线表示存储电路103中的各期间的消耗电流。虚线表示使用6T-SRAM单元的存储电路的消耗电流。点线表示使用6T-SRAM单元的存储电路的通常期间的消耗电流。
将休眠期间的长度设为τsleep，将6T-SRAM的电流设为ILS V，将实施例1的电流设为ILS NV。将通常期间的长度设为τact，将6T-SRAM的电流设为IL V，将实施例1的电流设为IL NV。将存入期间的长度设为τst，将电流设为IMTJ。将关停期间的长度设为τSD，将实施例1电流设为IL SD。将恢复期间的长度设为τret，将实施例1电流设为IRush。将休眠期间和通常期间的合计的长度设为τexe。将从休眠期间到恢复期间为止的长度设为τcyc。
如图9所示那样，在休眠期间以及通常期间，由于在MOSFETm7以及m8流过漏电流，因此实施例1的存储电路103的消耗电流大于6T-SRAM。在存入期间以及恢复期间，由于在铁磁性隧道结元件MTJ1以及MTJ2流过电流，因此实施例1的消耗电流变大。在关停期间，实施例1的存储电路103虽然微弱地流过漏电流，但消耗电流变得充分小。在6T-SRAM，由于不能关停，因此存入期间、关停期间以及恢复期间成为休眠期间。
图10是表示控制部的控制的流程图。参考图10，示出不从双稳态电路30进行数据的读出或写入的非访问期间的情况下的控制。控制部85取得非访问期间(步骤S10)。非访问期间例如从控制存储电路103的CPU(Central Processing Unit，中央处理器)等取得。控制部85判定非访问期间是否长于给定期间T0(步骤S12)。在“是”的情况下，控制部85将双稳态电路30的数据存入到铁磁性隧道结元件MTJ1以及MTJ2(步骤S14)。之后，控制部85通过切断电源电压Vsupply来进行关停(步骤S16)。控制部85判定是否进行恢复(步骤S18)。在例如经过了非访问期间的情况下，或在取得从CPU等向存储单元75的访问的信号的情况下，控制部85判断为进行恢复。在“是”的情况下，控制部85将存入到铁磁性隧道结元件MTJ1以及MTJ2的数据恢复到双稳态电路30(步骤S20)。之后，结束。在“否”的情况下，返回步骤S18。
在步骤S12为“否”的情况下，控制部85使双稳态电路30的电源电压Vsupply较低，将存储单元75设为休眠状态(步骤S22)。控制部85判定是否使双稳态电路30返回至通常状态(步骤S18)。例如，在经过了非访问期间的情况下，或者在取得从CPU等向存储单元75的访问的信号的情况下，控制部85判断为返回至通常状态(步骤S24)。在“是”的情况下，控制部85将双稳态电路30的电源电压Vsupply设为通常状态，将存储单元75设为通常状态(步骤S26)。之后，结束。在“否”的情况下，返回步骤S24。
根据实施例1，如步骤S14以及16那样，在非访问期间长于给定期间T0的情况下，控制部85将存储在双稳态电路30的数据非易失性地存入，并切断双稳态电路30的电源。如步骤S22那样，在非访问期间短于给定期间T0的情况下，不进行存储在双稳态电路30的数据的非易失性的存入，使双稳态电路30的电源电压Vsupply低于从双稳态电路30读出或写入数据时的电压。即，将存储单元75设为休眠状态。如图8所示，在存入期间以及恢复期间，消耗电流增大。因而，在非访问期间短的情况下，不进行关停而设为休眠状态更能抑制整体的消耗电力。另一方面，在非访问期间长的情况下，进行关停更能抑制整体的消耗电力。因而，在实施例1中能抑制消耗电力。
作为给定期间T0，能使用自我比较无消耗(breakeven)期间(BETSC)。BETSC是在非访问期间设为关停的情况和设为休眠的情况的消耗电力成为相等的这种关停期间。例如，BETSC是将给定期间T0设为休眠状态的情况下的消耗电力、与将数据存入以及恢复至铁磁性隧道结元件MTJ1以及MTJ2的期间的消耗电力和在给定期间进行关停的情况下由漏电流消耗的消耗电力之和成为相同的期间。为了抑制存储电路103的消耗电力，优选将给定期间T0设为与BETSC相同的某个长度或BETSC以上的某个长度。
另外，关停期间的漏电流是即使例如断开双稳态电路30的电源也由于电源电压不会完全成为0V而流过的电流。此外，包含在关停期间流过的电流。例如，在电源电压Vsupply与电源之间设置休眠晶体管，通过断开休眠晶体管来将关停期间的电源电压Vsupply设为0V。若在休眠晶体管存在微弱的漏电流，则在存储单元也流过漏电流。由此，有时不能使关停期间的漏电流完全为零。
在能忽略关停期间的漏电流所引起的消耗电力的情况下，还能使BETSC为：将给定期间T0设为休眠状态的情况下的消耗电力与将数据存入以及恢复至铁磁性隧道结元件MTJ1以及MTJ2的期间的消耗电力相同的期间。
在图8中，区域50是进行存入的情况下的电流与休眠状态的电流之差。区域52是进行恢复的情况下的电流与休眠状态的电流之差。将相当于区域50的能量(从用于将数据存入到铁磁性隧道结元件的能量中减去将存入期间存储单元75设为休眠状态的情况下的能量而得到的能量)设为Estore SC，将相当于区域52的能量(从用于从铁磁性隧道结元件恢复数据的能量中减去将恢复期间存储单元75设为休眠状态的情况下的能量而得到的能量)设为Erestore SC。将休眠期间的消耗电流设为ILS NV，将关停期间的消耗电流设为IL SD，将休眠期间的电源电压设为Vsleep。此时，期间BETSC能以数式1表征。
[数式1]
在图9中，将从存入所需要的能量减去在6T-SRAM的休眠状态下的对应的期间的能量而得到的能量设为Estore，将从恢复所需要的能量减去在6T-SRAM的休眠状态下的对应的期间的能量而得到的能量设为Erestore。休眠期间的占空比rsleep＝(τsleep/τexe)。ηL V＝(IL NV-IL V)/(ILS V-IL SD)、ηLS NV＝(ILS NV-ILS V)/(ILS V-IL SD)。此时，与6T-SRAM比较的无消耗期间BET能以数式2表征。
[数式2]
如此，在比较实施例1所涉及的存储电路和6T-SRAM的消耗电力的情况下，若期间BET如以上那样，则相对于6T-SRAM能得到省电力效果。
在实施例1中，以在双稳态电路30与控制线CTRL间连接铁磁性隧道结元件MTJ1以及MTJ2的情况为例进行了说明，但只要能将数据非易失性地存入铁磁性隧道结元件等的非易失性元件，则也可以是其它电路构成。例如，也可以如图4(a)以及图4(b)那样，在双稳态电路30内的1个节点Q或QB与控制线CTRL间设置1个铁磁性隧道结元件。
在如铁磁性隧道结元件那样通过流过两端之间的电流来非易失性地存入存储在双稳态电路30的数据的非易失性元件的情况下，存入期间的消耗电流变大。因此，优选通过非访问期间和给定期间的比较来判定是否进行关停。
如图7那样，控制部85使双稳态电路30存储数据的期间(休眠期间以及通常期间)的控制线CTRL的电压高于在将存储在双稳态电路30数据非易失性地存入非易失性元件的期间(存入期间)对控制线CTRL施加的最低的电压。由此，能抑制存储单元75的消耗电力。
另外，如图7那样，控制部85使双稳态电路30存储数据的期间的控制线CTRL的电压高于切断双稳态电路30的电源的期间(关停期间)的控制线CTRL的电压。由此，能抑制存储单元的消耗电力。
实施例2
实施例2中的存储电路的构成与实施例1的图5相同，省略说明。图11是模拟存入期间的控制线CTRL以及开关线SR的电压以及流过铁磁性隧道结元件MTJ1以及MTJ2的电流I1以及I2的时序图。另外，针对使铁磁性隧道结元件MTJ1从低电阻向高电阻变化、使铁磁性隧道结元件MTJ2从高电阻向低电阻变化的情况进行模拟。点线表示控制线CTRL以及开关线SR的电压为1.1V(VDD)时，虚线表示控制线CTRL的以及开关线SR的电压分别为1.1V以及0.7V时，实线表示控制线CTRL的以及开关线SR的电压分别为0.4V以及0.7V时。
电流I1以及I2将从双稳态电路30向控制线CTRL的电流设为正，电流Ic表示铁磁性隧道结元件的电阻发生变化的电流。即，若电流I1以及I2的绝对值是大于电流Ic的电流，则铁磁性隧道结元件的电阻发生变化。
在控制线CTRL为0V时，将开关线SR的电压设为0.7V，即便使流过MOSFETm7的电流I1较低，但如果电流I1的绝对值大于Ic，则铁磁性隧道结元件MTJ1从低电阻向高电阻变化。在对控制线CTRL施加正电压时，将开关线SR的电压设为0.7V，即便使流过MOSFETm8的电流I2的绝对值较低，但如果I2的绝对值大于Ic的绝对值，则铁磁性隧道结元件MTJ2从高电阻向低电阻变化。进而，即使将控制线CTRL的电压设为0.4V，铁磁性隧道结元件MTJ2也从高电阻向低电阻变化。如此，通过使开关线SR以及控制线CTRL的电压较低，能抑制消耗电力，且进行存入。
另外，电流I2的绝对值大于电流I1的原因在于：相对于MOSFETm8的源极与节点QB连接，MOSFETm7的源极经由电阻(铁磁性隧道结元件)与控制线CTRL连接。
图12(a)以及图12(b)分别是模拟存入期间的双稳态电路的特性的图。图12(a)以及图12(b)表示在存入期间在铁磁性隧道结元件流过电流时的相对于节点Q的节点QB的电压。箭头是模拟时的扫描的方向。参考图12(a)，分别用点线、虚线以及实线表示在使铁磁性隧道结元件MTJ1从低电阻向高电阻变更时(在图11在控制线为0V时)开关线SR的电压为1.1V、0.85V以及0.7V时。如图12(a)那样，随着开关线SR的电压变低，双稳态电路30的噪声富余量增大。
参考图12(b)，分别用实线、虚线以及点线表示在使铁磁性隧道结元件MTJ2从高电阻向低电阻变更时(在图11中控制线为正电压时)开关线SR以及控制线CTRL的电压为1.1V以及0.65V、0.85V以及0.5V、还有0.7V以及0.4V时。如图12(b)所示，随着开关线SR以及控制线CTRL的电压变低，双稳态电路30的噪声富余量增大。
实施例3
实施例3中的存储电路的构成与实施例1的图5(a)以及图5(b)相同，省略说明。图13是模拟恢复期间的电源电压Vsupply以及开关线SR的电压以及流过铁磁性隧道结元件MTJ1以及MTJ2的电流I1以及I2的时序图。另外，模拟将铁磁性隧道结元件MTJ1设为高电阻、将铁磁性隧道结元件MTJ2设为低电阻的情况。点线表示开关线SR的电压为1.1V(VDD)时，实线表示开关线SR的电压为0.7V时。在电源电压Vsupply上升时，与点线相比，实线的电流I1以及I2都小。因而，能抑制消耗电力。
图14(a)到图14(c)分别是模拟恢复期间的节点Q以及QB处的电位的变化的图。表示铁磁性隧道结元件MTJ1以及MTJ2分别为高电阻以及低电阻、开关线SR的电压为1.1V、0.85V以及0.7V时。图14(a)到图14(c)对应于将使恢复期间的电源电压Vsupply斜坡上升的情况下的电源电压的上升率分别设为0.011V/n秒、0.11V/n秒以及1.1V/n秒的情况。在任意的上升率中，都是在开关线SR的电压为0.7V处，节点QB的电压不变高而节点Q的电压VQ被恢复为高电平。如此，开关线SR的电压小的情况下能稳定地将数据恢复至双稳态电路30。
根据实施例2以及3，控制部85使在将存储在双稳态电路30的数据非易失性地存入非易失性元件的期间(存入期间)或将非易失性地存入非易失性元件的数据恢复至双稳态电路30的期间(恢复期间)对MOSFETm7以及m8的栅极施加的电压，低于在对双稳态电路30易失性地写入以及读出数据的期间(通常期间)施加给双稳态电路30的电源电压Vsupply。由此，能削减消耗电力，且稳定地保持双稳态电路30。进而，即便使电源电压的上升率快也能稳定地保持双稳态电路30。
如实施例3那样，控制部85使在存入期间对控制线CTRL施加的最高的电压低于电源电压Vsupply。由此，能削减消耗电力，且稳定地保持双稳态电路30。
以上，详述了本发明的优选的实施例，但本发明并不限定于相关的特定的实施例，能在记载于权利要求的范围的本发明的要旨的范围内进行各种变形、变更。
标号的说明
10、20 逆变器
30 双稳态电路
85 控制部
MTJ1、MTJ2 铁磁性隧道结元件

Claims (13)

1.一种存储电路，其特征在于，具备：
双稳态电路，其存储数据；
非易失性元件，其非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；和
控制部，在不从所述双稳态电路进行数据的读出或写入的期间比给定期间长的情况下，将存储在所述双稳态电路中的数据非易失性地存入所述非易失性元件，并且切断所述双稳态电路的电源，在不进行所述数据的读出或写入的期间比所述给定期间短的情况下，不进行存储在所述双稳态电路中的数据向所述非易失性元件的非易失性的存入，而使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。
2.根据权利要求1所述的存储电路，其特征在于，
所述控制部判定不从所述双稳态电路进行数据的读出或写入的期间比给定期间长还是短，
在判定为不从所述双稳态电路进行数据的读出或写入的期间比给定期间长的情况下，将存储在所述双稳态电路中的数据非易失性地存入所述非易失性元件，并且切断所述双稳态电路的电源，
在判定为不进行所述数据的读出或写入的期间比所述给定期间短的情况下，不进行存储在所述双稳态电路中的数据向所述非易失性元件的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。
3.根据权利要求1或2所述的存储电路，其特征在于，
所述给定期间为如下期间以上的长度，该期间为：在所述给定期间的时间段使所述双稳态电路的电源电压较低的情况下的能量与将数据存入所述非易失性元件以及使其恢复时的能量相同的期间。
4.根据权利要求1或2所述的存储电路，其特征在于，
将从用于将数据存入所述非易失性元件的能量中减去在将数据存入所述非易失性元件的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为Estore SC、
将从用于从所述非易失性元件恢复数据的能量中减去在从所述非易失性元件恢复数据的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为Erestore SC、
将使所述双稳态电路的电源电压较低的情况下的消耗电流设为ILS NV、
将切断所述双稳态电路的电源的情况下的消耗电流设为IL SD、
将使所述双稳态电路的电源电压较低的情况下的电源电压设为Vsleep时，
所述给定期间为：(Estore SC+Erestore SC)/((ILS NV-IL SD)×Vsleep)以上。
5.根据权利要求1或2所述的存储电路，其特征在于，
所述非易失性元件的一端与所述双稳态电路内的节点连接，另一端与控制线连接。
6.根据权利要求5所述的存储电路，其特征在于，
所述非易失性元件通过在所述一端与所述另一端之间流过的电流来非易失性地存入被所述双稳态电路所存储的数据。
7.根据权利要求5所述的存储电路，其特征在于，
所述双稳态电路包含互补的第1节点以及第2节点，
所述非易失性元件包含：第1非易失性元件，一端与所述第1节点连接，另一端与所述控制线连接；和第2非易失性元件，一端与所述第2节点连接，另一端连接在与所述控制线之间。
8.根据权利要求5所述的存储电路，其特征在于，
所述存储电路具备：
MOSFET，其源极以及漏极在所述节点与所述控制线之间与所述非易失性元件串联连接；和
控制部，其使所述双稳态电路存储着数据的期间的所述控制线的电压，高于在将存储在所述双稳态电路中的数据非易失性地存入到所述非易失性元件的期间对所述控制线施加的最低的电压。
9.根据权利要求8所述的存储电路，其特征在于，
所述控制部，使所述双稳态电路存储着数据的期间的所述控制线的电压，高于将所述双稳态电路的电源切断的期间的所述控制线的电压。
10.根据权利要求1或2所述的存储电路，其特征在于，
所述非易失性元件是铁磁性隧道结元件。
11.一种存储电路，其特征在于，具备：
双稳态电路，其存储数据；
非易失性元件，其一端与所述双稳态电路内的节点连接，另一端与控制线连接，通过在所述一端与所述另一端之间流过的电流来变更电阻值，由此非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；
FET，其源极以及漏极在所述节点与所述控制线之间与所述非易失性元件串联连接；和
控制部，其使在将非易失性地存入所述非易失性元件的数据恢复至所述双稳态电路的期间对所述FET的栅极施加的电压，低于在对所述双稳态电路易失性地写入以及读出数据的期间对所述双稳态电路施加的电源电压。
12.根据权利要求11所述的存储电路，其特征在于，
所述控制部使在将存储在所述双稳态电路中的数据非易失性地存入所述非易失性元件的期间对所述栅极施加的电压低于所述电源电压。
13.根据权利要求11或12所述的存储电路，其特征在于，
所述控制部使在将存储在所述双稳态电路中的数据非易失性地存入所述非易失性元件的期间对所述控制线施加的最高的电压低于所述电源电压。
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