CN107683506A - 半导体设备 - Google Patents

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Abstract

本发明涉及一种允许使由于将数据写入到非易失性存储单元中而产生的能量消耗最小化的半导体设备。写入控制电路34存储与存储在MTJ元件MTJ1、MTJ2中的数据相同的数据。当将由从锁存器32保持的数据存储在MTJ元件MTJ1、MTJ2中时，写入控制电路34进行控制以通过将存储在其中的数据与由从锁存器32保持的数据进行比较来确定是否将由从锁存器32保持的数据写入到MTJ元件MTJ1、MTJ2。当存储在其中的数据与由从锁存器32保持的数据相匹配时，写入控制电路34进行控制以确定不将数据写入到MTJ元件MTJ1、MTJ2中。

Description

半导体设备
技术领域
本发明涉及半导体设备。
背景技术
一般而言，作为降低大规模集成电路(LSI)的功耗的技术，即用于切断供给半导体芯片内部的电路(内部电路)的电源电压并将内部电路置于所谓的睡眠状态的技术，已知有所谓的功率门控。与功率门控有关的技术包括防止内部状态或内部数据在切断电源电压之后被擦除的技术。例如，专利文献1描述了通过其提供易失性寄存器和非易失性寄存器的技术。根据该技术，当电源电压的供给被切断时，数据被从易失性寄存器保存到非易失性寄存器，并且当重新开始电源电压的供给时，数据被从非易失性寄存器恢复到易失性寄存器。
例如，专利文献2描述了一种非易失性触发器电路，其在电源电压的供给被切断时使用组成非易失性存储部的磁隧道结(MTJ)元件来存储内部状态和内部数据。
图11描绘了使用构成非易失性存储部的MTJ元件的现有非易失性触发器电路的典型电路图。图11中所描绘的非易失性触发器电路1016包括主锁存器1030、从锁存器1032、正金属氧化物半导体(PMOS)晶体管P5和P6以及MTJ元件MTJ1和MTJ2。主锁存器1030包括反相器IV1和IV2，与非(NAND)电路NAND1以及传输门TG1至TG3。另外，从锁存器1032包括反相器IV5和IV6、PMOS晶体管P7、NAND电路NAND2以及传输门TG4。传输门TG1至TG4由时钟信号CB并且由时钟信号C(具有与时钟信号CLK的逻辑值相同的逻辑值)控制，所述时钟信号CB通过反相器IV10使时钟信号CLK反相而获得，所述时钟信号C由反相器IV11使反相器IV10的输出反相而获取。
在图11中所描绘的现有非易失性触发器电路1016中，如果要通过功率门控来切断电源电压的供给，则控制信号SR的逻辑值被设置为“0”以使栅极被施加控制信号SR的PMOS晶体管P5至P7导通。然后，连续地馈送控制信号CTRL的逻辑值“1”和“0”，从而将保持在从锁存器1032中的一位信息写入到MTJ元件MTJ1和MTJ2。在功率门控结束时，重新开始电源电压的供给，并且控制信号SR的逻辑值被设置为“0”，以使PMOS晶体管P5至P7导通。这允许通过使用MTJ元件MTJ1和MTJ2之间的电阻值中的差异来将在进行上述写入操作时可应用的内部电路状态恢复到从锁存器1032中。
引用列表
专利文献
专利文献1：JP 2014-225251A
专利文献2：JP 2015-35653A
发明内容
技术问题
图11中所描绘的非易失性触发器电路1016允许MTJ元件MTJ1和MTJ2在电源电压的供给被切断之后保留数据(非易失性数据保留)。然后进行功率门控操作以将非易失性触发器电路1016和由输出信号Q驱动的内部电路置于睡眠状态，从而降低能量消耗。此外，在功率门控操作之前和之后保留内部电路状态和内部数据。
然而，一个问题在于，当向MTJ元件MTJ1和MTJ2写入数据时，诸如图11中所描绘的现有非易失性触发器电路1016消耗大量的能量。
也就是说，当非易失性触发器电路1016在功率门控时将保留的数据存储到MTJ元件MTJ1和MTJ2中时，有必要使相对大的电流流向MTJ元件MTJ1和MTJ2。流向MTJ元件MTJ1和MTJ2的大电流使对MTJ元件MTJ1和MTJ2的写入操作需要消耗大量的能量。如果功率门控的时段(睡眠时段)相对短，则尽管电源电压的供给被切断，但是对MTJ元件MTJ1和MTJ2的写入操作的能量开销可能导致能量消耗的过度增加。即使睡眠时段相对长，对MTJ元件MTJ1和MTJ2的写入操作所需的大量能量也可能减少可由功率门控节省的能量消耗的量。
已经设计出本发明来解决上述问题。因此，本发明的一个目的是提供一种半导体设备，其能够减少将数据写入到非易失性存储部所消耗的能量的量。
问题的解决方案
根据本发明的第一方面，提供了一种半导体设备，包括：触发器；非易失性存储部，所述非易失性存储部被配置为存储保持在触发器中的数据；以及写入控制部，所述写入控制部被配置为如果在向自身设备的电源电压或接地电压的供给被切断的情况下、存储在非易失性存储部中的数据与保持在触发器中的数据不一致，则进行控制以将保持在触发器中的数据写入到非易失性存储部，如果存储在非易失性存储部中的数据与保持在触发器中的数据一致，则写入控制部还进行控制以不将保持在触发器中的数据写入到非易失性存储部。
根据本发明的第二方面，在根据上述第一方面的半导体设备中，写入控制部保留存储在非易失性存储部中的数据，并且基于保留的数据与保持在触发器中的数据之间的比较的结果来进行控制。
根据本发明的第三方面，根据上述第一或第二方面的半导体设备还包括第一开关元件，所述第一开关元件被配置为切换触发器与非易失性存储部之间的连接和断开。写入控制部在进行控制以写入数据时使第一开关元件将触发器与非易失性存储部连接，写入控制部在进行控制以不写入数据时还使第一开关元件将触发器从非易失性存储部断开。
根据本发明的第四方面，根据上述第一至第三方面中的任一项的半导体设备还包括恢复部，所述恢复部被配置为根据外部输入的恢复控制信号来恢复写入到非易失性存储部的数据，以便在重新开始向自身设备供给先前切断的电源电压或接地电压时恢复写入到非易失性存储部的数据。
根据本发明的第五方面，在根据上述第一至第四方面中的任一项的半导体设备中，恢复部包括第二开关元件，所述第二开关元件被配置为根据恢复控制信号来切换触发器与非易失性存储部之间的连接和断开。
根据本发明的第六方面，在根据上述第一至第五方面中的任一项的半导体设备中，非易失性存储部是磁隧道结元件。
发明的有利效果
因此，本发明提供了减少向非易失性存储部写入数据所消耗的能量的量的有利效果。
附图说明
图1是描绘第一实施例的典型半导体设备的框图。
图2是第一实施例的非易失性触发器电路的电路图。
图3是用于说明第一实施例的MTJ元件的层组成和操作的示意性横截面图。
图4是用于说明第一实施例的MTJ元件的操作的电压-电阻图。
图5是描绘当第一实施例的非易失性触发器电路的输入信号D的逻辑值为“1”时可应用的控制序列的时序图。
图6是描绘当第一实施例的非易失性触发器电路的输入信号D的逻辑值为“0”时可应用的控制序列的时序图。
图7是第二实施例的非易失性触发器电路的电路图。
图8是第三实施例的非易失性触发器电路的电路图。
图9是描绘当第三实施例的非易失性触发器电路的输入信号D的逻辑值为“1”时可应用的控制序列的时序图。
图10是第四实施例的非易失性触发器电路的电路图。
图11是现有的非易失性触发器电路的电路图。
具体实施方式
下面参照附图描述本发明的一些优选实施例。注意，贯穿附图，相似的附图标记指示具有相似功能的相似部件，对其的说明在多余的情况下将在下文中被省略。
第一实施例
首先说明如何配置本实施例的半导体集成电路。图1是描绘本实施例的典型半导体集成电路10的框图。
本实施例的半导体集成电路10包括睡眠控制电路12、电源开关14、非易失性触发器电路16和内部电路18。
本实施例的半导体集成电路10具有通过切断对内部电路18和其它部件的电源电压VDDV的供给(即，通过使相关电路进入所谓的睡眠状态)来降低功耗的功能。
睡眠控制电路12具有控制睡眠状态的功能(即，控制如何供给电源电压VDDV)。本实施例的睡眠控制电路12向电源开关14输出睡眠控制信号PS_EN。睡眠控制电路12还向非易失性触发器电路16输出控制信号Save(保存)、SR1、SR2和CTRL，其细节将稍后讨论。
电源开关14具有根据睡眠控制信号PS_EN切断电源电压VDDV的供给的功能。如图2中所描绘，本实施例的电源开关14通常使用PMOS晶体管P10。PMOS晶体管P10的栅极与睡眠控制电路12连接。睡眠控制信号PS_EN被从睡眠控制电路12输入到PMOS晶体管P10的栅极。
PMOS晶体管P10的源极与供给电源电压VDD的电源线连接。PMOS晶体管P10的漏极与供给电源电压VDDV的电源线连接。在本实施例的半导体集成电路10中，未进入睡眠状态的电路由电源电压VDD驱动；进入睡眠状态的电路由电源电压VDDV驱动。在本实施例中，在睡眠控制电路12的控制下的能够在功率门控时转变为睡眠状态的电路区域(即，由电源电压VDDV驱动的电路区域)被称为“功率门控(PG)区域”。
具体而言，在进行正常操作的正常状态下，睡眠控制电路12向电源开关14输出逻辑值为“0”(低电平)的睡眠控制信号PS_EN。该信号由此使电源开关14的PMOS晶体管P10导通，从而供给电源电压VDDV。另一方面，在功率门控期间的睡眠状态下，睡眠控制电路12向电源开关14输出逻辑值为“1”(高电平)的睡眠控制信号PS_EN。该信号由此关断电源开关14的PMOS晶体管P10。这切断了电源电压VDDV的供给并且阻止PG区域中的电路被电源电压VDDV驱动，从而引起睡眠状态。
内部电路18不限于任何特定事物。这可能是功能满足用户要求的电路。内部电路18可以包括多个功能(电路)。此外，内部电路18可以包括由电源电压VDD驱动的电路或由电源电压VDDV驱动的电路(PG区域)，或者两者。
起本发明的半导体设备的作用的非易失性触发器电路16具有保持(锁存)输入信号D并输出与输入信号D相对应的输出信号Q(即，具有与输入信号D相同的逻辑值(电平)的输出信号)的功能。本实施例的非易失性触发器电路16处于PG区域中，并由电源电压VDDV驱动。
图2是本实施例的非易失性触发器电路16的电路图。如图2中所描绘的，本实施例的非易失性触发器电路16包括D型触发器主锁存器30、D型触发器从锁存器32和写入控制电路34。
主锁存器30具有在根据时钟信号CLK的时间捕获和锁存从非易失性触发器电路16的外部输入的输入信号D的功能。
主锁存器30包括反相器IV1至IV3以及传输门TG1至TG3。输入信号D从非易失性触发器电路16的外部输入到反相器IV1。
传输门TG1至TG3根据时钟信号CLK被控制为导通和关断。在根据时钟信号CLK的时间导通和关断传输门TG1的定时与根据时钟信号CLK导通和关断传输门TG2和TG3的定时相反。
从锁存器32具有如下功能：在将具有与输入信号D相同的逻辑值的输出信号Q输出到非易失性触发器电路16的外部之前，在根据时钟信号CLK的时间捕获和锁存从主锁存器30输出的数据。
从锁存器32包括反相器IV4至IV6、传输门TG4和负金属氧化物半导体(NMOS)晶体管N7。传输门TG4被控制为在根据时钟信号CLK的时间导通和关断。根据控制信号SR1，NMOS晶体管N7被控制为导通和关断。在根据时钟信号CLK的时间导通和关断传输门TG1的定时与根据时钟信号CLK导通和关断传输门TG4的定时相同。
从锁存器32中的反相器IV6将输出信号Q输出到非易失性触发器电路16的外部(即，到内部电路18)。
下面解释由本实施例的主锁存器30和从锁存器32进行的触发器操作。
当时钟信号CLK的逻辑值从“1”变为“0”时，传输门TG1和TG4导通并且传输门TG2和TG3关断。这使得主锁存器30捕获输入信号D并使得从锁存器32保持在时钟信号CLK的逻辑值改变为“0”之前捕获的信号。
当时钟信号CLK的逻辑值从“0”变为“1”时，传输门TG1和TG4关断并且传输门TG2和TG3导通。这使得主锁存器30保持在时钟信号CLK的逻辑值变为“1”之前捕获的信号并使得从锁存器32捕获从主锁存器30的传输门TG3输出的信号，反相器IV6输出具有与所捕获的信号相同的逻辑值的输出信号Q。
本实施例的写入控制电路34暂时保留与写入到MTJ元件MTJ1和MTJ2的数据相同的数据，并且将保留的数据与当前保持在从锁存器32中的数据进行比较。基于比较结果，写入控制电路34控制是否向MTJ元件MTJ1和MTJ2写入正保持在从锁存器32中的数据。如果保持在MTJ元件MTJ1和MTJ2中的数据与保持在从锁存器32中的数据一致，则写入控制电路34进行控制以不将数据写入到MTJ元件MTJ1和MTJ2。
具体而言，本实施例的写入控制电路34包括反相器IV8和IV9、传输门TG5和TG6、双输入非异或(NEOR)电路NEOR1以及双输入或非(NOR)电路NOR1，如图2中所描绘的。
传输门TG5的输入端与从锁存器32中的反相器IV4的输入端(即，与主锁存器30中的传输门TG3的输出端)连接。传输门TG5的输出端与反相器IV8的输入端连接并与传输门TG6的输出端连接。反相器IV9的输出端与传输门TG6的输入端连接。传输门TG5和TG6根据控制信号Save被控制为导通和关断。在根据控制信号Save的时间导通和关断传输门TG5的定时与根据控制信号Save导通和关断传输门TG6的定时相反。
NEOR电路NEOR1的一个输入端与反相器IV8的输出端连接并与反相器IV9的输入端连接。NEOR电路NEOR1的另一个输入端与从锁存器32中的反相器IV4的输出端(即，与反相器IV6的输入端)连接。
控制信号SR2被输入到NOR电路NOR1的一个输入端。NOR电路NOR1的另一个输入端与NEOR电路NEOR1的输出端连接。NOR电路NOR1输出输出信号selectW。
如图2中所描绘的，本实施例的非易失性触发器电路16还包括MTJ元件MTJ1和MTJ2以及NMOS晶体管N1至N6。顺便提及，NMOS晶体管N2和N3是本发明的第一开关元件的示例，并且NMOS晶体管N1和N4是本发明的恢复部和第二开关元件的示例。输入到NMOS晶体管N1和N4的控制信号SR2是本发明的恢复控制信号的示例。
以下说明的是作为本发明的典型非易失性存储部的MTJ元件MTJ1和MTJ2。图3是用于说明本实施例的MTJ元件MTJ1和MTJ2的层组成和操作的示意性横截面图。图4是用于说明本实施例的MTJ元件MTJ1和MTJ2的操作的电压-电阻图。如图3中所描绘的，每个MTJ元件包括具有磁性并且其磁方向改变的自由层20、也具有磁性并且其磁方向为恒定的合成反铁磁性(SAF)钉扎层23、以及布置在自由层20和钉扎层23之间的隧道势垒层22。钉扎层23包括参考层24。该MTJ元件还包括下层26和底电极28。
如图4中所描绘的，每个MTJ元件的电阻值根据施加到MTJ元件的电压的幅度而改变。因此，如果使电流从自由层20流向钉扎层23，则自由层20的磁方向变得与钉扎层23的磁方向相同。这使得MTJ元件具有低电阻并且引起逻辑值为“0”的数据被保留的状态。另一方面，如果使电流从钉扎层23流向自由层20，则使得自由层20的磁方向与钉扎层23的磁方向相反。这使得MTJ元件具有高电阻并且引起逻辑值为“1”的数据被保留的状态。
写入到MTJ元件的数据(信息)在电源电压VDDV的供给被切断时被保留。因此，在进行功率门控时，在切断电源电压VDDV的情况下转换到睡眠状态之前，本实施例的非易失性触发器电路16将保持在从锁存器32中的数据写入到MTJ元件MTJ1和MTJ2用于存储在其中。在从睡眠状态出来时，非易失性触发器电路16将写入在MTJ元件MTJ1和MTJ2中的数据读出到从锁存器32以用于数据恢复。
顺便提及，在本实施例中，将保持在从锁存器32中的数据放入MTJ元件MTJ1和MTJ2的操作被称为“存储”，并且从MTJ元件MTJ1和MTJ2读取数据并将其放回到从锁存器32中的操作被称为“恢复”。
本实施例中的MTJ元件MTJ1和MTJ2在自由层20侧的端部与控制信号CTRL流动于的控制信号线连接。MTJ元件MTJ1在钉扎层23侧的一端与NMOS晶体管N5的一端(源极)连接。MTJ元件MTJ2在钉扎层23侧的一端与NMOS晶体管N6的一端(源极)连接。
NMOS晶体管N5的一端(源极)与MTJ元件MTJ1连接。NMOS晶体管N5的另一端(漏极)与NMOS晶体管N1和N2的一端(源极)连接。NMOS晶体管N6的一端(源极)与MTJ元件MTJ2连接。NMOS晶体管N6的另一端(漏极)与NMOS晶体管N3和N4的一端(源极)连接。根据控制信号SR1，NMOS晶体管N5和N6被控制为导通和关断。
NMOS晶体管N1和N2的另一端(漏极)与从锁存器32(反相器IV4的输入端)连接。NMOS晶体管N3和N4的另一端与从锁存器32(反相器IV4的输出端)连接。根据控制信号SR2，NMOS晶体管N1和N4被控制为导通和关断。NMOS晶体管N2和N3根据从写入控制电路34输出的输出信号selectW而被控制为导通和关断。
下面说明的是本实施例的非易失性触发器电路16的操作。图5是描绘本实施例的非易失性触发器电路16的控制序列的时序图。图5描绘了其中逻辑值为“1”(高电平)的输入信号D被非易失性触发器电路16捕获并保留的情况。
在初始状态下，从睡眠控制电路12输入到非易失性触发器电路16的控制信号SR2的逻辑值是“1”。同时，当控制信号SR1的逻辑值从“0”变为“1”时，在控制信号SR1的逻辑值是“1”时控制信号CTRL的逻辑值从“0”变为“1”并且然后从“1”变为“0”，MTJ元件MTJ1和MTJ2被初始化。在MTJ元件MTJ1和MTJ2被初始化之后，控制信号SR1的逻辑值再次被设置为“0”。在通过将控制信号Save的逻辑值设置为“1”来初始化保持在写入控制电路34中的数据之后，将控制信号Save的逻辑值再次设置为“0”。
然后转换到活动状态，其中输入信号D被捕获到主锁存器30和从锁存器32中。在图5中所描绘的活动1状态下，控制信号SR1的逻辑值和控制信号Save的逻辑值各自被设置为“0”。因为控制信号SR1的逻辑值被设置为“0”，所以NMOS晶体管N7被关断。在控制信号Save的逻辑值被设置为“0”的情况下，传输门TG5关断并且传输门TG6导通。
在上述状态下，切换时钟信号CLK使得主锁存器30和从锁存器32各自作为普通的触发器工作，从而如上所述捕获并保留输入信号D。
为了接下来进行功率门控，保持在从锁存器32中的数据被存储到MTJ元件MTJ1和MTJ2中。该操作在存储状态下执行。在存储状态下，控制信号SR1的逻辑值被设置为“1”，并且控制信号SR2的逻辑值被设置为“0”。发生以下两种存储状态：
一种存储状态是图5中所描绘的存储1状态。当保持在写入控制电路34中的数据(保持在MTJ元件MTJ1和MTJ2中的数据)与保持在从锁存器32中的数据不同时，发生该状态。
保持在写入控制电路34中的数据从反相器IV8输入到NEOR电路的NEOR1的一个输入端。保持在从锁存器32中的数据从反相器IV4输入到NEOR电路NEOR1的另一个输入端。如果两个数据项的电平彼此不一致，则NEOR电路NEOR1输出逻辑值为“0”的信号。因此，逻辑值为“0”的控制信号SR2被输入到NOR电路NOR1的一个输入端，并且逻辑值为“0”的信号从NEOR电路NEOR1输入到NOR电路NOR1的另一个输入端。结果，从NOR电路NOR1输出的输出信号selectW的逻辑值是“1”。
在输出信号selectW的逻辑值被设置为“1”的情况下，NMOS晶体管N2和N3导通。在控制信号SR1的逻辑值被设置为“1”并且NMOS晶体管N5至N7导通的情况下，将控制信号CTRL的逻辑值从“0”改变为“1”并且然后从“1”改变为“0”，使得电流在从锁存器32与MTJ元件MTJ1和MTJ2之间流动。这使得保持在从锁存器32中的数据被写入到MTJ元件MTJ1和MTJ2。在这种情况下，由于流向MTJ元件MTJ1和MTJ2的电流，写入能量被消耗。
另一种存储状态是图5中所指示的存储2状态。当保持在写入控制电路34中的数据与保留在从锁存器32中的数据一致时，发生该状态。
如果两个输入数据项的电平彼此一致，则NEOR电路NEOR1输出逻辑值为“1”的信号。在这种情况下，逻辑值为“0”的控制信号SR2被输入到NOR电路NOR1的一个输入端，并且逻辑值为“1”的信号从NEOR电路NEOR1输入到NOR电路NOR1的另一个输入端。结果，从NOR电路NOR1输出的输出信号selectW的逻辑值是“0”。
在输出信号selectW的逻辑值被设置为“0”的情况下，NMOS晶体管N2和N3关断。因为NMOS晶体管N1和N4也关断，所以即使当NMOS晶体管N5和N6导通时在从锁存器32与MTJ元件MTJ1和MTJ2之间也不形成电流路径，所以没有数据被写入到MTJ元件MTJ1和MTJ2。因为此时没有电流流向MTJ元件MTJ1和MTJ2，所以不消耗写入能量。
存储状态下的操作之后是转换到睡眠状态。在睡眠状态下，睡眠控制信号PS_EN的逻辑值被设置为“1”。这使电源开关14的PMOS晶体管P10关断以切断对PG区域的电源电压(电源电压VDDV)的供给。当电源电压被切断时，PG区域的电路通过泄漏而被放电。这使得从锁存器32中的每个节点的电压变为0V。结果，如图5中所描绘的，输出信号Q的逻辑值从“1”逐渐变为“0”。
同样在睡眠状态下，控制信号SR1的逻辑值是“0”。因此，NMOS晶体管N5和N6保持关断。
在睡眠状态终止的情况下，接下来进行恢复操作以返回到正常操作。恢复操作在恢复状态(图5中的恢复1和恢复2)下执行。在恢复状态下，睡眠控制信号PS_EN的逻辑值从“1”变为“0”，控制信号SR1的逻辑值从“0”变为“1”，并且控制信号SR2的逻辑值固定在“1”。
在上述情况下，在睡眠控制信号PS_EN的逻辑值被设置为“0”的情况下，电源开关14的PMOS晶体管P10导通。这重新开始向PG区域供给电源电压VDDV。因为逻辑信号SR1的逻辑值被设置为“1”，所以NMOS晶体管N5至N7导通。而且，在控制信号SR2的逻辑值被设置为“1”的情况下，NMOS晶体管N1和N4导通。这使得保持在MTJ元件MTJ1和MTJ2中的数据被写入到从锁存器32。结果，在电源电压VDDV被切断之前保持在从锁存器32中的数据被恢复。
同样在恢复状态下，在完成将数据恢复到从锁存器32时，控制信号SR1的逻辑值从“1”变为“0”并且控制信号Save的逻辑值从“0”变为“1”。因为控制信号SR1的逻辑值被设置为“0”，所以NMOS晶体管N5至N7关断。在控制信号Save的逻辑值被设置为“1”的情况下，传输门TG5导通并且传输门TG6关断。结果，与恢复到从锁存器32的数据相同的数据被存储到写入控制电路34中。
在本实施例的非易失性触发器电路16的上述活动中，恢复操作使保持在MTJ元件MTJ1和MTJ2中的最新数据总是保留在写入控制电路34中。因此，当在主锁存器30和从锁存器32的随后正常触发器操作(处于活动状态)之后是另一恢复操作时，保持在MTJ元件MTJ1和MTJ2中的数据被保留在写入控制电路34中的数据代替。
在存储操作中，写入控制电路34将内部保留的数据与保持在从锁存器32中的数据进行比较，以确定是否将数据写入到MTJ元件MTJ1和MTJ2。如果内部保留的数据与保持在从锁存器32中的数据一致，则写入控制电路34进行控制以不将数据写入到MTJ元件MTJ1和MTJ2。结果，本实施例的非易失性触发器电路16停止对MTJ元件MTJ1和MTJ2的冗余写入操作，从而减少浪费的写入能量消耗。
参照图5，前面的段落给出了对非易失性触发器电路16如何工作以捕获和保持逻辑值为“1”的输入信号D的详细说明。该说明也适用于保持逻辑值为“0”的输入信号D的非易失性触发器电路16。图6是描绘当本实施例的非易失性触发器电路16的输入信号D的逻辑值是“0”时可应用的控制序列的时序图。
在活动1状态下，如图6中所描绘的，切换时钟信号CLK使得主锁存器30和从锁存器32以与正常触发器操作中相同的方式操作，从而如上所述捕获和保持输入信号D。因为输入信号D的逻辑值是“0”，所以在图6中所描绘的情况下输出信号Q的逻辑值也是“0”。输出信号Q的逻辑值在存储状态之后被保持在“0”。如果输出信号Q的逻辑值是“0”，则与逻辑值为“1”时(参见图5)不同，在睡眠状态下逻辑值在“0”处保持不变。
在逻辑值为“0”的输入信号D被保留的情况下，如图6中所描绘的，除了输出信号Q的逻辑值不同之外，非易失性触发器电路16的操作、从睡眠控制电路12输出的各种控制信号的状态和电源开关14的操作与以上参照图5描述的那些相同。因此，这些操作和状态将不会被进一步详细讨论。
如上所述，本实施例的半导体集成电路10(非易失性触发器电路16)不管输入信号D的逻辑值如何都抑制对MTJ元件MTJ1和MTJ2的冗余写入操作。
第二实施例
本实施例的非易失性触发器电路16具有与第一实施例的非易失性触发器电路16不同布置的NMOS晶体管N1至N6、NEOR电路NEOR1和NOR电路NOR1。非易失性触发器电路16的其他结构和半导体集成电路10的整体配置与第一实施例中的相同，因此在冗余的情况下将不再进一步讨论。
图7是本实施例的非易失性触发器电路的电路图。如图7中所示，NMOS晶体管N5和N6与从锁存器32连接，并且NMOS晶体管N1至N4与MTJ元件MTJ1和MTJ2连接。
具体而言，NMOS晶体管N5的另一端(漏极)与从锁存器32(反相器IV4的输入端)连接。NMOS晶体管N6的另一端(漏极)与从锁存器32(反相器IV4的输出端)连接。如在第一实施例中那样，根据控制信号SR1，NMOS晶体管N5和N6被控制为导通和关断。
NMOS晶体管N1和N2的另一端(漏极)与NMOS晶体管N5的一端(源极)连接，并且NMOS晶体管N1和N2的一端(源极)与MTJ元件MTJ1连接。NMOS晶体管N3和N4的另一端(漏极)与NMOS晶体管N6的一端(源极)连接，并且NMOS晶体管N3和N4的一端(源极)与MTJ元件MTJ2连接。如在第一实施例中一样，根据控制信号SR2，NMOS晶体管N1和N4被控制为导通和关断。根据从写入控制电路34输出的输出信号selectW，NMOS晶体管N2和N3被控制为导通和关断。
同样在本实施例的非易失性触发器电路16中，写入控制电路34中具有不同地布置的NEOR电路NEOR1和NOR电路NOR1。
如图7中所描绘的，控制信号SR2被输入到NOR电路NOR1的一个输入端。反相器IV4的输出被输入到NOR电路NOR1的另一个输入端。反相器IV8的输出被输入到NEOR电路NEOR1的一个输入端。NOR电路NOR1的输出被输入到NEOR电路NEOR1的另一个输入端。NEOR电路NEOR1输出输出信号selectW。
下面说明本实施例的非易失性触发器电路16的操作。
在上面结合第一实施例讨论的存储状态下，控制信号SR2的逻辑值是“0”，使得NOR电路NOR1输出通过使来自反相器IV4的输出信号的逻辑值反转而获得的信号。因此，如果保留在写入控制电路34中的数据与保持在从锁存器32中的数据一致，则输入到NEOR电路NEOR1的两个信号具有不同的逻辑值。如果这两个数据项彼此不一致，则到NEOR电路NEOR1的两个输入信号具有相同的逻辑值。
如果保留在写入控制电路34中的数据与保持在从锁存器32中的数据一致，则来自NEOR电路NEOR1的输出信号selectW的逻辑值是“0”。如果这两个数据项彼此不一致，则输出信号selectW的逻辑值是“1”。因此，写入控制电路34以与上面结合第一实施例讨论的存储状态下相同的方式输出输出信号selectW。
如上所述，当以上面结合第一实施例讨论的相同的控制序列(参见图2和图6)进行操作时，第二实施例提供与第一实施例的非易失性触发器电路16的功能相同的功能。
第三实施例
下面结合PMOS晶体管代替在上述实施例的非易失性触发器电路16中使用的NMOS晶体管N1至N7的情况来说明第三实施例。将不再进一步描述与上述实施例中的非易失性触发器电路16和半导体集成电路10的结构和操作相同的结构和操作。
图8是本实施例的非易失性触发器电路的电路图。如图8中所描绘的，本实施例的非易失性触发器电路116包括代替上述实施例的非易失性触发器电路16中的NMOS晶体管N1至N7的PMOS晶体管P1至P7。顺便提及，PMOS晶体管P2和P3是本发明的第一开关元件的示例，并且PMOS晶体管P1和P4是本发明的恢复部和第二开关元件的示例。输入到PMOS晶体管P1和P4的控制信号SR2是本发明的恢复控制信号的示例。
因此，在本实施例的半导体集成电路110中，功率开关114不同于上述实施例的功率开关14。如图8中所描绘的，本实施例的功率开关114通常使用NMOS晶体管N10。通过使从睡眠控制电路12输出的睡眠控制信号PS_EN的逻辑值反转而获得的反相信号被输入到NMOS晶体管N10的栅极。
在正常状态下，逻辑值为“1”的信号(睡眠控制信号PS_EN的反相信号)被输入到NMOS晶体管N10以使之导通。这使虚拟地(VGND)电压降至地(GND)电压(VGND>GND)。同时，在功率门控时，逻辑值为“0”的信号(睡眠控制信号PS_EN的反相信号)被输入到NMOS晶体管N10以使之关断。这将供给PG区域的GND电压切换为VGND电压。即，在正常状态(NMOS晶体管N10导通)下，将GND电压作为地供给PG区域。另一方面，在功率门控(NMOS晶体管N10关断)时，GND电压的供给被切断，所以地变成VGND电压。在这种情况下，VGND大于GND。因为地电势升高，PG区域停止被驱动并被置于睡眠状态。
另外，因为在本实施例的非易失性触发器电路116中使用PMOS晶体管P1至P7，所以布置在本实施例的写入控制电路134中的逻辑电路也不同于上述实施例中的逻辑电路。
如图8中所描绘的，本实施例的写入控制电路134包括作为逻辑电路的NEOR电路NEOR1和OR电路OR1。
反相器IV8的输出被输入到NEOR电路NEOR1的一个输入端。反相器IV4的输出被输入到NEOR电路NEOR1的另一个输入端。通过使控制信号SR2的逻辑值反转而获得的反相信号被输入到OR电路OR1的一个输入端。NEOR电路NEOR1的输出被输入到OR电路OR1的另一个输入端。OR电路OR1输出输出信号selectW。
下面说明本实施例的非易失性触发器电路116的操作。图9是描绘本实施例的非易失性触发器电路116的控制序列的时序图。图9描绘了逻辑值为“1”的输入信号D被非易失性触发器电路116捕获并保留的情况。
在初始状态下，从睡眠控制电路12输入到非易失性触发器电路116的控制信号SR2的逻辑值是“0”。当控制信号SR1的逻辑值从“1”变为“0”时，并且当控制信号SR1的逻辑值为“0”时控制信号CTRL的逻辑值从“1”变为“0”然后从“0”变为“1”时，MTJ元件MTJ1和MTJ2被初始化。在MTJ元件MTJ1和MTJ2被初始化之后，控制信号SR1的逻辑值再次变为“1”。而且，在通过将控制信号Save的逻辑值设置为“1”来初始化保留在写入控制电路134中的数据之后，将控制信号Save的逻辑值再次设置为“0”。
然后转换到输入信号D被捕获到主锁存器30和从锁存器32中的活动状态。在图9中所描绘的活动1状态下，控制信号SR1的逻辑值被设置为“1”，并且控制信号Save的逻辑值被设置为“0”。因为控制信号SR1的逻辑值是“1”，所以PMOS晶体管P7关断。此外，因为控制信号Save的逻辑值是“0”，所以传输门TG5关断并且传输门TG6导通。
在上述状态下，切换时钟信号CLK使得主锁存器30和从锁存器32以与普通触发器相同的方式操作，从而如上所述捕获并保持输入信号D。
为了接下来进行功率门控，保持在从锁存器32中的数据首先被存储到MTJ元件MTJ1和MTJ2中。在存储状态下，控制信号SR1的逻辑值被设置为“0”，并且控制信号SR2的逻辑值被设置为“1”。
以下说明的是保持在写入控制电路34中的数据(即，保持在MTJ元件MTJ1和MTJ2中的数据)与保留在从锁存器32中的数据不同的存储1状态。
保持在写入控制电路134中的数据从反相器IV8输入到NEOR电路NEOR1的一个输入端。保持在从锁存器32中的数据从反相器IV4输入到NEOR电路NEOR1的另一个输入端。如果这两个输入数据项的电平彼此不一致，则NEOR电路NEOR1输出逻辑值为“0”的信号。
因为控制信号SR2的逻辑值是“1”，所以通过使控制信号SR2反转而获得的逻辑值为“0”的信号被输入到OR电路OR1的一个输入端。逻辑值为“0”的信号从NEOR电路NEOR1输入到OR电路OR1的另一个输入端。因此，从OR电路OR1输出的输出信号selectW的逻辑值是“0”。
因为输出信号selectW的逻辑值是“0”，所以PMOS晶体管P2和P3导通。在控制信号SR1的逻辑值被设置为“0”并且PMOS晶体管P5至P7导通的情况下，将控制信号CTRL的逻辑值从“1”变为“0”然后从“0”变为“1”使得电流在从锁存器32与MTJ元件MTJ1和MTJ2之间流动。这使得保持在从锁存器32中的数据被写入MTJ元件MTJ1和MTJ2。在这种情况下，由于流向MTJ元件MTJ1和MTJ2的电流，消耗写入能量。
接下来说明存储2状态，其中，相比之下，保持在写入控制电路34中的数据与保留在从锁存器32中的数据一致。
如果这两个输入数据项的电平彼此一致，则NEOR电路NEOR1输出逻辑值为“1”的信号。因此，通过使控制信号SR2反转而获得的逻辑值为“0”的信号被输入到OR电路OR1的一个输入端。逻辑值为“1”的信号从NEOR电路NEOR1输入到OR电路OR1的另一个输入端。结果，从OR电路OR1输出的输出信号selectW的逻辑值是“1”。
因为输出信号selectW的逻辑值是“1”，所以PMOS晶体管P2和P3关断。因为PMOS晶体管P1和P4也关断，所以即使当PMOS晶体管P5和P6导通时在从锁存器32与MTJ元件MTJ1和MTJ2之间也不形成电流路径，所以没有数据被写入到MTJ元件MTJ1和MTJ2。因为此时没有电流流向MTJ元件MTJ1和MTJ2，所以不消耗写入能量。
存储状态下的操作之后是转换到睡眠状态。在睡眠状态下，睡眠控制信号PS_EN的逻辑值被设置为“1”。所产生的反相信号控制电源开关114关断其NMOS晶体管N10，从而切断对PG区域的GND电压的供给。在GND电压被切断的同时，PG区域的电路中的所有节点都通过来自电源电压VDD的泄漏而被充电。这使得从锁存器32中的每个节点的电压与电源电压VDD相同。
同样在睡眠状态下，控制信号SR1的逻辑值是“1”。因此，PMOS晶体管P5和P6保持关断。
在睡眠状态终止的情况下，接下来进行恢复操作以返回到正常操作。在恢复状态下，睡眠控制信号PS_EN的逻辑值从“1”变为“0”，控制信号SR1的逻辑值从“1”变为“0”，并且控制信号SR2的逻辑值固定在“0”。
电源开关14中的NMOS晶体管N10导通。这重新开始向PG区域供给GND电压，从而使地电势从VGND电压降至GND电压。因为控制信号SR1的逻辑值被设置为“0”，所以PMOS晶体管P5至P7导通。此外，在控制信号SR2的逻辑值被设置为“0”的情况下，PMOS晶体管P1和P4导通。这使得保持在MTJ元件MTJ1和MTJ2中的数据被写入到从锁存器32。结果，在GND电压被切断之前保留在从锁存器32中的数据被恢复。
同样在恢复状态下，在完成将数据恢复到从锁存器32时，控制信号SR1的逻辑值从“0”变为“1”，并且控制信号Save的逻辑值从“0”变为“1”。因为控制信号SR1的逻辑值被设置为“1”，所以PMOS晶体管P5至P7关断。在控制信号Save的逻辑值被设置为“1”的情况下，传输门TG5导通并且传输门TG6关断。结果，与恢复到从锁存器32的数据相同的数据被存储到写入控制电路34中。
如上所述，本实施例的非易失性触发器电路116提供与上述实施例的非易失性触发器电路16的功能相同的功能。因此，本实施例的非易失性触发器电路116抑制对MTJ元件MTJ1和MTJ2的冗余写入操作，从而减少浪费的写入能量消耗。
第四实施例
本实施例的非易失性触发器电路116与第三实施例的非易失性触发器电路116的不同之处在于PMOS晶体管P1至P6的布置以及写入控制电路134中的逻辑电路的布置。非易失性触发器电路116的其他结构和半导体集成电路110的整体配置与上述实施例的那些相同，因此将不再进一步讨论。
图10是本实施例的非易失性触发器电路的电路图。如图10中所描绘的，PMOS晶体管P5和P6与从锁存器32连接。PMOS晶体管P1至P4与MTJ元件MTJ1和MTJ2连接。
具体而言，PMOS晶体管P5的一端(源极)与从锁存器32(反相器IV4的输入)连接。PMOS晶体管P6的一端(源极)与从锁存器32(反相器IV4的输出)连接。如在第三实施例中一样，根据控制信号SR1，PMOS晶体管P5和P6被控制为导通和关断。
PMOS晶体管P1和P2的一端(源极)与PMOS晶体管P5的另一端(漏极)连接。PMOS晶体管P1和P2的另一端(漏极)与MTJ元件MTJ1连接。同时，PMOS晶体管P3和P4的一端与PMOS晶体管P6的另一端(漏极)连接。PMOS晶体管P3和P4的另一端(漏极)与MTJ元件MTJ2连接。如在第三实施例中一样，根据控制信号SR2，PMOS晶体管P1和P4被控制为导通和关断。根据从写入控制电路134输出的输出信号selectW，PMOS晶体管P2和P3被控制为导通和关断。
如图10中所描绘的，本实施例的写入控制电路134还包括NOR电路NOR1和异或(EOR)电路EOR1作为逻辑电路。
通过使控制信号SR2的逻辑值反转而获得的反相信号被输入到NOR电路NOR1的一个输入端。反相器IV4的输出被输入到NOR电路NOR1的另一个输入端。反相器IV8的输出被输入到EOR电路EOR1的一个输入端。NOR电路NOR1的输出被输入到EOR电路EOR1的另一个输入端。EOR电路EOR1输出输出信号selectW。
下面说明本实施例的非易失性触发器电路116的操作。
在上面结合第三实施例讨论的存储状态中，因为控制信号SR2的逻辑值是“1”并且反相信号的逻辑值是“0”，所以NOR电路NOR1输出通过使来自反相器IV4的输出信号的逻辑值反转而获得的信号。因此，如果保持在写入控制电路134中的数据与保留在从锁存器32中的数据一致，则输入到EOR电路EOR1的两个信号具有不同的逻辑值。如果这两个数据项彼此不一致，则到EOR电路EOR1的两个输入信号具有相同的逻辑值。
如果保持在写入控制电路134中的数据与保留在从锁存器32中的数据一致，则从EOR电路EOR1输出的输出信号selectW的逻辑值是“1”。如果这两个数据项彼此不一致，则输出信号selectW的逻辑值是“0”。因此，写入控制电路134以与上面结合第三实施例讨论的存储状态下相同的方式输出输出信号selectW。
使第四实施例的非易失性触发器电路116以与上面结合第三实施例(参见图9)说明的控制序列相同的方式工作。以这种方式工作，第四实施例的非易失性触发器电路116提供与第三实施例的非易失性触发器电路116的功能相同的功能。
如上所述，每个上述实施例中的非易失性触发器电路16(116)包括主锁存器30、从锁存器32、写入控制电路34(134)、MTJ元件MTJ1和MTJ2以及NMOS晶体管N1至N6(PMOS晶体管P1至P6)。
写入控制电路34(134)暂时存储与MTJ元件MTJ1和MTJ2相同的数据。当电源电压在功率门控时被切断(为了储存)时，写入控制电路34(134)将其保留的数据与保持在从锁存器32中的数据进行比较，以控制是否将数据写入到MTJ元件MTJ1和MTJ2。如果保留的数据与保持在从锁存器32中的数据不一致，则写入控制电路34(134)使用输出信号selectW进行控制以将数据写入到MTJ元件MTJ1和MTJ2。如果这两个数据项彼此一致，则写入控制电路34(134)使用输出信号selectW进行控制以不将数据写入到MTJ元件MTJ1和MTJ2。
在每个上述实施例中，NMOS晶体管N2和N3(PMOS晶体管P2和P3)被布置在从锁存器32与MTJ元件MTJ1和MTJ2之间的电流路径上。根据从写入控制电路34(134)输出的输出信号selectW，NMOS晶体管N2和N3(PMOS晶体管P2和P3)被控制为导通和关断。
如果保留的数据与保持在从锁存器32中的数据一致，则写入控制电路34(134)输出输出信号selectW以使NMOS晶体管N2和N3(PMOS晶体管P2和P3)关断。这防止在从锁存器32与MTJ1和MTJ2之间形成电流路径。结果，保持在从锁存器32中的数据不被写入MTJ元件MTJ1和MTJ2。
如果保留的数据与保持在从锁存器32中的数据不一致，则输出信号selectW使NMOS晶体管N2和N3(PMOS晶体管P2和P3)导通，从而在从锁存器32与MTJ元件MTJ1和MTJ2之间形成电流路径。这允许保持在从锁存器32中的数据被写入到MTJ元件MTJ1和MTJ2。
在功率门控时，不管MTJ元件MTJ1和MTJ2的状态如何，现有的非易失性触发器电路(参见图11中的非易失性触发器电路1016)都使写入电流流动。也就是说，在现有的非易失性触发器电路中，如果保留在MTJ元件MTJ1和MTJ2中的数据具有与将被写入的数据的逻辑值相同的逻辑值，则仍然使电流流动以执行结果是冗余的写入操作。因为现有的非易失性触发器电路未设置有根据保持在MTJ元件MTJ1和MTJ2中的数据来控制写入操作的技术，所以存在浪费的写入能量消耗。
相比之下，在每个上述实施例的非易失性触发器电路16(116)中，如果保持在MTJ元件MTJ1和MTJ2中的数据与保留在从锁存器32中的数据一致，则在从锁存器32与MTJ元件MTJ1和MTJ2之间不形成电流路径，没有电流在其间流动。
每个上述实施例中的非易失性触发器电路16(116)因此减少了用来将数据写入到MTJ元件MTJ1和MTJ2的能量。
布置在每个上述实施例的非易失性触发器电路16(116)中的写入控制电路34(134)消耗能量。然而，将数据写入到MTJ元件MTJ1和MTJ2所消耗的能量比由写入控制电路34(134)所消耗的能量大大约一个数量级。因此，在将写入控制电路34(134)添加到每个上述实施例的非易失性触发器电路16(116)的情况下，仍然可以显著降低能量消耗。
尽管上面结合每个实施例说明了在半导体集成电路10(110)中布置一个非易失性触发器电路16(116)，但是非易失性触发器电路16(116)的数量不受限制。因为每个非易失性触发器电路16(116)存储一位数据，所以可以设置与要存储的数据的位数一样多的非易失性触发器电路16(116)。
如果假设半导体集成电路10(110)包括多个非易失性触发器电路16(116)并且每个非易失性触发器电路16(116)有50％的概率保持逻辑值为“1”的数据和50％的概率保持逻辑值为“0”的数据，则全部非易失性触发器电路16(116)的一半可能需要将其数据重新写入到MTJ元件MTJ1和MTJ2。在这种情况下，用本发明的非易失性触发器电路16(116)写入数据的能量减少到现有的非易失性触发器电路16(116)的写入能量的一半。
上面结合每个实施例说明了写入控制电路34(134)进行控制以将保持在从锁存器32中的数据写入到MTJ元件MTJ1和MTJ2。替代地，可以用将数据写入到MTJ元件MTJ1和MTJ2的软件来代替写入控制电路34(134)。在这种情况下，可以提供包括中央处理单元(CPU)的控制部，以预先获取保持在MTJ元件MTJ1和MTJ2中的数据以供临时存储或者在存储操作时获取该数据。控制部将该数据与保留在从锁存器32中的数据进行比较。控制部输出具有反映这两个数据项是否彼此一致的逻辑值的输出信号selectW。
上面还结合每个实施例说明了MTJ元件MTJ1和MTJ2被用作非易失性存储部的示例。然而，这不是对本发明的限制。替代地，可以利用任何(非易失性)存储部，只要其在电源电压(地电压)的供给被电源开关14(114)切断之后保留所存储的数据即可。
上述实施例中的半导体集成电路10(110)、非易失性触发器电路16(116)和其他组件的配置和操作仅是示例，并且显然可以在不脱离本发明的精神和范围的情况下根据需要被修改或变化。
附图标记列表
10、110 半导体集成电路
14、114 电源开关
16、116 非易失性触发器电路
30 主锁存器
32 从锁存器
34、134 写入控制电路
MJ1、MJ2 MTJ元件
N1至N7、N10 NMOS晶体管
P1至P7、P10 PMOS晶体管

Claims (6)

1.一种半导体设备，包括：
触发器；
非易失性存储部，被配置为存储保持在触发器中的数据；以及
写入控制部，被配置为如果在向自身设备的电源电压或接地电压的供给被切断的情况下存储在非易失性存储部中的数据与保持在触发器中的数据不一致，则进行控制以将保持在触发器中的数据写入到非易失性存储部，如果存储在非易失性存储部中的数据与保持在触发器中的数据一致，则写入控制部还进行控制以不将保持在触发器中的数据写入到非易失性存储部。
2.根据权利要求1所述的半导体设备，其中，写入控制部保留存储在非易失性存储部中的数据，并且基于保留的数据与保持在触发器中的数据之间的比较的结果来进行控制。
3.根据权利要求1或权利要求2所述的半导体设备，还包括：
第一开关元件，被配置为切换触发器与非易失性存储部之间的连接和断开，
其中，写入控制部在进行控制以写入数据时使第一开关元件将触发器与非易失性存储部连接，写入控制部在进行控制以不写入数据时还使第一开关元件将触发器从非易失性存储部断开。
4.根据权利要求1至3中任一项所述的半导体设备，还包括：
恢复部，被配置为根据外部输入的恢复控制信号来恢复写入到非易失性存储部的数据，以便在重新开始向自身设备供给先前切断的电源电压或接地电压时恢复写入到非易失性存储部的数据。
5.根据权利要求4所述的半导体设备，其中，恢复部包括第二开关元件，被配置为根据恢复控制信号来切换触发器与非易失性存储部之间的连接和断开。
6.根据权利要求1至5中任一项所述的半导体设备，其中，非易失性存储部是磁隧道结元件。
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