CN1778043A - 包括非易失性存储元件的集成数字电路 - Google Patents

包括非易失性存储元件的集成数字电路 Download PDF

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Abstract

本发明涉及一种包括逻辑电路部分的集成数字电路，该逻辑电路部分依据所提供的控制信号采用至少两种不同逻辑状态之一。为了最小化功率消耗和能够使该电路快速启动从而恢复先前状态，所提出的是它还包括作为非易失性存储元件的铁电元件。该非易失性存储元件基于非破坏性编程而采用至少两种不同逻辑状态之一，并以基本上不受限制的时间和与电源无关地保持编程的逻辑状态，直到新的编程发生，并且通过逻辑电路部分的逻辑状态的每个变化进行编程。本发明同样涉及一种包括这种数字电路的设备和涉及一种操作这种数字电路的方法。

Description

包括非易失性存储元件的集成数字电路
技术领域
本发明涉及微电子的数字设计领域。更具体而言，本发明涉及一种包括逻辑电路部分的集成数字电路，该逻辑电路部分依据所提供的控制信号采用至少两种不同逻辑状态之一。本发明同样涉及一种包括这种集成数字电路的设备，以及涉及一种操作这种数字电路的方法。
背景技术
包括能够采用至少两种不同逻辑状态之一的逻辑电路部分的集成数字电路是现有技术所公知的，例如采取常规静态互补金属氧化物半导体(SCMOS)电路的形式。例如，这种逻辑电路部分的状态可由通过CMOS晶体管实现的触发器和锁存器来表示。
为了说明，图1显示了常规CMOS锁存器，它是数字电路的一部分，并且能够采用两种不同逻辑状态之一。
图1中的CMOS锁存器包括两个p沟道增强型MOSFET(金属氧化物半导体场效应管)T11、T13和两个n沟道增强型MOSFET T12、T14。第一p沟道MOSFET T11的源极连接至电源Vdd。第一p沟道MOSFET T11的漏极连接至第一n沟道MOSFET T12的漏极。第一n沟道MOSFET T12的源极连接至地Gnd。第二p沟道MOSFET T13和第二n沟道MOSFET T14被以完全相同的方式布置在电源Vdd和地Gnd之间。第一p沟道MOSFETT11的栅极和第一n沟道MOSFET T12的栅极一方面被连接至时钟控制输入“in”，另一方面被连接至第二p沟道MOSFET T13和第二n沟道MOSFETT14之间。时钟控制在图1中由开关c1k表示。第一p沟道MOSFET T11和第一n沟道MOSFET T12之间的连接一方面被连接至CMOS锁存器的输出“out”，另一方面被连接至第二p沟道MOSFET T13的栅极和第二n沟道MOSFET T14的栅极。
当低输入电压被提供至CMOS锁存器的输入“in”时，第一p沟道MOSFET T11是导通的，而第一n沟道MOSFET T12是阻塞的(blocking)。因此，在输出“out”处的输出电压是高的，该高输出电压代表逻辑电路部分的第一状态。当高输入电压被提供至CMOS锁存器的输入“in”时，第一n沟道MOSFET T12是导通的，而第一p沟道MOSFET T11是阻塞的。因此，在输出“out”处的输出电压是低的，该低输出电压代表逻辑电路部分的第二状态。输入信号是时钟控制的，以便实现数字电路的同步操作。只要电源Vdd供给电能至CMOS锁存器，则第二p沟道MOSFET T15和第二n沟道MOSFET T14就保持CMOS锁存器的当前状态，直到被提供新的输入电压。
现在已知的所有数字电路技术是易失性的，这意味着当电源完全关闭时，该电路的状态会丢失。
在传统应用中，三种工作模式因此被提供用于数字电路，即运行、等待(stand-by)和关闭。
在关闭模式中，电源被完全关闭。当从关闭模式开始时，在电源被打开后，电路必须经历一个初始化阶段(所谓的引导过程)，以便达到从其电路可开始工作的运行模式的状态。这个引导过程需要时间和功率。
在等待模式中，电源没有被完全关闭，可能甚至连待用部分也没有被完全关闭。提供等待模式是为了在有一段时间没有主动使用包括该电路的设备时保存数字电路的最近的状态。
等待模式的缺点是，从运行模式至等待模式的转变和返回是一个复杂的任务，这同样需要时间和功率。等待模式的另外缺点是，即使没有提供时钟也将有DC漏电流流动。因为阈值电压的缩放(scaling)，所以这些漏电流随着每代生产工艺而变大。10年前，漏电流构成总功率的大约1％，当时使用2μm长的栅极。漏电流的数量按指数规律依赖于阈值电压，并且每代大约增长5倍，正如ShekharBorkar(Intel)在1999年IEEE的“Design Challenges of TechnologyScaling”中提到的一样。今天，降低漏电流技术已经是有必要的。
已经提出了各种理论以克服在等待模式中的漏电流问题。所有理论均受到在等待模式期间的功率需求以及复杂的进入和退出等待过程的困扰。
在存储器领域，通过使用除非易失性存储技术之外的技术解决该问题，譬如FLASH存储器。FLASH存储器可用于在完全关断电源之前存储整个数字电路的状态。这种操作也被称为“延缓FLASH”。为了退出该省电模式(power-down mode)，状态信息从存储器被重新加载入数字电路，例如加载入所包括的触发器和锁存器。此后，该数字电路为具有与关闭模式前同样的状态的操作准备就绪。然而，为了保存关闭模式的状态，还需要大量的时间和功率。在省电时间的能量节省与编程和装载FLASH存储器的能量消耗之间难于找到最佳的折衷。
再者，没有已知的方法来解决突然断电的问题。即在突然断电的情况下，数字电路的当前状态会丢失。
发明内容
本发明的一个目的是降低集成数字电路的功率消耗。
本发明的另一个目的是加速将集成数字电路转变入运行模式，从而恢复数字电路的先前状态。
本发明的另一个目的是在突然断电的情况中避免集成数字电路当前状态的丢失。
提出一种包括逻辑电路部分的集成数字电路，该逻辑电路部分依据所提供的控制信号采用至少两种不同逻辑状态之一。另外，所提出的集成数字电路包括非易失性存储元件。该非易失性存储元件基于非破坏性编程而采用至少两种不同逻辑状态之一，并以基本上不受限制的时间和与电源无关地保持编程的逻辑状态，直到新的编程发生。该非易失性存储元件通过和依据所述逻辑电路部分的逻辑状态的每个变化而被编程。
要注意的是，该非易失性存储元件可以是连接至逻辑电路部分的集成数字电路的独立的部件，同时只有功率被提供给逻辑电路部分，该逻辑电路部分才采用至少两种不同逻辑状态之一。然而，该非易失性存储元件同样地可与该逻辑电路部分组合以形成新型逻辑电路部分，该新型逻辑电路部分同时具有逻辑电路部分和非易失性存储元件的品质。
另外，提出一种包含所提出的集成数字电路的设备。
最后，提出一种操作这种集成数字电路的方法。
本发明源于下述思想：在集成数字电路中，非易失性存储元件可被添加至逻辑电路部分以用于随着该状态的每个变化而存储该逻辑电路部分的状态。为此，常规逻辑电路的公知的原理可与目前仅对非易失性存储器采用的新材料相结合。利用所提出的结合产生一种全新数字电路技术，其克服了今天在利用超静态(SSCMOS)的所有其他电路技术中存在的主要问题。使用本发明的数字电路将是静态非易失性的，即它们将以与被关闭时同样的状态被加电。这个特性与电源被关闭的时刻无关。因此，实现功率节省模式和断电保存技术的新的可能性能够实现。
本发明的优点是，在数字电路将被关闭时，电源可被切断而无需花费时间和能量来将状态信息存入独立的非易失性存储器。在电源被重新打开时，数字电路立即准备操作，即无需耗时的引导过程。因此，用户不必每次在电源被重新打开时等待数字电路启动。
同时，在省电模式中，电源可被完全关闭而不丢失信息。因此，将没有漏电流流动。这尤其在深亚微米技术中将减少功率消耗。甚至在突然断电的情况中，当前状态也总是被存储在非易失性存储元件中。
根据从属权利要求，本发明的优选实施例变得显而易见。
依据本发明的数字电路的逻辑电路部分例如可以是基于晶体管的静态CMOS电路(SCMOS)，其实现譬如至少一个触发器和/或至少一个锁存器。
依据本发明的数字电路的非易失性存储元件可以是任何种类的允许非破坏性重新编程的非易失性存储部件。非易失性存储部件的非破坏性编程可以基于例如非易失性存储元件所使用的材料的下面的物理属性中的至少一个的变化：介电常数、磁导率、晶体结构和非晶形结构。
因此，非易失性存储元件例如可以是具有铁电介电性质(dielectricum)或磁静态元件的电容器。
尽管铁电和磁静态材料是众所周知的，但它们迄今为止被认为专门使用在存储器领域，而没有用于如本发明中的数字电路状态的存储。该材料目前用于专用存储设备，例如分别地表述在网点“http://www.ramtron.com/”和2002年6月10日的新闻稿“Motorola Sets Major Milestone with 1 Mbit MRAM UniversalMeory Chip with Copper Interconnects”中。
由于非易失性存储元件可来自于当前的存储器开发，所以其可以足够小以被实施为标准单元设计。因此不必增加进行制造的大的区域。再者，可以避免省电进入和退出过程一般需要的任何控制逻辑和存储器。
可以理解，依据本发明的集成数字电路可包括能够采用至少两种不同状态之一的多个逻辑电路部分。优选地，专用非易失性存储元件被提供以用于可能在电源被关闭的关闭模式之后需要其状态的数字电路的各个逻辑电路部分。
本发明可被用于需要省电模式的任何集成数字电路。利用本发明，例如移动设备的引导过程可被缩短，因此加速了其启动并节省了能量。特别是，在每一状态中可完全冻结微处理器。因此，例如可以更换膝上型计算机的电池而无需重新启动操作系统。
在芯片设计中实施本发明不需要新的设计风格或流量。而是，数字设计的实际设计流量可通过简单添加另一具有所提出的逻辑电路部分和非易失性存储元件的组合的库而被使用。对于实际的实施，需要用于集成非易失性存储材料和逻辑电路部分的制造过程。
根据下面的结合附图的详细说明，本发明的其他目的和特征将变得清楚。然而，可以理解，附图被设计仅用于说明的目的，而不作为对本发明的限制的定义，本发明的限制应当参考所附的权利要求；另外还应当理解，附图没有必要按比例绘制，除非另有指示，它们仅仅用于原理性说明这里描述的结构和过程。
附图说明
图1示出已知的集成数字电路的一部分；
图2示出依据本发明的集成数字电路的一部分的第一实施例；
图3示出图2的实施例的更具体的实现；以及
图4示出依据本发明的集成数字电路的一部分的第二实施例。
具体实施方式
图1已经在上面被说明。
图2是以概括的方式说明依据本发明的集成数字电路第一实施例的部分的框图。
图2的电路包括输入缓冲器21。输入缓冲器21的输入同时构成所给出的电路的输入。输入缓冲器21的输出连接至非易失性存储元件22的输入，该非易失性存储元件22可以以非破坏性方式编程。非易失性存储元件22的输出连接至输出缓冲器23的输入。输出缓冲器23的输出同时构成所给出的电路的输出。输入缓冲器21和输出缓冲器23形成逻辑电路部分，该逻辑电路部分依据所提供的控制信号采用至少两个不同逻辑状态之一。
当输入信号“B”被施加至图2的电路时，只要电源被施加至输入缓冲器21并且只要没有其他输入信号“B”被施加，那么输入缓冲器21就缓冲由输入信号“B”表示的状态。缓冲的状态被自动且立即编程写入非易失性存储元件22，该非易失性存储元件22提供相应信号给输出缓冲器23。同样只要电源被提供至输出缓冲器21并且只要没有接收到其他信号，那么输出缓冲器23就缓冲相应于来自非易失性存储元件22的信号的状态。输出缓冲器21提供相应于该缓冲状态的信号作为输出信号“out”。
在电路的电源关闭时，缓冲器21、23的缓冲状态丢失。但是非易失性存储元件22存储了与电源无关的编程状态。在电源被重新打开时，输出缓冲器23将因此立即从非易失性存储元件22重新接收相应于先前的缓冲状态的信号。因此，输出缓冲器23立即能够再次提供在电源关闭之前输出的输出信号“out”。
图3通过例子说明作为实现图2的电路的几种可能性之一的改进的CMOS锁存器。改进的CMOS锁存器源于图1中的CMOS锁存器。
图3的CMOS锁存器包括p沟道增强型MOSFET T31和n沟道增强型MOSFET T32。p沟道MOSFET T31的源极连接至电源Vdd。p沟道MOSFETT31的漏极连接至n沟道MOSFET T32的漏极。n沟道MOSFET T32的源极连接至地Gnd。
p沟道MOSFET T31的栅极和n沟道MOSFET T32的栅极连接至时钟控制输入“in”。时钟控制由布置在输入“in”和栅极之间的开关clk表示。在p沟道MOSFET T31和n沟道MOSFET T32之间的连接被连接至CMOS锁存器的输出“out”。
在这个实施例中，MOSFET T31和T32构成依据本发明的集成数字电路的逻辑电路部分。
与图1中的电路形成对照，没有提供第二对CMOS晶体管。而是，非易失性存储元件C被布置在一方面为p沟道MOSFET T31和n沟道MOSFET T32之间的连接与另一方面为地Gnd之间。非易失性存储元件C是具有铁电电介质性质或磁静态元件的电容器。
图3的电路的基本功能与图1的电路的基本功能是相同的。即当低输入电压被提供至CMOS锁存器的输入“in”时，p沟道MOSFET T31是导通的，而n沟道MOSFET T32是阻塞的。因此，在输出“out”处的输出电压是高的。当高输入电压被提供至CMOS锁存器的输入“in”时，n沟道MOSFET T32是导通的，而p沟道MOSFET T31是阻塞的。因此，在输出“out”处的输出电压是低的。
与图l中的电路形成对照，晶体管布置的各自状态被立即存储在非易失性存储元件C中，因为这个存储元件C被连接至CMOS锁存器的输出“out”。输出电压更具体地用于对非易失性存储元件C编程，通过施加电压对非易失性存储元件的编程实质上是众所周知的。对铁电材料的编程例如在上面引用的网点“http://www.ramtron.com”中被描述。
只要不进行重新编程，非易失性存储元件C将不受时间限制并且与电源Vdd无关地存储当前逻辑状态。因此，在每个时钟周期后，数字电路可被停止以及甚至被断电而不丢失信息。在数字电路被重新上电时，CMOS锁存器的状态可在输出“out”处立即可用，因为该状态可以从非易失性存储元件C获得。
对于省电进入过程和退出过程不需要控制逻辑和存储器。
图4说明作为依据本发明的集成数字电路的第二实施例的部分的另一改进的CMOS锁存器。
与图3的电路类似，图4的电路包括一对CMOS晶体管T41、T42，其被安置在电压源Vdd和地Gnd之间并被连接至时钟控制输入“in”和输出“out”。时钟控制再次由布置在输入“in”和晶体管T41、T42的栅极之间的开关clk表示。同样，该对晶体管T41、T42用于在输出“out”处提供高的和低的输出电压的基本功能与图2中所示的实施例相同。因此，在这个实施例中MOSFET T41和T42构成依据本发明的集成数字电路的逻辑电路部分。
然而在该第二实施例中，非易失性存储元件被直接集成到晶体管T41、T42中。这就产生了可同时用作存储元件和功能开关的双稳态晶体管T41、T42因此，晶体管T41、T42自身以非易失性方式直接存储CMOS锁存器的各个状态。从而可以获得与使用图3所示实施例的同样的优点。
可以理解，除了晶体管，其他开关元件也可用在依据本发明的集成数字电路的两个所给出的实施例中。
尽管已经显示和说明并指出了如应用至其优选实施例的本发明的主要的新颖性特征，但是可以理解，本领域的技术人员可以进行所述设备和方法在形式和细节上的各种省略、置换和改变而不脱离本发明的精神。例如，特别是以基本上同样的方法实施基本上同样的功能以获得同样结果的这些元件的所有组合均在本发明的范围内。再者，应当认识到，与本发明任何公开的形式或实施例相联系的所显示和/或说明的结构和/或元件和/或方法步骤可以被结合到任何所公开或说明或建议的形式或实施例中，以作为设计选择的一般内容。因此，其目的在于仅如由这里所附的权利要求的范围的说明来限定。

Claims (10)

1、一种集成数字电路，包括：
逻辑电路部分，其依据所提供的控制信号采用至少两种不同逻辑状态之一；以及
非易失性存储元件，该非易失性存储元件基于非破坏性编程而采用至少两种不同逻辑状态之一，该非易失性存储元件以基本上不受限制的时间和与电源无关地保持编程的逻辑状态，直到新的编程发生，并且该非易失性存储元件通过和依据所述逻辑电路部分的逻辑状态的每个变化而被编程。
2、如权利要求1所述的集成数字电路，其中所述非易失性存储元件的所述非破坏性编程是基于所述非易失性存储元件的材料的至少一个下面物理属性的变化：
介电常数；
磁导率；
晶体结构；以及
非晶形结构。
3、如权利要求1所述的集成数字电路，其中所述逻辑电路部分和所述非易失性存储元件实现触发器和锁存器中的至少一个。
4、如权利要求1所述的集成数字电路，其中所述逻辑电路部分被实现为互补金属氧化物半导体(CMOS)电路。
5、如权利要求1所述的集成数字电路，其中所述非易失性存储元件被连接至所述逻辑电路部分。
6、如权利要求5所述的集成数字电路，其中所述逻辑电路部分包括一对互相连接的互补金属氧化物半导体(CMOS)晶体管，在所述CMOS晶体管之间的所述连接处提供所述逻辑电路部分的输出，以及其中所述非易失性存储元件被连接至所述逻辑电路部分的所述输出。
7、如权利要求1所述的集成数字电路，其中所述逻辑电路部分包括至少一个开关元件，以及其中所述非易失性存储元件被集成到所述逻辑电路部分的所述至少一个开关元件中。
8、如权利要求7所述的集成数字电路，其中所述至少一个开关元件是至少一个互补金属氧化物半导体(CMOS)晶体管。
9、一种包含集成数字电路的设备，该集成数字电路包括：
逻辑电路部分，其依据所提供的控制信号采用至少两种不同逻辑状态之一；以及
非易失性存储元件，该非易失性存储元件基于非破坏性编程而采用至少两种不同逻辑状态之一，该非易失性存储元件以基本上不受限制的时间和与电源无关地保持编程的逻辑状态，直到新的编程发生，并且该非易失性存储元件通过和依据所述逻辑电路部分的逻辑状态的每个变化而被编程。
10、一种操作数字电路的方法，该数字电路包含逻辑电路部分和非易失性存储元件，该逻辑电路部分依据所提供的控制信号采用至少两种不同逻辑状态之一，该非易失性存储元件基于非破坏性编程而采用至少两种不同逻辑状态之一，以及该非易失性存储元件以基本上不受限制的时间和与电源无关地保持编程的逻辑状态，直到新的编程发生，所述方法包括通过下述来操作所述逻辑电路部分：供给电源和控制信号至所述逻辑电路，以及依据状态的每个变化将所述逻辑电路部分的各个逻辑状态编程写入所述非易失性存储元件。
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