JP5964267B2 - 不揮発性状態保持ラッチ - Google Patents

不揮発性状態保持ラッチ Download PDF

Info

Publication number
JP5964267B2
JP5964267B2 JP2013056192A JP2013056192A JP5964267B2 JP 5964267 B2 JP5964267 B2 JP 5964267B2 JP 2013056192 A JP2013056192 A JP 2013056192A JP 2013056192 A JP2013056192 A JP 2013056192A JP 5964267 B2 JP5964267 B2 JP 5964267B2
Authority
JP
Japan
Prior art keywords
transistor
coupled
latch
magnetic
magnetic latch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013056192A
Other languages
English (en)
Other versions
JP2013131242A (ja
Inventor
ルー・ジー・チュア−エオアン
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2013131242A publication Critical patent/JP2013131242A/ja
Application granted granted Critical
Publication of JP5964267B2 publication Critical patent/JP5964267B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Power Sources (AREA)
  • Static Random-Access Memory (AREA)

Description

本開示は、一般にメモリに関し、より詳細には、不揮発性保持ラッチに関連したメモリに関する。
近年の電子デバイス、特にバッテリで動作する電子デバイスは、典型的には省電力を念頭に置いて設計されている。デスクトップコンピュータは一般に、ある期間非活動であると待機モードに切り換わり、表示モニタもやはり、非活動期間後にスリープモードになり、携帯電話では、不使用時には不必要な機能の大部分が使用できなくなる(collapse)、などである。しかし、電源切断(power down)してこうした休止状態に入っていても、多くのデバイスはなおも、少なからぬ量の電力を消費して不揮発性メモリを維持している。こうした電力消費の多くは、単に完全にシャットダウンすることができない半導体デバイス間での電流リークの結果である。こうした電力損失によって、A/Cコンセントに接続されたデバイスでは、全体的な省電力が制限され、バッテリ式デバイスでは、その電力損失は、そのデバイスの機能信頼性に深刻な影響を及ぼすようなバッテリ時間となる。
携帯デバイスを電源切断させて省電力モードにした際、ユーザは、そのデバイスが省電力モードに入った時点の状態を保持していることを望み、これが課題となっている。この状態情報は、典型的には、デバイスのコアネットワーク内のラッチおよびフリップフロップを用いて維持される。デバイスのコアネットワークは一般に、デバイスのコア機能を動作させる回路と考えられる。こうしたデバイスはまた、通常は、そのデバイスと、外部の構成部品またはデバイスとの間の全ての外部通信を担う入出力(I/O)ネットワークも有することになる。コアネットワークは、信号をデバイス外部に送信またはデバイス外部から受信するために、I/Oネットワークと通信することになる。I/Oネットワークは、コアネットワークとは異なる、より高い電圧レベルで動作することになる場合が多い。このような場合、コアネットワークは、複数のレベルシフタを介してI/Oネットワークと通信する。
あるいは、状態情報をコアネットワークの内部に保持するのではなく、状態情報を外部メモリ、すなわちダイナミックランダムアクセスメモリ(DRAM)、または不揮発性メモリなどに配置することもできる。しかし、デバイスは一般に、DRAMに状態情報を書き込む際に、電力を使用してI/Oネットワークを駆動することになり、また、DRAM自体もやはり、電力を使用してメモリ内容を維持し、リフレッシュすることになる。したがって、外部での状態維持は、典型的には、内部記憶に優るいかなる省電力利点ももたらさない。さらに、全ての状態情報が、アーキテクチャ的に可視である(architecturally visible)レジスタ内に記憶される、すなわち読込みおよび書込みのためにアクセスできるというわけではない。
コアネットワーク状態記憶として実施されてきた2つの方法には、(1)オンチップ(すなわち、コアネットワーク)メモリに状態をスキャンする方法、または(2)ラッチ、およびフリップフロップを使用する方法がある。どちらの方法によっても一般に、デバイスがシャットダウン、または電力低下(power collapsed)することになる。しかし、両方法ともやはり、オンチップメモリまたはラッチのいずれかに電力を維持して、それらの構成部品内に記憶された状態を保存している。これらの構成部品への電力を維持するために、第2の電源または電力レールが一般に設けられる。電力のシャットダウン、または低下は、相補型金属酸化物半導体(CMOS)トランジスタスイッチなどのスイッチを用いて電源を切断することによって、または主電源電圧(本明細書ではVDDと呼ぶ)を接地して低下させることによって実施することができる。CMOSおよび他のトランジスタ技術の限界のため、VDDを切断しても、または今や接地していても、CMOSスイッチの両端間で電位がなおも存在することになるため、典型的には電流リークが生じる。したがって、デバイスを電源切断させていても、電力がバッテリから流出している。
次に図1Aを参照すると、典型的なフリップフロップ10の回路図が示されている。フリップフロップ10は、機能テストモードマルチプレクサ100を前端に有する、典型的なマスタスレーブ構成である。機能テストモードマルチプレクサ100への入力に依存して、スキャンイン(Si)パスまたは機能(D)パスのいずれかが選択されることになる。スキャン選択信号SE、およびその反転信号SENが、スキャン選択回路106から受信され、マルチプレクサ100への入力として供給される。マルチプレクサ100は、マスタラッチ101に結合され、マスタラッチ101は、スレーブラッチ102に結合されている。マスタラッチ101と、スレーブラッチ102とは、典型的には逆のクロック位相で動作する。制御回路104は、クロック信号Clkを用いて、フリップフロップ10を駆動するための2つの内部クロック位相信号CkおよびCkNを生成する。出力103が、出力信号Q、およびその負の信号Q-BARを生成する。
制御回路104、ならびにスレーブラッチ102および3状態デバイス107から構成される保持回路105は、保持状態構成部品であり、したがって、回路10の残る部分が閉じている、または電源切断されている場合でも常時オンとなっている。したがって、制御回路104および保持回路105は、VDD_Retain(図1B)によって電力供給され、回路10の残りの構成部品は、VDD(図1B)によって電力供給されている。
動作に際しては、マスタラッチ101は、マルチプレクサ100の動作を介した状態で設定される。次いで、スレーブラッチ102は、マスタラッチ101からの状態で設定される。電力がシャットダウンされると、制御回路104および保持回路105以外の全ての構成部品は、VDDへのそれぞれの電力接続を失う。しかし、VDD_Retainは、制御回路104および保持回路105への電力を維持する。したがって、スレーブラッチ102は、マスタラッチ101が今や電源に接続されていなくとも、マスタラッチ101の状態を保持する。フリップフロップ10が内部に配置されたデバイスの電力が復帰すると、スレーブラッチ102からの状態情報は、マスタラッチ101に直接戻ることはない。典型的な構成では、フリップフロップ10によって代表されるフリップフロップなどのフリップフロップは、直列に結合されている。電力がデバイスに復帰すると、Retain-BAR信号によって、マスタラッチ101のトランスペアレンシ(transparency)がトリガされる。したがって、スレーブラッチ102の状態情報は、次のフリップフロップに直列に伝播され、そのフリップフロップによって、そのフリップフロップのマスタラッチの状態が設定される。最終の「起動(wake-up)」動作において、マスタラッチ101は、起動状態の伝播によって最終的に適切な状態にリセットされる。
図1Bは、フリップフロップ10(図1A)を含むフリップフロップパッケージ11を示すピン図である。フリップフロップ10のある部品は常時オンであるため、フリップフロップパッケージ11は、2つの電源VDD 107およびVDD_Retain 108を使用している。VSS 115用の接続端子もあり、この接続端子は接地させることができる。Retain-BAR信号109は、電力が復帰し、状態が復元されたときに制御回路104(図1A)に影響を及ぼす、フリップフロップパッケージ11への入力となる。データ(D)入力110は、フリップフロップ10への機能入力(functional input)である。クロック(Clk)入力111は、フリップフロップ10を駆動するために制御回路104で使用される、フリップフロップパッケージ11に供給される外部クロック入力である。スキャン選択(SE)制御入力112は、スキャン選択回路106で使用され、マルチプレクサ100(図1A)に選択を与える。最後に、出力端子Q113およびQ-BAR 114が、フリップフロップパッケージ11への機能入力に基づいて所望のフリップフロップ出力を生成する。
この構成によって、現在の方法に伴う別の欠点、すなわち、半導体チップ製造の複雑さが増すことが判明した。VDD_Retain 108(図1B)などの、第2の別個の電力レールまたは電源には、第2の電源を制御する制御信号ネットワークに加えて、第2の電源を適切な回路素子と接続するメタライゼーション層を設ける余分な製造ステップが使用される。これらの追加の処理工程によって、製造業者に費用がかかる。
図2Aは、別の典型的なフリップフロップ20を示す回路図である。フリップフロップ20は、別の典型的なマスタスレーブフリップフロップ構成を示している。機能テストモードマルチプレクサ200は、マスタラッチ201に送るスキャンインパスまたはデータパスのいずれかを選択する。次いで、マスタラッチ201は、その状態をスレーブラッチ202に送る。フリップフロップ20は、スレーブラッチ202から現在の状態情報を得る別のラッチ、すなわち保持ラッチ203を含む。したがって、保持ラッチ203は、スレーブラッチ202から状態情報を付与される。出力回路204によって、QおよびQ-BARの択一的な(alternative)フリップフロップ出力が結果として生成される。クロック回路205が、外部クロック信号(Clk)を入力として受信し、内部クロック信号CkNおよびCkの両方を生成する。スキャン選択回路206が、フリップフロップ20を動作させるためのSEおよびSENの両方を生成する。
フリップフロップ20の構成では、状態保持回路、すなわち保持ラッチ203は、フリップフロップ20のクリティカルパスの外部に配置されている。クリティカルパスとは、マルチプレクサ200からマスタラッチ201およびスレーブラッチ202を介し、次いで出力204に至るメインパスである。保持ラッチ203の制御は、セーブ回路207および復元ノード209によって行われる。セーブ回路207は、フリップフロップ20を動作させるためのSave信号およびSave-BAR信号の両方を生成する。SaveおよびSave-BARは、現在の状態をスレーブラッチ202から保持ラッチ203に書き込むように動作する。フリップフロップ20が電源切断されると、全ての電力が、セーブ回路207、ならびにスレーブラッチ203および回路210を備える保持回路208を除く全てから取り除かれる。セーブ回路207および保持回路208は常時オンであり、VDD_Retain(図2B)から電力を受け取っている。フリップフロップ20が電源投入(power up)されると、Restore信号およびNRestore信号の入力によって3状態装置209がトリガされ、保存されていた前の状態がマスタラッチ201に戻るように付与される。
図1A、1B、2A、および2Bに示すものなどの既存のフリップフロップ用の構成部品を設計する際、より高い閾値電圧デバイスを用いたアプリケーションの提案によって、デバイス自体もまた、より高価になることがある。常時オンの構成部品、すなわち図1Aの制御回路104および保持回路106、ならびに図2Aのセーブ回路207および保持回路208はしばしば、より堅牢で、かつより高い電圧をリークなく扱うことができるように選択される。一般に、CMOS技術は、本質的に3つの「グレード(grade)」、すなわち高閾値電圧(HVT)、通常閾値電圧(NVT)、および低閾値電圧(LVT)で製造することができる。閾値電圧がより高くなるほど、典型的にはトランジスタが「オフ」のときの電流リークがより少なくなる。HVT CMOSは通常、NVTまたはLVTよりも高価である。したがって、製造業者がこうしたデバイス中の重要な「常時オン」構成部品をHVT CMOSから構築することによって電力リークを低減させようと試みる場合、追加の費用がかかることになる。
図2Bは、フリップフロップ20(図2A)を含むフリップフロップパッケージ21を示すピン図である。フリップフロップ20のある部品は常時オンであるため、フリップフロップパッケージ21は、フリップフロップパッケージ11(図1B)と同様に、2つの電源VDD 107およびVDD_Retain 108を使用している。フリップフロップパッケージ21もやはり、Vss 115端子を含む。NRestore信号211は、電源投入時に使用される入力信号であり、保存された状態情報をマスタラッチ201(図2A)に付与して戻すようセーブ回路208(図2A)に命じる際に使用される。データ(D)入力110は、フリップフロップ20への機能入力である。クロック(Clk)入力111は、フリップフロップ20を駆動するために制御回路104に使用される、フリップフロップパッケージ21に供給される外部クロック入力である。スキャン選択(SE)制御入力112はスキャン選択回路106で使用され、マルチプレクサ200(図2A)に選択を与える。出力端子Q113およびQ-BAR 114が、フリップフロップパッケージ11への機能入力に基づいて所望のフリップフロップ出力を生成する。フリップフロップ10(図1A)と異なり、フリップフロップ20は、Save信号およびSaveN信号を用いて、保持ラッチ203への状態情報保存を制御する。したがって、Save入力212は、この入力をフリップフロップパッケージ21に供給する。
本発明の様々な代表的実施形態は、磁気トンネル接合(MTJ)構造を含むラッチを使用した電子回路、およびMTJ構造において選択状態を生成するように構成された論理回路に関する。選択状態は磁気的に維持されるので、ラッチまたは電子回路の状態は、電力が電子デバイスから取り除かれている間も維持することができる。
代表的実施形態は、電子回路に使用するラッチに関する。ラッチは、MTJ構造と、MTJ構造内で選択状態を生成するように構成された論理回路とを含む。
追加の代表的実施形態は、電子回路内の状態を維持する方法に関する。かかる方法は、入力信号およびセーブ信号を受信する段階と、入力信号とセーブ信号との組合せ関係に応答して、MTJ構造の自由磁気層の第1の極性を確立する段階とを含む。電子回路の状態は、第1の磁気層と第2の磁気層との極性関係によって決まる。
さらなる代表的実施形態は、少なくとも1つの非磁気ラッチと、非磁気ラッチに結合され、非磁気ラッチの現在の状態を表す状態を保持するように構成された磁気ラッチと、電子回路が電源投入されると動作して、その状態を用いて現在の状態を非磁気ラッチに復元する手段とを含む電子回路に関する。
さらなる代表的実施形態は、現在の状態を保持するように構成されたマスタ非磁気ラッチと、マスタ非磁気ラッチに結合され、現在の状態を保持するように構成されたゼロまたは1つ以上のスレーブ非磁気ラッチと、マスタ非磁気ラッチおよびスレーブ非磁気ラッチに結合された磁気ラッチとを含む電子回路に関する。磁気ラッチは、現在の状態に対応して選択された状態を保持するように構成される。磁気ラッチは、電力が電子回路から取り除かれている間も選択された状態を保持し、電力が電子回路に復帰したときに、選択された状態を用いて現在の状態をマスタ非磁気ラッチに復元する。
前述では、以下の本発明の詳細な説明がより良く理解できるように、本発明の特徴および技術的利点をかなり広く概説してきた。本発明の特許請求の範囲の主題を成す本発明の追加の特徴および利点を以下で説明する。開示の概念および特定の実施形態は、本発明と同じ目的を達成するために他の構造を改変または設計する際の基礎として容易に用いることができることを、当業者には理解されたい。また、かかる均等構造は、添付の特許請求の範囲に記載された本発明の趣旨および範囲から逸脱するものではないこともやはり、当業者には理解されたい。本発明を特徴付けると考えられる新規な特徴は、本発明の構成および動作方法の両点に関し、さらなる目的および利点と併せて、以下の説明を添付の図と併せ読めばより良く理解されよう。ただし、各図は、単なる例示および説明の目的で示したものにすぎず、本発明の限定を規定するものではないことを明確に理解されたい。
次に、本発明をより完全に理解できるように、添付の図面と併せて以下の説明を参照する。
従来のフリップフロップを示す回路図である。 図1Aによる従来のフリップフロップを含む従来のフリップフロップパッケージを示すピン図である。 別の従来のフリップフロップを示す回路図である。 図2Aによる従来のフリップフロップを含む別の従来のフリップフロップパッケージを示すピン図である。 本開示の教示に従って構成された磁気ラッチを示す回路図である。 本開示の教示に従って構成された磁気ラッチを含むフリップフロップを示す回路図である。 本開示の教示に従って構成されたフリップフロップを含むフリップフロップパッケージを示すピン図である。 本開示の教示に従って構成された磁気ラッチを含むフリップフロップを示す回路図である。 本開示の教示に従って構成されたフリップフロップを含むフリップフロップパッケージを示すピン図である。 本開示の教示による様々な実施形態を実施するために実行される例示のブロックを示す流れ図である。
図3は、本発明の一実施形態に従って構成された磁気ラッチ30を示す回路図である。磁気ラッチ30は、磁気層301と、絶縁体層302と、磁気層303とを含む磁気トンネル接合(MTJ) 300を含む。磁気層301および303は、コバルト-鉄などを含めて、様々な遷移金属強磁性体、および他の磁気材料から構築することができ、絶縁体層302は、酸化アルミニウムなどの様々な絶縁材料から構築することができる。MTJ 300に印加される電流または電圧レベルに依存して、磁気層301と303との相対的な極性に影響が生じる。一例では、特定の電流または電圧レベルを印加することによって、磁気層301の極性が、磁気層303に対して反平行になる。同様に、別の電流または電圧レベルによって、磁気層301の極性と磁気層303の極性が同じ、または平行となる。
磁気ラッチ30は、トランジスタM1とM2とが互いに並列に結合されるように構成され、M1の一端子がVDDに結合され、M2の一端子がVSSに結合される。M1およびM2のもう一方の端子が、MTJ 300に結合される。両トランジスタM1およびM2のゲートは、IN Retention信号を供給する回路304に結合される。M1はp型金属酸化物半導体(PMOS)トランジスタとして構成され、M2はn型MOS(NMOS)として構成される。したがって、回路304から受信する信号に依存して、M1がオンになり、MTJ 300の電圧がVDDまで引き上げられ、M2はオフとなるか、またはM2がオンになり、MTJ 300の電圧がVSSまで引き上げられることになる。トランジスタの型が異なるため、M1とM2とは、一般に同時にオンになることはない。
トランジスタM3とM4もやはり、互いに並列に結合され、各トランジスタは、MTJ 300に接続された端子を有し、各トランジスタはまた、VSSおよびVDDに接続されたもう一方の端子を有する。M3およびM4の各ゲート端子は、XNORゲート305に接続されている。図示のように、トランジスタM3はNMOSとして構成され、トランジスタM4はPMOSとして構成されている。したがって、M1およびM2と同様に、M3がオフで、M4がオンとなるか、またはM3がオンで、M4がオフとなるかは、XNORゲート305によって供給されるIN RetentionとSAVE信号との組合せ関係によって決まる。
MTJ 300がVDDからVSSに接続されるか、またはVSSからVDDに接続されるか(すなわち、M1およびM3がオンであるか、またはM2およびM4がオンであるか)に依存して、磁気層301および303の極性が、(0状態または1状態を記憶して)平行または反平行となる。MTJ 300の抵抗を測定することによって、MTJ 300内に保存された特定の状態を求めることができる。この状態情報は、バッファ回路306(またはセンスアンプ)に供給され、ラッチ30からの出力、すなわちSA.outとして保持される。したがって、決定性Save信号を、IN Retention信号と組み合わせて使用することによって、MTJ 300内で状態を磁気的に設定し、出力、すなわちSA.out(センスアンプ出力)として供給することができる。MTJ 300が状態情報を磁気的に設定し、保持するので、この状態を磁気ラッチ30内で維持するのに電力は必要でない。
一実施形態では、SAVE信号がイネーブルになると、MTJ 300へのDC接続が実現され、書込み動作がイネーブルになる。一例では、MTJ 300に1を書き込むには、1がIN Retentionリードに付与され、SAVE信号がイネーブルになる。したがって、トランジスタM1およびM3がオンとなり、電流がVDDからVSSへとMTJ 300を介して流れることになる。同様に、MTJ 300に0を書き込むには、0がIN Retentionリードに供給され、1がSAVEリードに供給される。したがって、トランジスタM2およびM4がオンとなり、電流がVSSからVDDへとMTJ 300を介して流れることになる。MTJ 300の状態(平行または反平行)は、上記のように、抵抗によって感知して、MTJ 300から状態を読み取ることができる。
次に図4Aに移ると、一実施形態に従って構成された磁気ラッチ30を含むフリップフロップ40の回路図が示されている。フリップフロップ40は、図1のマスタスレーブフリップフロップ10の改良版として構成され、磁気ラッチ30がスレーブラッチ102に取って代わっている。図1と同様に、機能テストモードマルチプレクサ400は、3方向デバイス401および402を備え、これらのデバイスは、スキャンインパスまたはデータパスのいずれかを選択して、3方向デバイス403を介してマスタラッチ404に送るように動作可能である。マスタラッチ404は、受信した値を記憶する。
スキャンイネーブル信号SEおよびSENは、スキャンイネーブル回路408を介してマルチプレクサ400に供給される。常時オンの内部クロック信号Ck、ならびにその反転信号CkNが、3方向デバイス403、405-1、406を制御する。信号CkおよびCkNは、クロック回路409を介して供給される。
3方向デバイス405-1および405-2を備えるマスタラッチ404は、3方向デバイス406に状態情報を出力し、次いでこの3方向デバイス406は、スレーブラッチ407に出力し、このラッチ407は、本実施形態では磁気ラッチ30である。磁気ラッチ30のSA.out信号は、フリップフロップ40の出力を、Qおよびインバータ回路411を介して反転されたQ-BARとして出力段410に供給する。(図には410が2つのインバータを含むとして示されている。単一のインバータを、バッファに加えて示すことも考慮され得る)決定性信号SAVEが、内部クロック信号Ckによって供給される。IN Retention信号は、マスタラッチ404の出力として受信される。磁気ラッチ30をスレーブラッチ407として使用することによって、フリップフロップ40は、常時オン電源を維持せずに状態を保持することが可能となる。フリップフロップ40を電源切断させると、状態情報は、MTJ 300(図3)内で磁気的に維持される。
図4Bは、一実施形態に従って構成されたフリップフロップパッケージ41のピン図である。フリップフロップ40(図4A)は、フリップフロップパッケージ41内に含まれる。フリップフロップパッケージ41へのピンコネクタには、VDD 412、Retain-BAR 413、データ(D) 414、クロック(Clk) 415、スキャンイネーブル(SE) 416、VSS 417、ならびに出力Q 418およびQ-BAR 419が含まれる。フリップフロップパッケージ11(図1B)および21(図2B)に比べて、フリップフロップパッケージ41は、フリップフロップ10および20が状態を維持するために使用している第2の電源レールを含まない。したがって、第2の電源のための余分な配線の必要がもはやないので、関与する回路がより少なくなり、すなわち複雑さがより少なくなっている。さらに、フリップフロップ40を電源切断させても、状態を維持するために余分な電力が使用されることはない。フリップフロップ40の電力が復帰すると、状態がMTJ 300(図3)からバッファ回路306(図3)を介して読み取られ、この回路は電源切断前と同様に進行する。
次に図5Aに移ると、一実施形態に従って構成された磁気ラッチ30を含むフリップフロップ50の回路図が示されている。フリップフロップ50は、図2Aと同様に、マスタスレーブフリップフロップとして構成されているが、フリップフロップ50は、磁気ラッチ30をクリティカルパスの外部に含む。マルチプレクサ500は、スキャンイネーブル回路504によって供給されたスキャンイネーブル信号SEおよびSENを用いて、適切な経路を選択する。マスタラッチ501は、マルチプレクサ500から信号を受信し、その状態情報をスレーブラッチ502に渡す。スレーブラッチ502は、出力端子503に出力を供給し、フリップフロップ50からQおよびQ-BARを出力する。
クロック回路505が、フリップフロップ50を動作させるための内部クロック信号Ckおよび反転クロック信号CkNを供給する。スキャンイネーブル信号SEおよびSENは、スキャンイネーブル回路504を介してマルチプレクサ500に供給される。
磁気ラッチ30もやはり、マスタラッチ501から状態情報を受信する。受信された状態情報が、磁気ラッチ30のIn Retention信号として使用される。さらに、磁気ラッチ30は、非同期SAVE信号を磁気ラッチ30に供給するために、ある特定の常時オン決定性セーブ入力信号SAVEを受信する。
電源切断させると、全ての電力がフリップフロップ50から取り除かれ、上述のように磁気ラッチ30は状態情報を磁気的に保持することになる。フリップフロップ50を再度電源投入させると、Restore信号およびNRestore信号を用いて磁気ラッチ30がトリガされ、保存された状態情報が3方向デバイス506を介してマスタラッチ501に送り戻される。RestoreおよびNRestoreによって、3方向デバイス506が基本的にオンになり、磁気ラッチ30の状態情報をマスタラッチ501に送信することが可能となる。この場合も、フリップフロップ40(図4)と同様に、状態を保存するのに追加の電源は必要でない。したがって、フリップフロップ50の複雑さ、および電力使用は、既存のフリップフロップよりも遙かに低い。
図5Bは、本発明の一実施形態によって構成されたフリップフロップパッケージ51のピン図である。フリップフロップ50(図5A)は、フリップフロップパッケージ51内に含まれる。フリップフロップパッケージ51へのピンコネクタには、VDD 412、データ(D) 414、クロック(Clk) 415、スキャンイネーブル(SE) 416、VSS 417、ならびに出力Q 418およびQ-BAR 419などのフリップフロップパッケージ41と同じピンコネクタが含まれる。しかし、フリップフロップ50は、Restore信号およびNRestore信号を使用し、かつ非同期決定性セーブ信号を供給するため、フリップフロップパッケージ51はまた、ピンコネクタNRestore 507およびSAVE 508も含む。
図6は、実施形態を実施するための例示ブロックを示す流れ図である。ブロック600で、入力信号が受信される。ブロック601で、セーブ信号が受信される。ブロック602で、入力信号とセーブ信号との組合せ関係に基づいて生成された電流に応答して、磁気トンネル接合(MTJ)構造の自由磁気層の極性が確立される。電子回路の状態は、自由磁気層と、固定磁気層との極性関係によって決まる。
特定の回路について記載してきたが、開示された回路の全てが、本発明を実施するために必要となるわけではないことが当業者には理解されよう。さらに、本発明上の焦点を維持するために、ある周知の回路については記載していない。同様に、本明細書ではある箇所で論理「0」および論理「1」について言及しているが、これらの論理値は、残りの回路を相応に調整すれば、本発明の動作に影響を及ぼさずに入れ替えることができることが当業者には理解されよう。
本発明およびその利点について詳細に説明してきたが、添付の特許請求の範囲に規定された本発明の趣旨および範囲から逸脱することなく、本明細書に対して様々な改変、置換え、および変更を行うことが可能であることを理解されたい。さらに、本願の範囲は、本明細書に記載のプロセス、機械、製造物、組成物、手段、方法、およびステップの特定の実施形態のみに限定されるものではない。本発明の開示から当業者には容易に理解されるように、本明細書に記載の対応する実施形態と実質的に同じ機能を果たす、あるいは実質的に同じ結果を達成する、現時点で存在するか、または今後開発されるプロセス、機械、製造物、組成物、手段、方法、またはステップを、本発明に従って利用することができる。したがって、添付の特許請求の範囲は、その範囲内に、かかるプロセス、機械、製造物、組成物、手段、方法、またはステップを含むものである。
10 フリップフロップ
11 フリップフロップパッケージ
100 機能テストモードマルチプレクサ
101 マスタラッチ
102 スレーブラッチ
103 出力
104 制御回路
105 保持回路
106 スキャン選択回路
107 3状態デバイス、電源VDD
108 電源VDD_Retain
109 Retain-BAR信号
110 データ(D)入力
111 クロック(Clk)入力
112 スキャン選択(SE)制御入力
113 出力端子Q
114 出力端子Q-BAR
115 VSS端子
20 フリップフロップ
21 フリップフロップパッケージ
200 機能テストモードマルチプレクサ
201 マスタラッチ
202 スレーブラッチ
203 保持ラッチ
204 出力回路
205 クロック回路
206 スキャン選択回路
207 セーブ回路
208 保持回路
209 復元ノード
210 回路
211 NRestore信号
212 Save入力
30 磁気ラッチ
300 磁気トンネル接合(MTJ)
301 磁気層
302 絶縁体層
303 磁気層
304 回路
305 XNORゲート
306 バッファ回路
40 フリップフロップ
41 フリップフロップパッケージ
400 機能テストモードマルチプレクサ
401、402、403、405-1、405-2、406 3方向デバイス
404 マスタラッチ
407 スレーブラッチ
408 スキャンイネーブル回路
409 クロック回路
410 出力段
411 インバータ回路
412 VDD
413 Retain-BAR
414 データ(D)
415 クロック(Clk)
416 スキャンイネーブル(SE)
417 VSS
418 出力Q
419 出力Q-BAR
50 フリップフロップ
51 フリップフロップパッケージ
500 マルチプレクサ
501 マスタラッチ
502 スレーブラッチ
503 出力端子
504 スキャンイネーブル回路
505 クロック回路
506 3方向デバイス
507 ピンコネクタNRestore
508 ピンコネクタSAVE
600、601、602 ブロック
M1、M4 PMOSトランジスタ
M2、M3 NMOSトランジスタ

Claims (10)

  1. 電子回路であって、
    少なくとも1つの非磁気ラッチと、
    前記少なくとも1つの非磁気ラッチに結合され、前記少なくとも1つの非磁気ラッチの現在の状態を表す状態を保持するように構成された磁気ラッチと、
    前記電子回路が電源投入されると動作して、前記状態を用いて前記現在の状態を前記少なくとも1つの非磁気ラッチに復元する手段と
    を備え、
    前記復元する手段が、前記磁気ラッチおよび前記少なくとも1つの非磁気ラッチに結合されたスイッチを備え、前記スイッチが、復元信号の受信に応答して、前記状態を前記磁気ラッチから前記少なくとも1つの非磁気ラッチに通信するように構成され、
    前記磁気ラッチが、
    磁気トンネル接合(MTJ)構造と、
    前記MTJ構造に結合された第1のトランジスタ対と、
    前記MTJ構造に結合された第2のトランジスタ対と、
    前記第1のトランジスタ対および前記第2のトランジスタ対の各ゲート端子に結合された選択回路と
    を備え、
    前記MTJ構造は、
    電圧選択可能極性を有する自由磁気層と、
    固定磁気層と、
    前記自由磁気層と前記固定磁気層との間の絶縁層と
    を備え、
    前記第1のトランジスタ対は、第1のトランジスタと第2のトランジスタとを備え、
    前記第2のトランジスタ対は、第3のトランジスタと第4のトランジスタとを備え、
    前記第1のトランジスタおよび前記第2のトランジスタの各一端は、前記自由磁気層に結合されており、
    前記第3のトランジスタおよび前記第4のトランジスタの各一端は、前記固定磁気層に結合されており、
    前記第1のトランジスタの他端は、第1の電源に結合されており、
    前記第2のトランジスタの他端は、第2の電源に結合されており、
    前記第3のトランジスタの他端は、前記第2の電源に結合されており、
    前記第4のトランジスタの他端は、前記第1の電源に結合されている、電子回路。
  2. 前記選択回路が、
    入力保持信号に対応した信号を前記第1のトランジスタおよび前記第2のトランジスタの各ゲート端子に印加するように構成された第1の選択回路と、
    前記入力保持信号とセーブ信号との組合せ関係に応答して、前記第3のトランジスタおよび前記第4のトランジスタの各ゲート端子に印加する電圧レベルを選択するように構成された第2の選択回路と
    を備える、請求項1に記載の電子回路。
  3. 前記磁気ラッチが、前記MTJ構造の抵抗を測定する出力回路をさらに備え、前記抵抗によって、前記磁気ラッチの前記状態が決まる、請求項2に記載の電子回路。
  4. 前記少なくとも1つの非磁気ラッチのスレーブラッチに結合された前記磁気ラッチへの入力端子と、
    前記スイッチに結合された前記磁気ラッチからの出力端子と
    をさらに備え、前記スイッチに結合された前記少なくとも1つの非磁気ラッチがマスタラッチである、請求項1に記載の電子回路。
  5. 電子回路であって、
    現在の状態を保持するように構成されたマスタ非磁気ラッチと、
    前記マスタ非磁気ラッチ、およびゼロまたは1つ以上のスレーブ非磁気ラッチに結合された磁気ラッチであって、前記現在の状態に対応して選択された状態を保持するように構成された磁気ラッチと
    を備え、前記磁気ラッチが、電力が前記電子回路から取り除かれている間、前記選択された状態を保持し、前記電力が前記電子回路に復帰したときに、前記選択された状態を用いて前記現在の状態を前記マスタ非磁気ラッチに復元し、
    前記磁気ラッチが、
    磁気トンネル接合(MTJ)構造と、
    前記MTJ構造に結合された第1のトランジスタ対と、
    前記MTJ構造に結合された第2のトランジスタ対と、
    前記第1のトランジスタ対および前記第2のトランジスタ対の各ゲート端子に結合された選択回路と
    を備え、
    前記MTJ構造は、
    電圧選択可能極性を有する自由磁気層と、
    固定磁気層と、
    前記自由磁気層と前記固定磁気層との間の絶縁層と
    を備え、
    前記第1のトランジスタ対は、第1のトランジスタと第2のトランジスタとを備え、
    前記第2のトランジスタ対は、第3のトランジスタと第4のトランジスタとを備え、
    前記第1のトランジスタおよび前記第2のトランジスタの各一端は、前記自由磁気層に結合されており、
    前記第3のトランジスタおよび前記第4のトランジスタの各一端は、前記固定磁気層に結合されており、
    前記第1のトランジスタの他端は、第1の電源に結合されており、
    前記第2のトランジスタの他端は、第2の電源に結合されており、
    前記第3のトランジスタの他端は、前記第2の電源に結合されており、
    前記第4のトランジスタの他端は、前記第1の電源に結合されている、電子回路。
  6. 前記選択回路が、
    入力保持信号に対応した信号を前記第1のトランジスタおよび前記第2のトランジスタの各ゲート端子に印加するように構成された第1の選択回路と、
    前記入力保持信号とセーブ信号との組合せ関係に応答して、前記第3のトランジスタおよび前記第4のトランジスタの各ゲート端子に印加する電圧レベルを選択するように構成された第2の選択回路と
    を備える、請求項5に記載の電子回路。
  7. 前記セーブ信号が、非同期的に印加される、請求項6に記載の電子回路。
  8. 前記磁気ラッチおよび前記マスタ非磁気ラッチに結合された復元スイッチをさらに備え、前記復元スイッチが、復元信号の受信に応答して、前記選択された状態を前記磁気ラッチから前記マスタ非磁気ラッチに通信するように構成される、請求項5に記載の電子回路。
  9. 前記電子回路のデータパスとスキャンイネーブルパスとの間で選択するように構成された入力マルチプレクサと、
    前記ゼロまたは1つ以上のスレーブ非磁気ラッチ、または前記磁気ラッチのうちの一方に結合された出力回路と
    をさらに備え、前記出力回路が、前記現在の状態および前記現在の状態に対して相補な状態のうちの1つまたは複数に対応する出力を生成する、請求項5に記載の電子回路。
  10. 前記マスタ非磁気ラッチに結合され、前記現在の状態を保持するように構成されたゼロまたは1つ以上のスレーブ非磁気ラッチをさらに備える、請求項5に記載の電子回路。
JP2013056192A 2008-12-04 2013-03-19 不揮発性状態保持ラッチ Expired - Fee Related JP5964267B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/328,042 2008-12-04
US12/328,042 US7961502B2 (en) 2008-12-04 2008-12-04 Non-volatile state retention latch

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011539674A Division JP5274670B2 (ja) 2008-12-04 2009-12-03 不揮発性状態保持ラッチ

Publications (2)

Publication Number Publication Date
JP2013131242A JP2013131242A (ja) 2013-07-04
JP5964267B2 true JP5964267B2 (ja) 2016-08-03

Family

ID=42077740

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2011539674A Expired - Fee Related JP5274670B2 (ja) 2008-12-04 2009-12-03 不揮発性状態保持ラッチ
JP2013056192A Expired - Fee Related JP5964267B2 (ja) 2008-12-04 2013-03-19 不揮発性状態保持ラッチ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2011539674A Expired - Fee Related JP5274670B2 (ja) 2008-12-04 2009-12-03 不揮発性状態保持ラッチ

Country Status (7)

Country Link
US (1) US7961502B2 (ja)
EP (1) EP2364497B1 (ja)
JP (2) JP5274670B2 (ja)
KR (1) KR101257340B1 (ja)
CN (1) CN102227777B (ja)
TW (1) TW201037702A (ja)
WO (1) WO2010065691A1 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8924902B2 (en) * 2010-01-06 2014-12-30 Qualcomm Incorporated Methods and circuits for optimizing performance and power consumption in a design and circuit employing lower threshold voltage (LVT) devices
IT1397487B1 (it) 2010-01-18 2013-01-16 St Microelectronics Pvt Ltd Circuito a flip-flop a basso consumo con ritenzione del dato, e relativo metodo
FR2970589B1 (fr) 2011-01-19 2013-02-15 Centre Nat Rech Scient Cellule mémoire volatile/non volatile
FR2970593B1 (fr) 2011-01-19 2013-08-02 Centre Nat Rech Scient Cellule mémoire volatile/non volatile compacte
FR2970592B1 (fr) 2011-01-19 2013-02-15 Centre Nat Rech Scient Cellule mémoire volatile/non volatile programmable
JP5839474B2 (ja) * 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US9336845B2 (en) * 2011-05-20 2016-05-10 Semiconductor Energy Laboratory Co., Ltd. Register circuit including a volatile memory and a nonvolatile memory
US8681535B2 (en) 2011-06-03 2014-03-25 Alexander Mikhailovich Shukh Nonvolatile latch circuit
FR2976712B1 (fr) 2011-06-15 2014-01-31 Centre Nat Rech Scient Element de memoire non-volatile
FR2976711B1 (fr) 2011-06-15 2014-01-31 Centre Nat Rech Scient Cellule memoire avec memorisation volatile et non volatile
US9390773B2 (en) 2011-06-28 2016-07-12 Hewlett Packard Enterprise Development Lp Shiftable memory
KR20140065477A (ko) 2011-10-27 2014-05-29 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 원자적 동작을 지원하는 시프트 가능형 메모리
KR101634191B1 (ko) 2011-10-28 2016-07-08 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 금속-절연체 상전이 플립-플롭
KR101660611B1 (ko) 2012-01-30 2016-09-27 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 워드 시프트 정적 랜덤 액세스 메모리(ws-sram)
WO2013130109A1 (en) 2012-03-02 2013-09-06 Hewlett-Packard Development Company L.P. Shiftable memory defragmentation
JP6097101B2 (ja) * 2012-03-13 2017-03-15 株式会社半導体エネルギー研究所 記憶装置、データ処理装置及び記憶装置の駆動方法
US8773896B2 (en) 2012-05-18 2014-07-08 Alexander Mikhailovich Shukh Nonvolatile latch circuit
FR3004577A1 (ja) 2013-04-15 2014-10-17 Commissariat Energie Atomique
FR3004576B1 (fr) 2013-04-15 2019-11-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire avec memorisation de donnees non volatile
WO2014184752A1 (en) * 2013-05-14 2014-11-20 Ecole Polytechnique Federale De Lausanne (Epfl) Cmos compatible non-volatile latch and d-flip flop using resistive switching materials
KR102033291B1 (ko) * 2013-06-14 2019-10-17 삼성전자 주식회사 반도체 장치 및 그 구동 방법
FR3008219B1 (fr) 2013-07-05 2016-12-09 Commissariat Energie Atomique Dispositif a memoire non volatile
CN105493193B (zh) 2013-08-16 2018-10-19 英特尔公司 使用电阻式存储器的具有保持力的存储器单元
CN103529727B (zh) * 2013-09-17 2016-04-06 杭州电子科技大学 一种具有非易失性锁存功能的多通道数据缓冲接口芯片
US9805790B2 (en) 2013-12-05 2017-10-31 Intel Corporation Memory cell with retention using resistive memory
WO2016185903A1 (ja) * 2015-05-15 2016-11-24 ソニー株式会社 不揮発性記憶回路
US20160371211A1 (en) * 2015-06-16 2016-12-22 Apple Inc. Bus-bit-order ascertainment
US9813049B2 (en) * 2015-08-12 2017-11-07 Qualcomm Incorporated Comparator including a magnetic tunnel junction (MTJ) device and a transistor
US9805795B2 (en) * 2016-01-08 2017-10-31 Samsung Electronics Co., Ltd. Zero leakage, high noise margin coupled giant spin hall based retention latch
WO2017150028A1 (ja) * 2016-02-29 2017-09-08 ソニー株式会社 半導体回路、半導体回路の駆動方法、および電子機器
US9722584B1 (en) * 2016-04-20 2017-08-01 National Tsing Hua University Non-volatile latch
CN108616268B (zh) * 2016-12-13 2022-05-17 中电海康集团有限公司 一种基于磁性隧道结的状态保持电源门控单元

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147900A (en) * 1997-11-06 2000-11-14 Nonvolatile Electronics, Incorporated Spin dependent tunneling memory
JP4282919B2 (ja) * 2001-04-27 2009-06-24 インターナショナル・ビジネス・マシーンズ・コーポレーション レジスタ
JP2003151260A (ja) * 2001-11-13 2003-05-23 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP4091301B2 (ja) * 2001-12-28 2008-05-28 富士通株式会社 半導体集積回路および半導体メモリ
US20050157539A1 (en) * 2002-05-10 2005-07-21 Koninkliijke Philips Electronics N.V. Memories and memory circuits
JP2004110961A (ja) * 2002-09-19 2004-04-08 Renesas Technology Corp 電流駆動回路および半導体記憶装置
JP2004118921A (ja) * 2002-09-25 2004-04-15 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004133969A (ja) * 2002-10-08 2004-04-30 Renesas Technology Corp 半導体装置
US7372723B1 (en) * 2003-08-08 2008-05-13 Micron Technology, Inc. State save-on-power-down using GMR non-volatile elements
EP1647937A1 (en) 2004-10-15 2006-04-19 Sony Deutschland GmbH Method for motion estimation
US7336525B2 (en) * 2004-10-18 2008-02-26 Kabushiki Kaisha Toshiba Nonvolatile memory for logic circuits
JP2007201853A (ja) * 2006-01-27 2007-08-09 Renesas Technology Corp 半導体集積回路
JP4883621B2 (ja) * 2006-09-19 2012-02-22 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4231887B2 (ja) * 2006-09-28 2009-03-04 株式会社東芝 不揮発ラッチ回路および不揮発性フリップフロップ回路
US20080229269A1 (en) * 2007-03-12 2008-09-18 International Business Machines Corporation Design structure for integrating nonvolatile memory capability within sram devices

Also Published As

Publication number Publication date
US20100141322A1 (en) 2010-06-10
JP2012510695A (ja) 2012-05-10
KR20110102403A (ko) 2011-09-16
TW201037702A (en) 2010-10-16
JP5274670B2 (ja) 2013-08-28
US7961502B2 (en) 2011-06-14
JP2013131242A (ja) 2013-07-04
WO2010065691A1 (en) 2010-06-10
KR101257340B1 (ko) 2013-05-02
EP2364497B1 (en) 2014-01-29
CN102227777B (zh) 2015-06-03
CN102227777A (zh) 2011-10-26
EP2364497A1 (en) 2011-09-14

Similar Documents

Publication Publication Date Title
JP5964267B2 (ja) 不揮発性状態保持ラッチ
US8174872B2 (en) Nonvolatile latch circuit
Sakimura et al. Nonvolatile magnetic flip-flop for standby-power-free SoCs
US8243502B2 (en) Nonvolatile latch circuit and logic circuit using the same
US9805790B2 (en) Memory cell with retention using resistive memory
US7187205B2 (en) Integrated circuit storage element having low power data retention and method therefor
US8242826B2 (en) Retention flip-flop
US7215188B2 (en) Integrated circuit having a low power mode and method therefor
US20130107651A1 (en) Semiconductor device with reduced leakage current and method for manufacture the same
US20100054051A1 (en) Memory device and method thereof
JP2005537768A (ja) 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置
Iyengar et al. MTJ-based state retentive flip-flop with enhanced-scan capability to sustain sudden power failure
Huang et al. A low-power low-VDD nonvolatile latch using spin transfer torque MRAM
US10373663B2 (en) Non-volatile memory circuit
US9728241B2 (en) Non-volatile flip-flop with enhanced-scan capability to sustain sudden power failure
US20180197600A1 (en) Semiconductor device
Monga et al. Energy-efficient data retention in D flip-flops using STT-MTJ
CN108616268B (zh) 一种基于磁性隧道结的状态保持电源门控单元
Lanuzza et al. An energy aware variation-tolerant writing termination control for STT-based non volatile flip-flops
Sharma et al. SRAM Design Issues and Effective Panacea at Different CMOS Technology Nodes
CN113422601B (zh) 基于磁性隧道结的电压转换高电平隔离单元
US20070217277A1 (en) Apparatus and method for reducing the leakage current of memory cells in the energy-saving mode
EP3540738B1 (en) Multi-bit non-volatile flip-flop
EP3200192B1 (en) Non-volatile non-shadow flip-flop

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140114

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140414

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140422

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150306

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150316

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20150605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160324

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160629

R150 Certificate of patent or registration of utility model

Ref document number: 5964267

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees