KR101634191B1 - 금속-절연체 상전이 플립-플롭 - Google Patents

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Abstract

금속-절연체 상전이(MIT) 플립-플롭은 MIT 플립-플롭의 논리 상태를 표현하기 위해 쌍안정 작동 상태의 쌍 중의 선택된 작동 상태를 채용한다. MIT 플립-플롭은 쌍안정 작동 상태의 쌍을 제공하기 위해 전류-제어된 음의 미분 저항(CC-NDR)을 갖는 MIT 디바이스를 포함한다. 쌍안정 작동 상태의 쌍의 쌍안정 작동 상태는 프로그래밍 전압에 의해 선택될 수 있다. 쌍안정 작동 상태가 선택된 후, 쌍안정 작동 상태는 MIT 디바이스에 인가된 바이어스 전압에 의해 유지될 수 있다.

Description

금속-절연체 상전이 플립-플롭{METAL-INSULATOR PHASE TRANSITION FLIP-FLOP}
본 발명은 금속-절연체 상전이 플립-플롭에 관한 것이다.
현대의 컴퓨터 및 관련 처리 시스템은 통상적으로 프로세서 및 몇몇 형태의 메모리를 포함한다. 프로세서는 일반적으로 컴퓨터의 다양한 연산 작업을 수행하는 것을 담당하는 한편, 메모리는 연산 작업에서 이용되고 연산 작업에 의해 생성되는 데이터를 저장한다. 프로세서에 의한 처리의 아키텍처 분할 및 메모리에 의해 데이터 저장은 이러한 시스템의 거의 전체적인 이력 동안 성공적인 것으로 입증되었다.
예컨대, 전형적인 범용 컴퓨터는 일반적으로 하나 이상의 통신 채널(예컨대, 데이터, 명령 및 어드레스 버스)를 통해 서로 통신하는 중앙 처리 장치(CPU) 및 메인 메모리를 포함한다. 통상적으로, CPU는 다양한 산술 연산 및 논리 연산을 수행하고, 연산 시퀀싱을 제공하며, 범용 컴퓨터의 특징을 제어하는 기능을 제공한다. 예컨대, 사실상(virtually) 모든 CPU는 메모리로부터 데이터를 판독하고, 메모리에 데이터를 기입하고, 사전에 정해진 작업을 수행하기 위해 데이터를 활용하는 명령어의 세트를 포함하는 프로그램을 실행하는 함수 또는 연산을 제공한다. 이에 부가하여, CPU는 범용 컴퓨터의 외측의 서브시스템뿐만 아니라 주변 장치와의 통신을 허용하는 입력/출력(I/O)을 핸들링할 수 있다. CPU는 몇몇 예에서 그래픽 디스플레이 유닛(예컨대, 모니터)을 발생하고 업데이트하는 것을 핸들링하기 위한 그래픽 처리를 제공할 수 있다.
반대로, 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 리드-온리 메모리(ROM), 프로그래머블 ROM(PROM), 플래시 메모리, 및 다양한 기타 메모리 타입 중의 하나 이상을 포함할 수 있는 현대 컴퓨터의 메인 메모리는 통상적으로 비교적 좁은 세트의 성능을 제공한다. 이들 성능 중의 주된 성능은 CPU에 의해 실행되고 사용되는 컴퓨터 프로그램 및 데이터를 저장하는 것이다. 현재 컴퓨터의 메인 메모리에서 찾을 수 있거나 또는 이러한 메인 메모리에 연관되는 경우가 많은 다른 제한된 성능 중에는 특정 메모리 관리 기능이 있다. 예컨대, 메인 메모리의 DRAM 메모리 서브시스템은 그 안에 저장된 데이터의 자동 리프레시를 위한 회로를 소유할 수도 있다.
본 발명의 특징에 따라, 금속-절연체 상전이(MIT) 플립-플롭이 제공되며, 상기 MIT 플립-플롭은, 쌍안정 작동 상태의 쌍을 제공하기 위해 전류-제어된 음의 미분 저항(current-controlled negative differential resistance, CC-NDR)을 갖는 금속-절연체 상전이(MIT) 디바이스로서, 상기 쌍안정 작동 상태가 상기 MIT 디바이스의 전류-전압(I-V) 특성 상에서 상기 I-V 특성의 CC-NDR 영역에 의해 서로 분리되는, 금속-절연체 상전이(MIT) 디바이스를 포함하며, 상기 쌍의 쌍안정 작동 상태가 프로그래밍 전압에 의해 선택될 수 있으며, 상기 쌍안정 작동 상태가 선택된 후, 상기 쌍안정 작동 상태가 상기 MIT 디바이스에 인가되는 바이어스 전압에 의해 유지될 수 있으며, 선택된 상기 쌍안정 작동 상태가 상기 MIT 플립-플롭의 논리 상태를 표현하는 것을 특징으로 한다.
본 명세서에 개시된 원리에 따른 예의 다양한 특징부가 첨부 도면에 관련하여 이루어진 이하의 상세한 설명을 참조하여 더욱 용이하게 이해될 수 있을 것이며, 이들 도면에서는 동일한 도면 부호가 동일한 구성 요소를 나타내고 있다:
도 1은 본 명세서에 개시된 원리의 예에 따른 금속-절연체 상전이 디바이스의 간략화된 횡단면도이다.
도 2는 본 명세서에 개시된 원리의 예에 따른, 전류-제어된 음의 미분 저항을 나타내는 금속-절연체 상전이 디바이스의 전류-전압(I-V) 특성의 플로트를 도시한다.
도 3a는 본 명세서에 개시된 원리의 예에 따른 금속-절연체 상전이(MIT) 플립-플롭의 블록도이다.
도 3b는 본 명세서에 개시된 원리의 또 다른 예에 따른 금속-절연체 상전이(MIT) 플립-플롭의 블록도이다.
도 4는 본 명세서에 개시된 원리의 예에 따른 금속-절연체 상전이(MIT) 플립-플롭의 개략도이다.
도 5는 본 명세서에 개시된 원리의 예에 따른 금속-절연체 상전이(MIT) 플립-플롭을 채용하는 시프터블 메모리(shiftable memory)의 블록도이다.
도 6은 본 명세서에 개시된 원리의 예에 따른 금속-절연체 상전이(MIT) 플립-플롭의 논리 상태를 설정하고 유지하는 방법의 흐름도이다.
어떠한 예들은 전술한 도면에 예시된 특징부에 추가하여 또는 이러한 특징부 대신에 다른 특징부를 갖는다. 이들 특징부 및 다른 특징부는 전술한 도면을 참조하여 아래에 구체적으로 나타내어져 있다.
본 명세서에 개시된 원리에 따른 예들은 금속-절연체 상전이(MIT)에 연관된 음의 미분 저항(negative differential resistance, NDR)을 기반으로 하는 플립-플롭을 제공한다. 구체적으로, MIT 디바이스의 전류-제어된(CC) NDR은 본 명세서에 개시된 원리의 예에 따라 쌍안정 작동점 또는 쌍안정 작동 상태의 쌍(a pair of bi-stable operating points or states)을 제공할 수 있다. MIT 디바이스의 CC-NDR-제공된 작동 상태 쌍안정성은 다양한 예에 따라 정보를 저장하기 위해 이용될 수 있다. 구체적으로, 쌍안정 작동 상태는 정보를 저장하기 위해 이용되는 논리 상태를 표현할 수 있다. 또한, 몇몇 예에 따라, 저장된 정보는 후속하여 다른 디바이스에 포워딩되거나 통신될 수 있다. 정보의 저장 및 후속 포워딩은 플립-플롭 및 보다 일반적으로는 메모리셀 둘 모두의 주요 특성이다. 이와 같이, 정보를 저장하고 포워딩하는 것을 용이하게 하는 쌍안정 작동 상태를 제공하기 위해 CC-NDR을 갖는 MIT 디바이스는 다양한 예에 따라 MIT 플립-플롭을 실현하기 위해 이용될 수 있다. MIT 플립-플롭 및 MIT 플립-플롭으로 구성된 MIT 메모리셀은 예컨대 이러한 것으로 한정되지 않는 시프트 레지스터(shift register) 및 시프터블 메모리 시스템을 포함한 다수의 메모리 아키텍처에 광범위하게 적용할 수 있다.
플립-플롭 또는 플립-플롭과 다수의 작동 특성을 공유하는 관련 메모리셀은 가장 현대적인 컴퓨터 및 관련 처리 시스템의 통합된 부분이다. 구체적으로, 예컨대, 플립-플롭 및 메모리셀은 실질적으로 모든 CPU, 메모리 레지스터 및 캐시(예컨대, L1, L2 등)에서 발견될 수 있다. 이에 부가하여, 몇몇 메인 메모리, 가장 주목할 수 있는 최근에 개발된 소위 "시프터블 메모리"는, 예컨대 플립-플롭 또는 플립-플롭으로서 작동하는 SRAM 메모리셀을 채용할 수 있다.
본 명세서에 개시된 원리의 예에 따라, MIT 플립-플롭 및 MIT 메모리셀은 다른 메모리 기술에 비하여 작동 상태(즉, 논리 상태)들 간의 비교적 고속의 스위칭뿐만 아니라 더 낮은 전력 소모를 제공할 수 있으며, 몇몇 예에서는 매우 낮은 전력 소모를 제공한다. 예컨대, MIT 플립-플롭 또는 MIT 메모리셀 중의 하나에서 채용된 개개의 2-단자 MIT 디바이스는 약 50nm×50nm 미만 정도의 전체적인 크기를 가질 수 있으며, 나노초 미만(sub-nanosecond)의 스위칭 시간을 나타낼 수 있다. 이에 부가하여, MIT 디바이스의 스위칭을 작용하도록 하기 위해 MIT 디바이스에 의해 소비되는 에너지는 몇몇 예에 따라서는 약 100 펨토주울(femtojoule) 미만이고, 몇몇 예에서는 그보다 훨씬 작을 것이다. 또한, CC-NDR을 갖는 MIT 디바이스를 포함하는 일례의 플립-플롭은 몇몇 예에 따라서는 Ⅳ족, Ⅲ-Ⅴ족 및 Ⅱ-Ⅵ족 반도체의 하나 이상을 포함하는 종래의 집적회로(IC)와 용이하게 통합될 수 있다. 예컨대, MIT 디바이스는 종래의 IC의 표면에 대한 백-엔드 또는 표면-침적 첨가 프로세스(back-end or surface-deposition additive process)를 이용하여 제조될 수 있다. 몇몇 예에 따라, 본 명세서에서 개시되는 MIT 디바이스-기반 플립-플롭 및 메모리셀은 다양한 상보형 금속-산화물 반도체(CMOS) 기반 회로, 메모리 시스템, 중앙 처리 장치(CPU), 및 다양한 주문형 반도체(ASIC)와 함께 채용될 수 있다.
도 1은 본 명세서에 개시된 원리의 예에 따른 금속-절연체 상전이(MIT) 디바이스(10)의 개략 횡단면도이다. MIT 디바이스(10)는 예시된 바와 같이 제1 또는 상단 전극(14)과 제2 또는 하단 전극(16) 사이에 배치된 층(12)을 포함하는 2 단자 디바이스이다. 층(12)은 금속-절연체 상전이(MIT) 재료를 포함한다. 이와 같이, 층(12)은 "MIT 재료층"(12) 또는 간략하게 "MIT 층"(12)으로서 지칭될 수 있다. 다양한 예에 따라, 제1 전극(14)과 제2 전극(16)은 프로그래밍 신호(예컨대, 프로그래밍 전압) 및 바이어스 신호(예컨대, 바이어스 전압) 둘 모두를 MIT 재료층(12)의 MIT 재료에 인가하는 것을 용이하게 하는 전도체이다. 다양한 예에 따라, 프로그래밍 신호는 MIT 디바이스의 작동 상태를 설정하기 위해 채용될 수 있는 한편, 바이어스 신호는 설정된 후의 작동 상태를 유지하기 위해 이용된다.
몇몇 예에서, MIT 재료층(12)은 수십 나노미터 정도의 두께를 갖는 박막층이다. 예컨대, MIT 재료층(12)의 MIT 재료는 약 10 나노미터 내지 약 100 나노미터 사이의 두께를 가질 수 있다. 또 다른 예에서, MIT 재료층(12)의 박막 MIT 재료는 약 20 나노미터 내지 약 50 나노미터 사이의 두께로 될 수 있다. 또 다른 예에서, MIT 재료층(12)의 MIT 재료는 전체적인 두께가 약 30 나노미터 미만일 수도 있다.
본 명세서에서의 정의에 의해, MIT 재료는 적어도 재료의 일부분 내에서 절연체에서 도전체로의 상전이를 진행할 수 있는 전이 금속 산화물과 같은 재료이며, 이러한 전이 금속 산화물로 한정되지는 않는다. 여기에서, 절연체에서 도전체로의 상전이는 "절연체-대-금속 상전이(insulator-to-metal phase transition)"로서 지칭된다. 몇몇 예에서, 절연체-대-금속 상전이는 예컨대 필라멘터리 금속성 상 형성(filamentary metallic phase formation)을 유도하는 재료의 주울 열로부터 발생하거나 또는 이러한 주울 열에 기인할 수 있다. 필라멘터리 금속성 상의 형성은 그렇지 않을 경우에는 절연체가 되는 것을 통한 전기 전류의 전도를 용이하게 할 수 있다. 이와 같이, 금속-절연체 상전이는 몇몇 예에 따라서는 온도에 의해 구동될(temperature-driven) 수 있다. 주울 열은 다양한 예에 따라 전기장에 의해 유도되거나(field-induced) 또는 전류에 의해 유도될 수 있다. 이러한 금속-절연체 상전이 재료(예컨대, 전이 금속 산화물)을 포함하는 디바이스는 예컨대 디바이스의 전류-전압(I-V) 특성의 적어도 일부분에 걸쳐 전술한 CC-NDR을 갖거나 나타낼 수도 있다.
다양한 예에 따라, MIT 디바이스(10)의 MIT 재료는 금속-절연체 상전이에 연관된 전류-제어된 NDR을 나타내거나 나타낼 수 있는 실질적으로 어떠한 금속 산화물 또는 유사 재료이어도 된다. 구체적으로, MIT 재료층(12)의 MIT 재료는 몇몇 예에 따라 MIT 재료층(12)의 적어도 일부분에서 금속-절연체 상전이에 연관된 CC-NDR을 제공하는 실질적으로 어떠한 전이 금속 산화물도 포함할 수 있다. 예컨대, MIT 재료는 니오븀(niobium)의 산화물을 포함할 수 있다. 또 다른 예에서, 티타늄 산화물이 MIT 재료층(12)의 MIT 재료로서 사용될 수 있다. 다른 예에서, MIT 전이를 진행할 수도 있는 텅스텐, 망간, 철 또는 바나듐뿐만 아니라 이들의 도핑된 합금의 산화물이 MIT 재료층(12)의 MIT 재료로서 채용될 수 있다. 채용될 수 있는 다른 금속 산화물은 예컨대 니켈 산화물, 크롬이 도핑된 니켈 산화물, 스트론튬 티타늄 산화물, 크롬이 도핑된 스트론튬 티타늄 산화물, 및 이들 중의 2개 이상의 것의 각종 조성물을 포함하며, 이들로 한정되지는 않는다.
몇몇 예에서, MIT 재료층(12)의 MIT 재료는 결정질 금속 산화물을 포함할 수 있다. 이들 예의 몇몇에서, 결정질 산화물은 단결정질이어도 된다. 다른 예에서, MIT 재료층(12)의 MIT 재료는 비정질 금속 산화물을 포함한다. 또 다른 예에서, MIT 재료층(12)의 MIT 재료는 나노결정질 산화물(nanocrystalline oxide) 또는 미소결정질 금속 산화물(microcrystalline metal oxide) 중의 하나를 포함한다. 본 명세서에서의 정의에 의해, 나노결정질 금속 산화물은 약 50 내지 100 nm 또는 그 미만의 크기를 갖는 복수의 나노-스케일 결정자(crystallite)를 포함하거나 함유하는 금속 산화물인 한편, 미소결정질 산화물은 예컨대 미크론 범위의(예컨대, 약 100 nm보다 큰) 크기를 갖는 결정자를 포함할 수 있다.
제1 전극(14) 및 제2 전극(16)은 다양한 예에 따라 도전성 재료 또는 도전체를 포함한다. 예컨대, 제1 전극(14) 및 제2 전극(16)은 금속을 함유할 수 있다. 제1 전극(14) 및 제2 전극(16)용으로 사용된 금속은 예컨대 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 팔라듐(Pd), 플래티늄(Pt), 텅스텐(W), 바나듐(V), 탄탈륨(Ta), 및 티타늄(Ti)뿐만 아니라 이들의 합금을 포함할 수 있으며, 이들로 한정되지는 않는다. 다양한 예에 따라, 기타 금속뿐만 아니라 도전성을 나타내거나 도전성을 제공할 수 있는 기타 재료(예컨대, 강하게 도핑된 반도체, 도전성 산화물, 도전성 질화물 등)가 제1 전극(14) 및 제2 전극(16)으로서 채용될 수 있다. 더욱이, 몇몇 예에서, 제1 전극(14)의 도전성 재료는 제2 전극(16)의 도전성 재료와 상이할 수도 있다. 다른 예에서, 제1 전극(14) 및 제2 전극(16)은 동일한 도전성 재료를 포함한다.
이에 부가하여, 제1 전극(14) 및 제2 전극(16)은 하나보다 많은 층을 포함할 수도 있다. 예컨대, 티타늄의 층이 플래티늄-기반 전극과 MIT 재료층(12)의 금속 산화물 사이에 채용될 수 있다. 몇몇 예에서, 제1 전극(14)과 제2 전극(16)에 사용된 재료는 확산 장벽으로서 작용할 수도 있다. 예컨대, 티타늄 질화물이 확산 장벽으로서 채용될 수도 있다. 몇몇 예에서, 제1 전극(14)과 제2 전극(16) 중의 하나 또는 양자의 도전성 재료가 MIT 재료층(12)으로서 사용된 금속-산화물의 금속을 함유할 수도 있다. 예컨대, 제1 전극(14)과 제2 전극(16) 중의 하나 또는 둘 모두는 MIT 재료층(12)이 티타늄 산화물을 함유할 때에 티타늄을 함유할 수 있다. 마찬가지로, 제1 전극(14)과 제2 전극(16) 중의 하나 또는 둘 모두는 MIT 재료층(12)이 탄탈륨 산화물을 함유할 때에 탄탈륨을 함유할 수 있다. 또 다른 예에서, 예컨대 전극(14, 16)이 매우 높은 온도(예컨대, 제조 동안)에 노출될 수도 있는 상황에 대해서는 텅스텐과 같은 내화 재료가 이용될 수도 있다.
몇몇 예에 따라, MIT 디바이스(10)는 MIT 디바이스의 재료에 좌우되는 특정한 온도(예컨대, "특정한 온도"는 실온이거나 또는 실온보다 높다) 부근 또는 그 아래에서 작동될 때에 특정한 바이어스 레벨에서 CC-NDR을 나타낼 수 있다. 구체적으로, 다양한 MIT 재료는 임계 온도 아래로 냉각될 때 CC-NDR을 나타낸다. 예컨대, 타타늄-기반 MIT 디바이스를 약 155 켈빈(K)(약 -118℃) 아래로 냉각하는 것은(예컨대, MIT 디바이스를 액체 헬륨 또는 액체 질소에 담금에 의해) 일정 범위의 바이어스 레벨에 걸쳐 MIT 디바이스(10)에서 CC-NDR을 발생시킬 수 있다. 다른 재료들은 예컨대 실온에서 또는 더 높은 온도에서 CC-NDR을 나타낼 수도 있다.
음의 미분 저항(NDR)은 본 명세서에서는 디바이스에서의 음의 전압-전류 관계로서 정의된다. 구체적으로, NDR은 디바이스를 통해 흐르는 전류가 증가됨에 따라 디바이스 양단에서의 전압이 감소하는 것을 특징으로 한다. 반대로, "옴(ohmic)" 또는 종래의 저항성 디바이스와 같은 비-NDR 디바이스는 양의 전압-전류 관계를 나타낸다. 즉, 디바이스 양단의 전압이 증가함에 따라, 디바이스를 통해 흐르는 전류 또한 항상 증가한다. 전류-제어된 NDR은 본 명세서에서는, MIT 디바이스의 작동 범위에서, 가능하게는 전압의 다가 함수(multi-valued function)일지라도, 전류의 1가 함수(single-valued function)인 MIT 디바이스의 전류-전압(I-V) 특성을 발생하는 NDR로서 정의된다.
도 2는 본 명세서에 개시되는 원리의 예에 따른 전류-제어된 음의 미분 저항을 나타내는 금속-절연체 상전이 디바이스의 전류-전압(I-V) 특성의 플로트를 도시한다. 도 2에 플로트된 I-V 특성은 다양한 2-단자 MIT 디바이스에서 발견된 전형적인 I-V 특성의 전반적으로 관찰된 특징을 예시하고자 하는 것이다. 예시된 바와 같이, MIT 디바이스 I-V 특성은 MIT 디바이스 I-V 특성의 전류-제어된 음의 미분 저항(CC-NDR)을 표현하는 S자 형상의 프로파일의 중간 부분에 영역(20)을 갖는 전반적으로 S자 형상의 프로파일을 갖는다. CC-NDR 영역(20)은 I-V 특성을 전반적으로 CC-NDR 영역(20) 아래에 위치된 제1 작동 영역(30)과 전반적으로 CC-NDR 영역(20) 위에 위치된 제2 작동 영역(40)으로 분할한다. 제1 작동 영역(30)은 상대적으로 더 높은 MIT 디바이스 저항을 특징으로 하는 한편, 제2 작동 영역(40)은 상대적으로 더 낮은 MIT 디바이스 저항을 특징으로 한다. 그러므로, 예컨대, 제1 작동 영역(30)은 I-V 특성의 "고저항" 영역(30)으로서 지칭될 수 있고, 제2 작동 영역(40)은 I-V 특성의 "저저항" 영역(40)으로서 지칭될 수 있다. 또한, 예시된 바와 같이, I-V 특성은 제1 무릎부(22)에서는 CC-NDR 영역(20)으로부터 제2 작동 영역(40)으로 전이하고, 제2 무릎부(24)에서는 CC-NDR 영역(20)으로부터 제1 작동 영역(30)으로 전이한다. 제1 무릎부(22)는 제1 임계 전압 Vth ,1에 대응하는 한편, 제2 무릎부(24)는 제2 임계 전압 Vth ,2에 대응한다.
다양한 예에 따라, 도 2에 예시된 I-V 특성을 나타내는 MIT 디바이스는 CC-NDR 영역(20) 위 또는 아래에서(즉, 제1 작동 영역(30) 또는 제2 작동 영역(40) 중의 하나의 영역 내에서) 안정한 방식으로 작동하도록 구성될 수 있다. 구체적으로, MIT 디바이스가 제1 임계 전압 Vth ,1과 제2 임계 전압 Vth ,2 사이에 있는 바이어스 전압 Vbias에 의해 바이어스되면, MIT 디바이스는 다양한 예에 따라 2개의 작동 영역(30, 40)의 어느 쪽에서도 쌍안정 작동을 나타낼 것이다. 디바이스 양단의 전압이 Vth ,1＜V＜Vth ,2 범위 내에서 유지되는 동안 제1 영역(30) 및 제2 영역(40)의 둘 모두에 남아 있도록 하는 성능은 MIT 디바이스 작동의 쌍안정성을 제공한다. 이와 같이, MIT 디바이스의 CC-NDR은 Vth ,1＜V＜Vth ,2의 전압 범위 내에 유지되도록 구성되는 때에는 2개의 작동 영역(30, 40) 내에서 쌍안정 작동에 대응하는 쌍안정 작동 상태의 쌍을 제공한다.
더욱이, 한 쌍의 쌍안정 작동 상태의 특정한 작동 상태에서의 작동은 프로그래밍 전압을 이용하여 선택 가능하다. 프로그래밍 전압은 몇몇 예에 따라 MIT 디바이스에 잠시 동안 인가되는 전압이어도 된다. 특히, 한 쌍의 쌍안정 작동 상태의 특정한 작동 상태는 다양한 예에 따라 제1 임계 전압 Vth ,1 아래 또는 제2 임계 전압 Vth ,2 위의 둘 중 하나인 프로그래밍 전압을 인가함으로써 선택될 수 있다. 프로그래밍 전압이 제거되고, 바이어스 전압이 다시 구축된 후, MIT 디바이스는 인가된 프로그래밍 전압에 의해 선택되는 특정한 쌍안정 작동 상태로 복귀하여 작동할 것이다.
예컨대, 바이어스 저항기와 직렬을 이루는 전압 소스에 의해 바이어스 전압 Vbias이 제공되면, MIT 디바이스는 예시된 바와 같이 부하 라인(50)과 MIT 디바이스 I-V 특성의 교차부에 의해 결정되는 한 쌍의 쌍안정 작동점에서 작동할 수 있을 것이다. 예컨대, 한 쌍의 쌍안정 작동점의 제1 안정 작동점(52)은 제1 작동 영역(30)에 위치될 수 있으며, MIT 디바이스의 한 쌍의 쌍안정 작동 상태의 제1 작동 상태를 표현할 수 있을 것이다. 유사하게, 한 쌍의 쌍안정 작동점의 제2 안정 작동점(54)은 제2 작동 영역(40)에 위치될 수 있으며, MIT 디바이스의 한 쌍의 쌍안정 작동 상태의 제2 작동 상태를 표현할 수 있을 것이다. 부하 라인(50)의 경사는 도 2에 예시된 바와 같이 바이어스 저항기의 저항에 관련된다.
도 2에 예시된 예에서, 제1 쌍안정 작동 상태는 MIT 디바이스에 제1 임계 전압 Vth ,1보다 작은 프로그래밍 전압을 인가함으로써 선택될 수 있다. 이와 달리, 제2 쌍안정 작동 상태는 예시된 예의 경우에는 MIT 디바이스에 제2 임계 전압 Vth ,2보다 큰 프로그래밍 전압을 인가함으로써 선택될 수 있다. 구체적으로, 제1 임계 전압 Vth ,1보다 작은 프로그래밍 전압이 MIT 디바이스에 인가될 때에는, MIT 디바이스의 작동점은 인가된 프로그래밍 전압에 대응하는 I-V 특성 상의 점으로 이동한다(즉, 제1 임계 전압 Vth ,1 아래로 이동한다). 후속하여, 프로그래밍 전압이 제거되고, 바이어스 전압 Vbias이 다시 구축될 때, MIT 디바이스의 작동점은 제1 작동점(52)으로 이동하여 정착한다. MIT 디바이스가 바이어스 전압 Vbias으로 바이어스되는 한, MIT 디바이스는 실질적으로 안정한 방식으로 제1 작동점(52)에서 작동할 것이다(즉, 제1 쌍안정 작동 상태가 유지될 것이다).
다른 한편으로, 제2 임계 전압 Vth ,2보다 크거나 위의 프로그래밍 전압의 인가는 MIT 디바이스의 작동점을 제2 임계 전압 Vth ,2 위에 있는 I-V 특성 상의 대응하는 점으로 이동시킬 것이다. 그 후, 프로그래밍 전압이 제거되고, 바이어스 전압 Vbias가 구축되면, MIT 디바이스 작동점이 도 2에 예시된 제2 작동점(54)에 정착할 것이다. MIT 디바이스는 그 후 바이어스 전압 Vbias이 MIT 디바이스에 제공되는 한 제2 쌍안정 작동 상태를 유지하도록 제2 작동점(54)에서 작동할 것이다.
또 다른 예(도시하지 않음)에서, 제1 임계 전압 Vth ,1과 제2 임계 전압 Vth ,2 사이의 바이어스 전압 Vbias은 전압 소스에 의해 직접(바이어스 저항기 없이) 제공될 수도 있다. 이 예에서, 대응하는 부하 라인(도시하지 않음)은 실질적으로 수직으로 될 수도 있다. 전술한 바와 같이, MIT 디바이스의 쌍안정 작동 상태는 2개의 작동 영역(30, 40)의 각각의 작동 영역 내에서의 실질적으로 수직의 부하 라인과 MIT 디바이스의 I-V 특성 간의 한 쌍의 교차점에 의해 표현된다. 이에 따라, 이 예에서의 쌍안정 작동 상태의 선택 및 작동은 다양한 예에 따라 도 2에서의 부하 라인(50)과 바이어스 저항기를 수반하는 위의 설명과 실질적으로 유사하게 될 수 있다.
MIT 디바이스의 쌍안정 작동 상태는 또한 이들 상태가 MIT 디바이스의 별개이면서 상이한 절대 저항을 나타내기 때문에 "저항성 상태(resistive state)"로서 지칭될 수도 있다. 더욱이, CC-NDR 영역(20)에 의해 발생된 MIT 디바이스의 쌍안정 작동 상태가 선택적으로 구축되거나 프로그래밍될 수 있으므로, 각각의 쌍안정 작동 상태 또한 전반적으로 본 명세서에서의 정의에 의해 MIT 디바이스의 "선택 가능 저항", "프로그래밍 가능 저항", 또는 "선택 가능/프로그래밍 가능 저항 상태"로서 지칭될 수도 있다.
또한, 본 명세서에 사용된 바와 같이, 단수 표현은 특허 문헌에서의 보통의 의미, 즉 "하나 또는 그 이상"이라는 의미를 갖는다. 예컨대, "금속-절연체 상전이(MIT) 디바이스"는 하나 이상의 MIT 디바이스를 의미하며, 이와 같이 "MIT 디바이스"는 본 명세서에서는 명시적으로 "MIT 디바이스(들)"를 의미한다. 또한, "상단", "하단", "상부", "하부", "위", "아래", "앞", "뒤", "좌측" 또는 "우측"이라는 언급은 본 명세서에서는 어떠한 한정의 의미를 갖지 않는다. 더욱이, 본 명세서에서 어떠한 값에 적용할 때의 "약"이라는 표현은 일반적으로 그 값을 발생하기 위해 사용된 장치의 허용오차 범위 내를 의미하거나, 또는 몇몇 예에서는 다른 구체적인 언급이 없다면 ±10%, ±5%, 또는 ±1%를 의미한다. 더욱이, 본 명세서의 예들은 단지 예시를 위한 것이고, 논의를 목적으로 제공된 것이며, 어떠한 한정을 나타내는 것은 아니다.
도 3a는 본 명세서에 개시된 원리의 예에 따른 금속-절연체 상전이(MIT) 플립-플롭(100)의 블록도를 도시하고 있다. 도 3b는 본 명세서에 개시된 원리의 또 다른 예에 따른 금속-절연체 상전이(MIT) 플립-플롭(100)의 블록도를 도시하고 있다. 다양한 예에 따라, MIT 플립-플롭(100)은 데이터 또는 D-타입 플립-플롭(D 플립-플롭)에 실질적으로 유사한 방식으로 기능할 수 있다. 구체적으로, MIT 플립-플롭(100)은 MIT 플립-플롭(100)의 데이터 또는 입력 포트 D에서의 신호의 논리 상태 또는 데이터값을 저장한다. 입력 신호의 논리 상태는 예컨대 MIT 플립-플롭(100)의 요소 또는 요소들(즉, MIT 디바이스)의 쌍안정 작동 상태로서 MIT 플립-플롭(100)에 의해 저장될 수 있다. 몇몇 예에서, MIT 플립-플롭(100)의 출력 포트 Q의 논리 상태는 MIT 플립-플롭(100)의 저장된 논리 상태를 취하거나 이 저장된 논리 상태와 대응하도록 설정된다. D 플립-플롭과 마찬가지로, MIT 플립-플롭(100)의 저장된 논리 상태와 출력 포트 논리 상태 중의 하나 또는 둘 모두는 입력 신호가 제거되거나 또는 논리 상태를 변화시키는 때에도 유지될 수 있다. 다양한 예에서, MIT 플립-플롭(100)은, 이들로 한정되지는 않지만, 클록드(clocked) D 플립-플롭 및 마스터-슬레이브 또는 복수 스테이지 D 플립-플롭을 포함한, 여러 개의 플립-플롭 중의 임의의 플립-플롭의 기능을 실질적으로 모사(mimic)하도록 구성될 수 있다.
구체적으로, 몇몇 예에서, MIT 플립-플롭(100)은 MIT 플립-플롭(100)에 인가된 클록 펄스 Pclk 동안 제공되는 입력 신호의 논리 상태를 저장하기 위해(요소의 쌍안정 작동 상태로서) "클록드" 플립-플롭으로서 구성될 수 있다. 예컨대, 입력 포트 D에서의 입력 신호가 클록 펄스 Pclk의 적어도 일부분 동안 제1 논리 상태 S1(예컨대, 논리 하이)를 갖는다면, MIT 플립-플롭(100)의 논리 상태는 예컨대 대응하는 제1 논리 상태 M1(예컨대, 논리 하이 또는 논리 로우 중의 하나)로 설정될 수 있다. 설정된 후, 제1 논리 상태 M1은 클록 펄스 Pclk가 종료된 후에 MIT 플립-플롭(100)의 저장된 논리 상태로서 유지될 수 있다. 더욱이, 클록 펄스 Pclk가 없을 때에, 제1 논리 상태 M1은 예컨대 입력 신호의 논리 상태가 변경되는지의 여부에 상관없이 MIT 플립-플롭(100)에 의해 유지될 수 있다.
구체적으로, MIT 플립-플롭(100)의 저장된 논리 상태는 몇몇 예에 따라 클록 펄스 Pclk 동안에만 입력 신호 논리 상태에 따라 변경될 수 있다. MIT 플립-플롭(100)의 저장된 논리 상태는 입력 신호가 후속의 클록 펄스 Pclk 동안 MIT 플립-플롭(100)의 또 다른 논리 상태에 대응하는 논리 상태를 갖는다면 변경될 수도 있다. 예컨대, 제1 논리 상태 M1로 설정된 논리 상태를 갖는 MIT 플립-플롭(100)은 입력 신호가 후속의 클록 펄스 Pclk 동안 제2 논리 상태 S2를 갖는 때에 입력 신호의 제2 논리 상태 S2에 대응하는 제2 논리 상태 M2로 변경되거나 설정될 수 있다. 클록 펄스 Pclk는 도 3에 예시된 클록 입력 포트 Clk에서 MIT 플립-플롭(100)에 제공될 수 있다.
도 3a에 예시된 바와 같이, MIT 플립-플롭(100)은 전류-제어된 음의 미분 저항(CC-NDR)을 갖는 금속-절연체 상전이(MIT) 디바이스(110)를 포함한다. MIT 디바이스(110)는 다양한 예에 따른 MIT 디바이스의 한 쌍의 쌍안정 작동 상태를 제공하도록 구성된다. 몇몇 예에서, 쌍안정 작동 상태는 I-V 특성의 CC-NDR 영역에 의해 MIT 디바이스(110)의 전류-전압(I-V) 특성 상에서 서로 분리된다. 다양한 예에 따라, 그 쌍의 쌍안정 작동 상태는 프로그래밍 전압에 의해 선택될 수 있다. 더욱이, 쌍안정 작동 상태가 선택된 후, 여러 예에 따라, 쌍안정 작동 상태는 MIT 디바이스(110)에 인가된 바이어스 전압에 의해 유지될 수 있다. 이와 같이, 선택 가능한 쌍안정 작동 상태는, 또한, 쌍안정 작동 상태가 프로그래밍 전압에 의해 선택되거나 프로그래밍되고, 그 후 바이어스 전압에 의해 유지되는 프로그래밍 가능 작동 상태로서 지칭될 수 있다. 다양한 에에 따라, 선택된 쌍안정 작동 상태는 MIT 플립-플롭(100)의 논리 상태를 표현한다.
다양한 예에 따라, MIT 디바이스(110)는 I-V 특성의 CC-NDR 영역 위에 있는 제1 무릎부(예컨대, 도 2에서의 무릎부 22) 및 CC-NDR 영역 아래에 있는 제2 무릎부(예컨대, 도 2에서의 무릎부 24)를 갖는 S자 형상의 I-V 특성(예컨대, 도 2를 참조)을 나타낸다. 여러 예에 따라, S자 형상의 I-V 특성의 제1 무릎부는 제1 임계 전압 Vth ,1(예컨대, 도 2에서의 Vth ,1)에 대응하고, S자 형상의 I-V 특성의 제2 무릎부는 제2 임계 전압 Vth ,2(예컨대, 도 2에서의 Vth ,2)에 대응한다. 몇몇 예에서, 쌍안정 작동 상태의 제1 작동 상태는 제2 무릎부 아래 및 제1 임계 전압 Vth ,1과 제2 임계 전압 Vth ,2 사이에 있는 I-V 특성의 영역 내에 놓여 있다. 몇몇 예에서, 쌍안정 작동 상태의 제2 작동 상태는 제1 무릎부 위 및 제1 임계 전압 Vth ,1과 제2 임계 전압 Vth,2 사이에 있는 I-V 특성의 영역 내에 놓여 있다. 몇몇 예에서, MIT 디바이스(110)의 제1 쌍안정 작동 상태(또는 저항 상태)는 제1 임계 전압 Vth ,1보다 작은 프로그래밍 전압에 의해 선택될 수 있다. 몇몇 예에서, 제2 임계 전압 Vth ,2보다 큰 프로그래밍 전압은 MIT 디바이스(110)의 제2 쌍안정 작동 상태를 선택할 수 있다.
몇몇 예에서, MIT 디바이스(110)는 2-단자 디바이스이다. 구체적으로, 몇몇 예에 따라, MIT 디바이스(110)는 제1 단자(112) 및 제2 단자(114)를 가질 수 있다. 몇몇 예에서, 제1 단자(112)는 MIT 디바이스(110)의 선택 가능 쌍안정 작동 상태를 구축하는 프로그래밍 전압을 수신하도록 구성될 수 있다. 이에 부가하여, 제1 단자(112)는 MIT 디바이스(110)의 선택 가능 저항 상태를 고정하거나 유지하는 바이어스 전압을 수신하도록 구성될 수 있다. 몇몇 예에서, 제2 단자(114)는 그라운드 전위(즉, 접지)에 접속될 수 있다.
몇몇 예에서, 2-단자 MIT 디바이스(110)는 전압 모드로 작동하도록 연결될 수 있다. 전압 모드에서, 쌍안정 작동 상태는 MIT 디바이스(110)의 단자(예컨대, 제1 단자 112)에서의 또는 MIT 디바이스(110)의 단자(112, 114) 양단에서의 한 쌍의 전압 또는 전압 상태에 의해 표현된다. 예컨대, 도 3a는 MIT 디바이스(110)를 접지에 접속된 제2 단자(114)를 갖는 전압 모드로 접속된 2-단자 디바이스로서 도시하고 있다. 다른 예에서, MIT 디바이스(110)를 통해 흐르는(예컨대, 단자 112에 진입하거나 또는 단자 114를 빠져나오는) 전기 전류의 값은 MIT 디바이스(110)의 쌍안정 작동 상태에 의해 결정되며, MIT 플립-플롭(100)의 저장된 논리 상태를 표현한다. 예컨대, MIT 디바이스(110)는 MIT 플립-플롭(100)의 다른 콤포넌트들 사이에 직렬로 접속될 수 있다. 이들 예에서, MIT 디바이스(110)는 전류 모드로 작동하도록 접속되어 있다고 할 수 있다. 구체적으로, 전류 모드에서, 쌍안정 작동 상태의 쌍은 직렬 접속된 MIT 디바이스(110)를 통해 흐르는 전기 전류의 전류 상태의 쌍으로 표현된다. 도 3b는 예컨대 MIT 디바이스(110)를 전류 모드로 작동하도록 직렬로 접속된 2-단자 디바이스로서 도시하고 있다.
몇몇 예에서, MIT 디바이스(110)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 금속-절연체 상전이(MIT) 재료를 포함한다. MIT 디바이스(110)는 예컨대 도 1에 도시된 MIT 디바이스(10)와 실질적으로 유사할 수도 있다. 구체적으로, 금속-절연체 상전이 재료는 몇몇 예에서 전극과 접촉하게 될 수 있다. 다른 예에서, 금속-절연체 상전이 재료와 하나의 전극 또는 둘 모두의 전극 사이에 또 다른 도전성 재료층이 삽입될 수 있다. 다른 도전성 재료층은 몇몇 예에 따라 도전체 및 반도체 중의 하나 또는 둘 모두를 포함할 수 있다.
도 3a 및 도 3b에 예시된 예를 다시 참조하면, MIT 플립-플롭(100)은 드라이버(120)를 더 포함할 수 있다. 드라이버(120)는 MIT 플립-플롭(100)의 쌍안정 작동 상태를 구축하고 MIT 플립-플롭(100)의 논리 상태를 추가로 설정하기 위해 프로그래밍 신호를 제공하도록 구성된다. 드라이버(120)는 또한 MIT 플립-플롭(100)의 구축된 선택 가능 저항을 유지하고 MIT 플립-플롭(100)의 논리 상태를 고정하기 위해 바이어스 전압을 제공하도록 구성된다.
몇몇 예(도 3a 및 도 3b에 도시된 바와 같은)에서, 드라이버(120)는 복수의 입력을 갖는 멀티플렉서(120)를 포함한다. 멀티플렉서(120)는 MIT 플립-플롭(100)의 데이터 입력 D와 복수의 입력의 분리된 입력에 접속된 바이어스 전압 Vbias 간에 선택하도록 구성된다. 데이터 입력은 다양한 예에 따라 프로그래밍 전압을 포함하는 전압을 제공할 수 있다. 몇몇 예에서, 멀티플렉서(120)는 데이터 입력 D와 바이어스 전압 Vbias을 제공하는 전압 소스 간에 선택하도록 동작하는 논리 회로이어도 된다. 몇몇 예에서, 스위치는 스위치가 ON인 때에 MIT 플립-플롭(100)의 입력 포트 D에서 제공되는 프로그래밍 전압(예컨대, 전압 신호로서의)을 MIT 디바이스(110)에 제공하도록 구성된다. 몇몇 예에서, 바이어스 저항기는 스위치가 OFF인 때에 바이어스 전압을 MIT 디바이스(110)에 제공하도록 구성된다.
예컨대, 스위치는 제1 스위치 위치(예컨대, ON)에서 MIT 플립-플롭(100)의 입력 포트 D와 MIT 디바이스(110) 간의 접속을 제공하도록 구성될 수 있다. 스위치가 제1 위치(ON)인 때에, 입력 포트 D로부터의 전압 신호는 예컨대 스위치를 통해 MIT 디바이스(110)의 제1 단자(112)에 통신될 수 있다. 몇몇 예에서, 스위치는 스위치가 OFF인 때에 제2 스위치 위치를 갖도록 구성될 수도 있다. 제2 스위치 위치는 바이어스 저항기와 MIT 디바이스(110) 간의 접속을 제공할 수 있다. 예컨대, 스위치가 제2 위치(OFF)인 때에, 바이어스 저항기의 출력에서 발생된 바이어스 전압은 MIT 디바이스(110)의 제1 단자(112)에 통신될 수 있다.
몇몇 예에서, 스위치는 제1 스위치 위치(ON)와 제2 스위치 위치(OFF)를 갖는 SPDT(single pole double throw) 스위치이다. SPDT 스위치의 제1 스위치 위치에 의해 형성된 제1 회로는 MIT 플립-플롭(100)의 입력 포트 D와 MIT 디바이스(110) 간의 접속을 형성하는 한편, SPDT 스위치의 제2 스위치 위치에 의해 형성된 제2 회로는 바이어스 저항기를 MIT 디바이스(100)에 접속한다.
다른 예에서는 또 다른 타입의 스위치가 이용될 수도 있다. 예컨대, 스위치는 MIT 플립-플롭(100)의 입력 포트 D와 MIT 디바이스(110)의 제1 단자(112) 사이에 접속된 SPST(single pole single throw) 스위치이어도 된다. 바이어스 저항기가 또한 MIT 디바이스(110)의 제1 단자(112)에 접속될 수 있다. SPST 스위치가 ON인 때에(즉, SPST가 폐쇄 상태인 때에), MIT 플립-플롭(100)의 입력 포트 D에서 나타나는 프로그래밍 전압은 MIT 디바이스(110)의 제1 단자(112)에 통신된다. SPST 스위치가 OFF인(즉, SPST 스위치가 개방된) 때에, 입력 포트 D에 대한 접속이 깨지고, 바이어스 저항기만이 MIT 디바이스(110)에 접속된다.
몇몇 예에서, MIT 플립-플롭(100)은 또한 출력 드라이버(130)를 포함한다. 출력 드라이버(130)는 MIT 디바이스(110)의 선택된 쌍안정 작동 상태를 MIT 플립-플롭(100)의 출력 포트 Q에 통신하도록 구성된다. 예컨대, 출력 드라이버(130)는 도 3a에 도시된 바와 같이 MIT 디바이스(110)의 제1 단자(112)에서의 전압을 MIT 플립-플롭(100)의 출력 포트 Q에 통신하도록 구성될 수 있다(예컨대, MIT 디바이스(110)가 전압 모드로 작동하도록 접속된 때에). 다른 예에서, MIT 디바이스(110)의 상태는 또 다른 속성(예컨대, 전류 또는 저항)을 포함하며, 출력 드라이버(130)는 이 속성 또는 이 속성의 표현을 MIT 플립-플롭(100)의 출력 포트 Q에 통신한다. 구체적으로, MIT 디바이스(110)가 도 3b에 도시된 바와 같이 전류 모드로 작동하도록 접속된 때에, 출력 드라이버(130)는 전류 모드 드라이버(130)를 포함할 수 있다. 전류 모드 드라이버(130)는, 몇몇 예에 따라, MIT 디바이스(110)의 쌍안정 작동 상태를 표현하는 전류 상태를 MIT 플립-플롭(100)의 출력에서의 전압으로 변환하도록 구성되는 회로이다.
예컨대, 전류 모드 드라이버(130)는, 연산 증폭기 및 연산 증폭기의 출력단으로부터 연산 증폭기의 음의(예컨대, "-") 입력단에 접속된 피드백 저항기 Rf를 포함하는 전류 피드백 또는 트랜스임피던스 증폭기이어도 된다. 트랜스임피던스 증폭기의 입력 저항 Rin은 예컨대 MIT 디바이스(110)에 의해 제공될 수 있다. 또 다른 예에서, 도 3b의 전류 모드 드라이버(130)는 전류 피드백 연산 증폭기를 포함할 수도 있다.
몇몇 예에서, 출력 드라이버(130)(예컨대, 전압 모드 또는 전류 모드 중의 어느 하나)는 MIT 플립-플롭(100)의 출력 포트 Q에 통신되는 전압 또는 또 다른 속성에 시간 지연을 도입할 수 있다. 시간 지연은 예컨대 프로그래밍 동안 MIT 디바이스(110)의 쌍안정 작동 상태를 구축하는 것과 구축된 후에 쌍안정 작동 상태를 유지하는 것 간의 스위칭을 허용할 수 있다. 몇몇 예에서, 출력 드라이버(130)는 시간 지연을 도입하기 위해 지연 회로를 포함한다. 지연 회로는 예컨대 커패시터를 포함할 수 있으며, 커패시터의 충전 및 방전이 지연을 제공한다.
도 4는 본 명세서에 개시되는 원리의 일례에 따른 MIT 플립-플롭(100)의 개략도이다. 구체적으로, 도시된 바와 같이, MIT 플립-플롭(100)은 입력 드라이버(120)의 예와 출력 드라이버(130)의 예 사이에 접속된 MIT 디바이스(110)를 포함한다. 도 4에 도시된 입력 드라이버(120)는 스위치(122) 및 바이어스 저항기(124)를 포함한다. 스위치(122)는 p-타입 금속 산화물 반도체(PMOS) 트랜지스터(122a) 및 n-타입 금속 산화물 반도체(NMOS) 트랜지스터(122b)를 포함하는 상보형 금속 산화물 반도체(CMOS) SPDT 스위치이다. PMOS 트랜지스터(122a)는 MIT 디바이스(110)의 제1 단자(112)에 접속된 소스와 바이어스 저항기(124)에 접속된 드레인을 갖는다. NMOS 트랜지스터(122b)는 PMOS 트랜지스터(122a)의 소스에 접속된 드레인과 MIT 플립-플롭(100)의 입력 포트 D에 접속된 소스를 갖는다. NMOS 트랜지스터(122b)의 게이트는 PMOS 트랜지스터(122a)의 게이트에 접속된다. 도 4에서, MIT 디바이스(110)는 예컨대 전압 모드로 접속된다.
도 4에 도시된 바와 같이, 스위치(122)는 트랜지스터(122a, 122b)의 접속된 게이트들에 클록 펄스 Pclk를 인가함으로써 턴온될 수 있다. 클록 펄스는 예컨대 MIT 플립-플롭(100)의 클록 입력 포트 Clk에 의해 인가될 수 있다. 구체적으로, 스위치(122)는 NMOS 트랜지스터(122b)를 턴온시키고 PMOS 트랜지스터(122a)를 턴오프시키는 접속 게이트들에의 양의 전압(예컨대, 클록 펄스)의 인가에 의해 ON으로 될 수 있다. 예컨대, NMOS 트랜지스터(122b)는 접속된 게이트들에의 인가된 전압에 의해 턴온될 수 있으며(예컨대, 포화 모드로 작동될 수 있으며), 인가된 전압은 NMOS 트랜지스터(122b)의 임계 전압 Vth을 초과하는 NMOS 트랜지스터(122b)의 게이트-소스 전압 Vgs를 제공한다(예컨대, Vgs NMOS＞Vth NMOS). 이와 동시에, NMOS 트랜지스터(122b)를 턴온시키는 인가된 전압은, 이러한 인가된 전압이 0 볼트보다 큰 PMOS 트랜지스터의 게이트-소스 전압 Vgs(Vgs PMOS＞0 V)을 발생할 것이므로, PMOS 트랜지스터(122a)가 턴오프(예컨대, 핀치-오프로 작동)되도록 할 것이다. NMOS 트랜지스터(122b)가 턴온될 때, 입력 포트 D 전압 신호는 NMOS 트랜지스터(122b)를 통해 MIT 디바이스(110)에 전기 접속되고 통신된다.
이와 달리, 스위치(122)는 접속된 게이트들에서 양의 전압이 없을 때에 턴오프될 수 있다. 구체적으로, 양의 전압(예컨대, 클록 펄스)이 없을 때에, PMOS 트랜지스터(122a)는 턴온되고, NMOS 트랜지스터(122b)는 턴오프된다. 예컨대, NMOS 트랜지스터(122b)의 Vgs는 인가된 양의 전압이 없을 때에 NMOS 트랜지스터(122b)를 핀치-오프하도록 0 전압과 동일하거나 미만으로 될 수 있다(Vgs NMOS≤0 V). 이와 동시에, 접속된 게이트들에서의 양의 전압이 존재하지 않으면, PMOS 트랜지스터(122a)의 임계 전압 Vth보다 더욱 음이 되는 PMOS 트랜지스터(122a)의 Vgs를 발생할 것이며(Vgs PMOS＜Vth), 이것은 PMOS 트랜지스터(122a)를 포화 모드로 되게 한다. PMOS 트랜지스터(122a)가 온일 때에, 바이어스 저항기는 도시된 바와 같이 MIT 디바이스(110)의 제1 단자(112)에 전기 접속된다. 전기 접속될 때에, 바이어스 저항기에 의해 제공되는 바이어스 전압 Vbias는 PMOS 트랜지스터(122a)를 통해 MIT 디바이스(110)의 제1 단자(112)에 인가된다. 다른 예(도시하지 않음)에서, 도 4에 도시된 CMOS SPDT 스위치(122) 대신에, 이러한 것으로 한정되지는 않지만, 클록 펄스 Pclk로서 음의 전압을 채용하는 스위치 회로 및 상보형 클록 신호를 이용하는 스위치 회로(예컨대, CMOS 전송 게이트)를 포함한 다른 스위치 회로가 채용될 수도 있다.
바이어스 저항기(124)는 또한 MIT 디바이스(110)에 바이어스 전압 Vbias을 제공하기 위해 바이어스 소스에 접속될 수 있다. 바이어스 소스(도시하지 않음)는 예컨대 바이어스 저항기(124)에 의해 제공된 바이어스 전압 Vbias을 발생하는 전류를 제공할 수 있다. 바이어스 소스의 특성과 함께 바이어스 전압 및 바이어스 저항기(124)의 저항은 다양한 예에 따라 MIT 디바이스의 제1 임계 전압 Vth ,1과 제2 임계 전압 Vth ,2 사이에 있는 바이어스 전압 Vbias을 제공하도록 선택된다. 예컨대, 바이어스 저항기(124)는 도 2에 도시된 부하 라인과 실질적으로 유사한 부하 라인을 제공하도록 선택되는 저항을 가질 수 있다.
도 4는 또한 MIT 디바이스(110)의 전압 모드 접속과 호환 가능한 출력 드라이버(130)를 도시하고 있다. 도시된 바와 같이, 출력 드라이버(130)는 복수의 PMOS 트랜지스터(132a) 및 복수의 NMOS 트랜지스터(132b)를 포함한다. 각각의 복수의 PMOS 및 NMOS 트랜지스터(132a, 132b)는 3단의 반전 CMOS 버퍼 회로로서 접속되며, 이것은 일례의 것이고, 이러한 것으로 한정되지 않는다. 3단의 반전 CMOS 버퍼 회로는 MIT 디바이스(110)의 제1 단자(112)에서 제공되는 전압을 반전시키고, 예컨대 또 다른 디바이스(예컨대, 또다른 MIT 플립-플롭)을 구동하기에 충분한 전류를 제공한다. 예시된 바와 같이, 출력 드라이버(130)는 또한 CMOS 버퍼 회로의 단들 사이에 커패시터(134)를 포함한다. 커패시터(134)는 예컨대 약 4 피코패럿(pF)의 커패시턴스를 가질 수 있다. 커패시터(134)는, CMOS 버퍼 회로의 이전의 단의 임피던스와 함께, MIT 디바이스(110) 상의 전압을 MIT 플립-플롭(100)의 출력 포트 Q에 전파하는 것을 지연시킨다.
도 5는 본 명세서에서 개시되는 원리의 예에 따른 시프터블 메모리(200)의 블록도를 도시한다. 시프터블 메모리(200)는 어레이에서 서로 인접하게 배열된 복수의 메모리셀(210)을 포함한다. 메모리셀(210)은 데이터 워드에 대응하는 하나 이상의 데이터 비트를 저장하도록 구성된다. 다양한 예에 따라, 복수 개의 메모리셀(210)은 데이터 워드의 하나 이상의 데이터 비트를 저장하기 위해 금속-절연체 상전이(MIT) 플립-플롭의 하나 이상을 포함한다. 몇몇 예에서, 메모리셀(210)의 MIT 플립-플롭은 전술한 MIT 플립-플롭(100)과 실질적으로 유사하다.
구체적으로, 메모리셀(210)의 MIT 플립-플롭은 다양한 예에 따라 전기(예컨대, 전압) 바이어스 하에서 MIT 디바이스의 금속-절연체 상전이에 연관된 전류-제어된 음의 미분 저항(CC-NDR)을 나타내도록 구성된 MIT 디바이스를 포함할 수 있다. 이에 부가하여, MIT 플립-플롭의 MIT 디바이스는 선택 가능 작동 상태와 쌍안정 작동 상태인 MIT 디바이스의 작동 상태의 쌍을 제공하도록 구성된다. 선택 가능 작동 상태의 특정한 상태는 MIT 디바이스에 인가된 프로그래밍 전압에 의해 구축될 수 있다. 선택 가능 작동 상태는, 구축된 후에, MIT 디바이스에 의해 제공된 바이어스 전압에 의해 유지될 수 있다. 구축된 선택 가능 작동 상태는 MIT 플립-플롭의 논리 상태(예컨대, 논리 "1" 또는 논리 "0"로서 기호로 나타내는) 및 더 나아가 메모리셀(210)에 의해 데이터 워드로서 저장된 비트 또는 비트들의 값을 표현한다.
몇몇 예에서, MIT 디바이스는 MIT 플립-플롭(100)에 대해 위에서 설명한 MIT 디바이스(110)와 실질적으로 유사하다. 구체적으로, 몇몇 예에서, MIT 디바이스는 전압 모드로 작동하도록 접속되는 한편, 다른 예에서 MIT 디바이스는 전류 모드로 작동하도록 접속된다. 또한, 몇몇 예에 따라, 작동 상태의 쌍 중의 제1 작동 상태는 제1 프로그래밍 전압에 의해 선택될 수 있고, 작동 상태의 쌍 중의 제2 작동 상태는 제2 프로그래밍 전압에 의해 선택될 수 있다. 몇몇 예에 따라, 프로그래밍 전압과 바이어스 전압 중의 하나 또는 둘 모두는 입력 드라이버에 의해 제공된다. 몇몇 예에서, 입력 드라이버는 MIT 플립-플롭(100)에 대하여 위에서 설명한 드라이버(120)와 실질적으로 유사하다.
또한, 도 5에 예시된 바와 같이, 시프터블 메모리(200)는 또한 메모리셀의 어레이 내의 데이터 워드의 연속적인 서브세트를 선택하고 시프트하기 위해 컨트롤러(220)를 포함한다. 연속적인 서브세트는 어레이의 총길이 미만의 길이를 갖는다. 또한, 시프트는 업시프트 또는 다운시프트 중의 하나를 나타낼 수 있으며, 컨트롤러(220)에 의해 선택된 어레이 내의 데이터 워드의 연속적인 서브세트만을 포함한다.
다양한 예에 따라, 시프터블 메모리(200)는 시프터블 메모리(200)에 저장된 데이터 워드의 연속적인 서브세트의 시프팅을 제공한다. 또한, 시프터블 메모리(200)에 의한 데이터 워드의 시프팅은 단지 연속적인 서브세트의 데이터 워드만을 시프트하고, 다른 저장된 데이터 워드를 시프트하지 않는다. 구체적으로, 시프터블 메모리(200)가 연속적인 서브세트의 시프트를 수행할 때, 시프트는 연속적인 서브세트의 외측에 위치된 다른 저장된 데이터 워드를 시프트하지 않는다. 또한, 시프트는 몇몇 에에 따라 연속적인 서브세트의 저장된 데이터 워드의 순서를 변경하거나 영향을 주지 않고서도 저장된 데이터 워드의 연속적인 서브세트를 이동시킨다. 시프터블 메모리(200)에 의해 제공된 시프트는 예컨대 새로운 데이터 워드를 시프터블 메모리(200)에 삽입하고 그 안에 저장된 데이터 워드를 삭제하는 것 중의 하나 또는 둘 모두를 위해 이용될 수 있다.
외부 소스(예컨대, 프로세서 230)가 몇몇 예에 따라 데이터 버스(데이터 I/O)(234)를 통해 시프터블 메모리(200)와 데이터를 통신할 수 있다. 연속적인 서브세트의 어드레스 및 길이가 예컨대 어드레스 버스(232)를 이용하여 시프터블 메모리(200)에 통신될 수 있다. 어드레스 및 길이 둘 모두를 전달하거나 또는 이와 달리 어드레스의 쌍을 전달하는 어드레스 버스가 다양한 예에 따라 채용될 수 있다.
도 6은 본 명세서에 개시된 원리의 예에 따른 금속-절연체 상전이(MIT) 플립-플롭의 논리 상태를 설정하고 유지하는 방법(300)의 흐름도를 도시한다. MIT 플립-플롭에서의 논리 상태를 설정하고 유지하는 방법(300)은 프로그래밍 전압을 MIT 플립-플롭의 금속-절연체 상전이(MIT) 디바이스에 인가하는 단계(310)를 포함한다. 인가된 프로그래밍 전압은 MIT 플립-플롭의 논리 상태를 표현하는 MIT 디바이스의 쌍안정 작동 상태들의 쌍 사이에서 선택하도록 구성된다. 다양한 예에서, MIT 디바이스는 전류-제어된 음의 미분 저항(CC-NDR)을 가지며, MIT 디바이스의 쌍안정 작동 상태를 제공하도록 구성된다.
구체적으로, 몇몇 예에 따라, 프로그래밍 전압은 MIT 디바이스의 쌍안정 작동 상태를 선택하거나 또는 등가적으로 프로그래밍함으로써 MIT 플립-플롭의 논리 상태를 설정하도록 구성된다. 몇몇 에에서, 단계 310에서의 인가된 프로그래밍 전압이 제1 임계 전압 Vth ,1 아래인 때에, 쌍의 제1 쌍안정 작동 상태가 선택된다. 이와 달리, 몇몇 예에서, 단계 310에서의 인가된 프로그래밍 전압이 제2 임계치 Vth ,2 위인 때에, 제2 쌍안정 작동 상태가 선택된다. 몇몇 예에서, 제1 임계 전압 Vth ,1이 도 2에 도시된 제1 임계 전압 Vth , 1와 실질적으로 유사하다. 제2 임계 전압 Vth , 2은 몇몇 예에 따라 도 2에 도시된 제2 임계 전압 Vth ,2과 실질적으로 유사할 수도 있다. 몇몇 예에서, MIT 플립-플롭 및 MIT 디바이스는 전술한 MIT 플립-플롭(100) 및 MIT 디바이스(110)와 실질적으로 유사하다.
또한, 도 6에 도시된 바와 같이, MIT 플립-플롭의 논리 상태를 설정하고 유지하는 방법(300)은 또한 MIT 플립-플롭 논리 상태를 고정하기 위해 MIT 디바이스에 바이어스 전압을 제공하는 단계(320)를 포함한다. 바이어스 전압은 예컨대 프로그래밍 전압이 없는 때에는 선택된 쌍안정 작동 상태를 유지한다.
몇몇 예(도시하지 않음)에서, MIT 플립-플롭의 논리 상태를 설정하고 유지하는 방법(300)은, MIT 플립-플롭의 입력 포트로부터 MIT 디바이스에 단계 310에서 인가될 프로그래밍 전압을 제1 시간 기간 동안 제공하는 단계를 더 포함한다. 제1 시간 기간은 프로그래밍 전압이 단계 310에서 인가되고 있는 때의 시간 기간에 대응한다. 예컨대 입력 포트와 MIT 디바이스 간에 접속된 스위치는 프로그래밍 전압을 제공할 수 있다. 또 다른 예에서, 프로그래밍 전압은 멀티플렉서에 의해 제공될 수 있다.
몇몇 예(도시하지 않음)에서, MIT 플립-플롭의 논리 상태를 설정하고 유지하는 방법(300)은, MIT 디바이스의 선택된 쌍안정 작동 상태를 표현하는 신호를 MIT 플립-플롭의 출력 포트에 통신하는 단계를 더 포함한다. 통신된 신호는 예컨대 MIT 플립-플롭의 논리 상태를 표현할 수 있다. 몇몇 예에서, 신호는 MIT 디바이스의 전압을 표현할 수 있다(예컨대, 전압 모드로 작동된 때에). 다른 예에서, 신호는 MIT 디바이스를 통해 흐르는 전류를 표현할 수 있다(예컨대, 전류 모드로 작동된 때에). 신호는 예컨대 출력 드라이버를 이용하여 통신될 수 있다. 출력 드라이버는 전술한 출력 드라이버(130)와 실질적으로 유사하다. 구체적으로, 출력 드라이버는 몇몇 에에 따라 전압의 통신을 지연시키기 위해 시간 지연 회로(예컨대, 용량성 지연)를 포함할 수 있다.
그러므로, 본 명세서에는 데이터를 저장하기 위해 CC-NDR을 갖는 금속-절연체 상전이를 채용하는 금속-절연체 상전이 플립-플롭 및 금속-절연체 상전이 플립-플롭의 논리 상태를 설정하고 유지하는 방법의 예들을 개시하고 있다. 전술한 예들은 단지 본 명세서에 개시된 원리를 표현하는 다수의 구체적인 예들의 일부만을 예시하고 있다는 것을 이해하여야 한다. 당업자라면 이하의 청구범위에 의해 정해지는 바와 같은 범위에서 벗어나지 않고서도 다수의 다른 구성을 용이하게 상정할 수 있다는 것은 자명하다.

Claims (15)

  1. 금속-절연체 상전이(MIT) 플립-플롭에 있어서,
    쌍안정 작동 상태의 쌍을 제공하기 위해 전류-제어된 음의 미분 저항(current-controlled negative differential resistance, CC-NDR)을 갖는 금속-절연체 상전이(MIT) 디바이스로서, 상기 쌍안정 작동 상태가 상기 MIT 디바이스의 전류-전압(I-V) 특성 상에서 상기 I-V 특성의 CC-NDR 영역에 의해 서로 분리되는, 금속-절연체 상전이(MIT) 디바이스를 포함하며,
    상기 쌍의 쌍안정 작동 상태가 프로그래밍 전압에 의해 선택될 수 있으며, 상기 쌍안정 작동 상태가 선택된 후, 상기 쌍안정 작동 상태가 상기 MIT 디바이스에 인가되는 바이어스 전압에 의해 유지될 수 있으며, 선택된 상기 쌍안정 작동 상태가 상기 MIT 플립-플롭의 논리 상태를 표현하는,
    금속-절연체 상전이(MIT) 플립-플롭.
  2. 제1항에 있어서,
    상기 MIT 플립-플롭의 데이터 입력과 바이어스 전압 소스 간에 선택하기 위한 멀티플렉서를 더 포함하며, 상기 데이터 입력이 상기 프로그래밍 전압을 포함하는 전압을 제공하는, 금속-절연체 상전이(MIT) 플립-플롭.
  3. 제2항에 있어서,
    상기 멀티플렉서가 스위치 및 바이어스 저항기를 포함하며, 상기 스위치가 ON인 때에는 상기 스위치가 상기 MIT 디바이스를 상기 데이터 입력에 접속하며, 상기 스위치가 OFF인 때에는 상기 바이어스 저항기가 상기 MIT 디바이스에 상기 바이어스 전압을 제공하는, 금속-절연체 상전이(MIT) 플립-플롭.
  4. 제1항에 있어서,
    상기 MIT 디바이스가 전압 모드로 작동하도록 접속되며, 상기 쌍안정 작동 상태의 쌍이 상기 MIT 디바이스의 단자에서의 전압 상태의 쌍에 의해 표현되는, 금속-절연체 상전이(MIT) 플립-플롭.
  5. 제4항에 있어서,
    상기 MIT 디바이스 단자에서의 전압 상태를 상기 MIT 플립-플롭의 출력에 통신하기 위한 출력 드라이버를 더 포함하며, 상기 출력 드라이버는 상기 전압 상태를 통신함에 있어서 시간 지연을 도입하기 위한 지연 회로를 갖는, 금속-절연체 상전이(MIT) 플립-플롭.
  6. 제1항에 있어서,
    상기 MIT 디바이스가 전류 모드로 작동하도록 직렬로 접속되며, 상기 쌍안정 작동 상태의 쌍이 상기 직렬 접속된 MIT 디바이스를 통해 흐르는 전기 전류의 전류 상태의 쌍에 의해 표현되는, 금속-절연체 상전이(MIT) 플립-플롭.
  7. 제6항에 있어서,
    상기 전류 상태의 쌍의 전류 상태를 상기 MIT 플립-플롭의 출력에서의 전압으로 변환하기 위한 전류 모드 드라이버를 더 포함하는, 금속-절연체 상전이(MIT) 플립-플롭.
  8. 제1항에 있어서,
    상기 MIT 디바이스가,
    제1 전극;
    제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이의 금속-절연체 상전이 재료
    를 포함하며,
    상기 제1 전극과 상기 제2 전극이 상기 MIT 디바이스의 단자로서 작용하는,
    금속-절연체 상전이(MIT) 플립-플롭.
  9. 제8항에 있어서,
    상기 금속-절연체 상전이 재료는 금속-절연체 상전이를 진행하기 위해 니오븀, 티타늄, 및 바나듐 중의 하나의 산화물을 포함하며, 상기 제1 전극과 상기 제2 전극의 하나 또는 둘 모두가 금, 은, 플래티늄, 텅스텐, 구리, 티타늄, 탄탈륨 중의 하나 이상을 포함하는, 금속-절연체 상전이(MIT) 플립-플롭.
  10. 금속-절연체 상전이(MIT) 플립-플롭에 있어서,
    제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 접속되는 금속-절연체 상전이(MIT) 재료로서, 전기 바이어스 하에 있을 때에, 상기 제1 전극과 상기 제2 전극 사이의 상기 MIT 재료가 쌍안정 작동 상태인 상기 MIT 플립-플롭의 작동 상태의 쌍을 나타내도록 하는 전류 제어된 음의 미분 저항(CC-NDR)을 갖는, 금속-절연체 상전이(MIT) 재료; 및
    프로그래밍 전압에 응답하여 상기 작동 상태 중의 하나를 선택하고, 선택된 작동 상태를 유지하기 위해 바이어스 전압을 제공하는 입력 드라이버로서, 상기 작동 상태의 쌍의 제1 작동 상태는 제1 프로그래밍 전압에 의해 선택되고, 상기 작동 상태의 쌍의 제2 작동 상태는 제2 프로그래밍 전압에 의해 선택되는, 입력 드라이버
    를 포함하며,
    선택된 상기 작동 상태가 상기 MIT 플립-플롭의 논리 상태를 표현하는,
    금속-절연체 상전이(MIT) 플립-플롭.
  11. 제10항에 있어서,
    상기 입력 드라이버가 상기 MIT 플립-플롭의 데이터 입력과 바이어스 전압 간에 선택하기 위한 멀티플렉서를 포함하며, 상기 데이터 입력이 상기 제1 프로그래밍 전압 및 상기 제2 프로그래밍 전압 중의 하나를 포함하는, 금속-절연체 상전이(MIT) 플립-플롭.
  12. 제10항에 있어서,
    선택된 작동 상태를 상기 MIT 플립-플롭의 출력에 통신하기 위한 출력 드라이버를 더 포함하며, 상기 출력 드라이버는 상기 제1 전극 및 상기 제2 전극과 상기 MIT 재료가 전압 모드 작동을 위해 접속된 때에는 상기 제1 전극에서의 전압의 표시를 통신하고, 상기 제1 전극 및 상기 제2 전극과 상기 MIT 재료가 전류 모드 작동을 위해 접속된 때에는 상기 제1 전극과 상기 제2 전극 사이에 흐르고 상기 MIT 재료를 통해 흐르는 전류의 표시를 통신하는, 금속-절연체 상전이(MIT) 플립-플롭.
  13. 청구항 10의 금속-절연체 상전이(MIT) 플립-플롭을 채용하는 시프터블 메모리(shiftable memory)로서, 상기 시프터블 메모리가,
    어레이에서 서로 인접하게 배열된 복수의 메모리셀로서, 복수 개 중의 하나의 메모리셀이 데이터 워드에 대응하는 하나 이상의 데이터 비트를 저장하며, 상기 메모리셀이 데이터 워드의 하나 이상의 데이터 비트를 저장하기 위해 상기 MIT 플립-플롭의 하나 이상을 포함하는, 복수의 메모리셀; 및
    상기 어레이 내의 데이터 워드의 연속적인 서브세트를 선택하고 시프트하기 위한 컨트롤러로서, 상기 연속적인 서브세트가 상기 어레이의 총길이 미만의 길이를 가지며, 상기 시프트가 상기 컨트롤러에 의해 선택된 상기 어레이 내의 데이터 워드의 연속적인 서브세트만의 업시프트(upshift) 또는 다운시프트(downshift) 중의 하나를 표현하는, 컨트롤러
    를 포함하는 시프터블 메모리.
  14. 금속-절연체 상전이(MIT) 플립-플롭의 논리 상태를 설정하고 유지하는 방법에 있어서,
    상기 MIT 플립-플롭의 논리 상태를 표현하는 금속-절연체 상전이(MIT) 디바이스의 한 쌍의 쌍안정 작동 상태들 간에 선택하기 위해 상기 금속-절연체 상전이(MIT) 디바이스에 프로그래밍 전압을 인가하는 단계로서, 상기 MIT 디바이스가 쌍안정 작동 상태의 쌍을 제공하는 전류-제어된 음의 미분 저항(CC-NDR)을 갖는, 인가하는 단계; 및
    상기 프로그래밍 전압이 없을 때에, 선택된 상기 쌍안정 작동 상태를 유지하기 위해 상기 MIT 디바이스에 바이어스 전압을 제공하는 단계
    를 포함하며,
    제1 임계치 아래에 있는 상기 프로그래밍 전압은 상기 쌍안정 작동 상태의 쌍의 제1 쌍안정 작동 상태를 선택하고, 제2 임계치 위에 있는 상기 프로그래밍 전압은 상기 쌍안정 작동 상태의 쌍의 제2 쌍안정 작동 상태를 선택하는,
    금속-절연체 상전이(MIT) 플립-플롭의 논리 상태를 설정하고 유지하는 방법.
  15. 제14항에 있어서,
    상기 프로그래밍 전압이 인가되는 때의 시간 기간에 대응하는 제1 시간 기간 동안, 상기 프로그래밍 전압을 상기 MIT 플립-플롭의 입력 포트로부터 상기 MIT 디바이스에 제공하는 단계; 및
    상기 MIT 디바이스의 선택된 쌍안정 작동 상태를 표현하는 신호를 상기 MIT 플립-플롭의 출력 포트에 통신하는 단계
    를 포함하며,
    통신된 상기 신호가 상기 MIT 플립-플롭의 논리 상태인,
    금속-절연체 상전이(MIT) 플립-플롭의 논리 상태를 설정하고 유지하는 방법.
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