KR100864827B1 - Ｍｉｔ 소자를 이용한 논리회로 - Google Patents

Ｍｉｔ 소자를 이용한 논리회로 Download PDF

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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract

본 발명은 종래의 실리콘 반도체 기반의 논리소자들의 문제점들 극복하기 위하여, 전계 또는 전압의 변화에 따라 절연체에서 금속으로 불연속 전이를 일으키는 MIT 소자를 이용하여 논리 연산을 수행할 수 있는 MIT 소자를 이용한 논리회로를 제공한다. 그 논리회로는 MIT(metal-insulator transition) 박막 및 MIT 박막에 컨택하는 전극 박막을 구비하고 전이 전압(VT)에서 불연속 MIT가 일어나는 MIT 소자를 적어도 1개 구비한 MIT 소자부; MIT 소자에 전원을 인가하는 전원을 적어도 1개 포함하는 전원부; 및 MIT 소자에 연결된 적어도 1개의 저항;을 포함하고, 전원을 통해 인가된 신호에 대하여 논리 연산된 신호를 출력한다.

Description

ＭＩＴ 소자를 이용한 논리회로{Logic circuit using metal-insulator transition(MIT) device}
도 1a은 수직형 구조를 가지는 MIT 소자에 대한 단면도이다.
도 1b는 수평형 구조를 가지는 MIT 소자에 대한 단면도이다.
도 2는 MIT 소자의 불연속 MIT의 특성을 보여주는 전압에 따른 전류 그래프이다.
도 3a 및 3b는 본 발명의 제1 실시예에 따른 MIT 소자를 이용한 인버터 논리회로에 대한 회로도 및 인버터 회로에 대한 진리표이다.
도 4a 및 4b는 본 발명의 제2 실시예에 따른 MIT 소자를 이용한 논리합(OR) 논리회로에 대한 회로도 및 OR 논리회로에 대한 진리표이다.
도 5a 및 5b는 본 발명의 제3 실시예에 따른 MIT 소자를 이용한 논리곱(AND) 논리회로에 대한 회로도 및 AND 논리회로에 대한 진리표이다.
도 6a 및 6b는 본 발명의 제4 실시예에 따른 MIT 소자를 이용한 부정 논리합(NOR) 논리회로에 대한 회로도 및 NOR 논리회로에 대한 진리표이다.
도 6c는 본 발명의 제5 실시예에 따른 NOR 논리회로에 대한 회로도이다.
도 7a 및 7b는 본 발명의 제6 실시예에 따른 MIT 소자를 이용한 부정 논리합(NAND) 논리회로에 대한 회로도 및 NAND 논리회로에 대한 진리표이다.
도 7c는 본 발명의 제7 실시예에 따른 NAND 논리회로에 대한 회로도이다.
<도면의 주요부분에 대한 설명>
100: MIT 소자부 100-1, 100-2, 100-3: MIT 소자
110, 210: 기판 120, 220: 버퍼층
130, 230: 전이 박막 140, 240: 전극 박막
141, 241: 제1 전극 박막 142, 242: 제2 전극 박막
300: 저항부 310, 320, 330: 저항
400: 전원부 410, 420: 전원
430, 700:고정 전압원 500, 600: 출력 단자
620: 연결 저항 800: 그라운드
본 발명의 MIT 소자에 관한 것으로, 특히 MIT 소자를 이용하여 구현한 논리회로에 관한 것이다.
최근 바나듐 옥사이드(VO2) 절연체에 전계를 변화시켰을 때 결정 구조를 동반하지 않고 절연체에서 금속으로 불연속적인 전이(Metal-Insulation Transition: MIT)가 발생함이 발견 및 보고되었고, 또한 그러한 불연속 MIT 현상이 제어될 수 있다는 사실이 발견되었다. 이러한 불연속 MIT 현상에 대한 내용은 본 출원의 발명 자들의 논문 New J. Phys. 6(2004) 52(www.njp.org)에 개시되어 있다.
이러한 불연속 MIT는 인가한 전계에 대하여 불연속적으로 급격한 전류변화를 일으키는 1차 전이(the first order transition: Mott 전이)이다. VO2 외에도 여러 절연체에서 유사한 특성을 보일 수 있으며, 이러한 전계 변화에 대한 전류의 급격한 변화에 대한 특성은 다양한 전자소자로 활용될 가능성이 크다.
기존의 연산을 수행하는 논리소자는 일반적으로 실리콘 반도체 트랜지스터로 구성되는데, 이러한 실리콘 반도체 트랜지스터는 반도체와 전극, 절연막 등의 다소 복잡한 구조를 가지며, 또한 그러한 구조를 형성하기 위하여 여러 박막 공정 단계를 거쳐 완성된다.
또한, 실리콘 반도체 트랜지스터 기반의 논리 소자의 경우, 박막 공정의 고집적화가 진행되고 생산단가가 높아지면서, 공정 마스크 수를 줄일 수 있는 보다 단순한 구조가 요구되고 있으며, 또한 보다 높은 전류 이득에 대한 요구가 지속적으로 제기되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래의 실리콘 반도체 기반의 논리소자들의 문제점들을 극복하기 위하여, 전계 또는 전압의 변화에 따라 절연체에서 금속으로 불연속 전이를 일으키는 MIT 소자를 이용하여 논리 연산을 수행할 수 있는 MIT 소자를 이용한 논리회로를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 MIT(metal-insulator transition) 박막 및 상기 MIT 박막에 컨택하는 전극 박막을 구비하고 전이 전압(VT)에서 불연속 MIT가 일어나는 MIT 소자를 적어도 1개 구비한 MIT 소자부; 상기 MIT 소자에 전원을 인가하는 전원을 적어도 1개 포함하는 전원부; 및 상기 MIT 소자에 연결된 적어도 1개의 저항;을 포함하고, 상기 전원을 통해 인가된 신호에 대하여 논리 연산된 신호가 출력되는 MIT 소자를 포함하는 논리회로를 제공한다.
본 발명에 있어서, 상기 MIT 소자는 상기 MIT 박막의 상하로 상기 전극 박막이 컨택하는 수직형 또는 상기 MIT 박막의 양 측면으로 상기 전극 박막이 컨택하는 수평형으로 형성될 수 있고, 상기 MIT 소자부는 상기 MIT 소자를 1개 구비하고 상기 전원부는 상기 전원을 1개 구비하며, 상기 저항과 상기 MIT 소자는 직렬로 연결되고, 상기 저항으로 상기 전원이 연결되며 상기 MIT 소자로는 그라운드가 연결되며, 상기 저항과 상기 MIT 소자 사이에 출력 단자가 연결됨으로써, 상기 논리회로는 상기 전원으로 인가된 신호를 인버팅하여 상기 출력 단자로 출력하는 인버터 논리회로 기능을 수행할 수 있다.
이와 같은 인버터 논리회로에서 상기 전원으로 인가되는 입력 온(ON) 신호는 상기 MIT 소자가 MIT를 일으킬 수 있는 문턱 전압 이상의 크기를 가지며, 상기 전원으로 인가되는 입력 오프(OFF) 신호는 상기 문턱 전압 미만의 크기를 가질 수 있다.
본 발명에 있어서, 상기 MIT 소자부는 병렬연결된 2개의 상기 MIT 소자를 구 비하고 상기 전원부는 상기 MIT 소자 각각으로 연결되는 2개의 전원을 구비하며, 상기 병렬 연결된 2개의 MIT 소자는 그라운드와 연결된 상기 저항에 직렬로 연결되며, 상기 병렬 연결된 2개의 MIT 소자 및 상기 저항 사이에 출력 단자가 연결됨으로써, 상기 논리회로는 상기 2개의 전원들로 인가된 신호들을 논리 합(OR)하여 상기 출력 단자로 출력하는 OR 논리회로 기능을 수행할 수 있다. 이러한 OR 논리회로에서, 상기 각 전원으로 인가되는 입력 ON 신호는 상기 각 MIT 소자가 MIT를 일으킬 수 있는 문턱 전압 이상의 크기를 가지며, 상기 전원으로 인가되는 입력 OFF 신호는 상기 문턱 전압 미만의 크기를 가질 수 있고, 이러한 OR 논리회로는 상기 각각의 전원으로 입력 OFF 신호가 인가되는 경우에만 출력 단자로 출력 OFF 신호가 출력될 수 있다.
한편, 상기 병렬 연결된 2개의 MIT 소자 및 상기 저항 사이에 연결 저항을 통해 그라운드와 연결된 인버터용 MIT 소자가 연결되며, 상기 연결저항과 상기 인버터용 MIT 소자 사이에 제2 출력 단자가 연결됨으로써, 상기 논리회로는 상기 2개의 전원에서 인가된 신호들을 부정 논리 합(NOR)하여 상기 제2 출력 단자로 출력하는 NOR 논리회로 기능을 수행할 수도 있다.
본 발명에 있어서, 상기 MIT 소자부는 병렬연결된 2개의 상기 MIT 소자를 구비하고 상기 전원부는 상기 MIT 소자 각각으로 연결되는 2개의 전원을 구비하며, 상기 병렬 연결된 2개의 MIT 소자는 소정의 고정 전압(VP)으로 연결된 상기 저항에 직렬로 연결되며, 상기 병렬 연결된 2개의 MIT 소자 및 상기 저항 사이에 출력 단 자가 연결됨으로써, 상기 논리회로는 상기 2개의 전원들로 인가된 신호들을 논리 곱(AND)하여 상기 출력 단자로 출력하는 AND 논리회로 기능을 수행할 수 있다. 이러한, 상기 AND 논리회로에서, 상기 각 전원으로 인가되는 입력 ON 신호는 상기 고정 전압(VP)보다는 크고 상기 고정 전압(VP)에서 전이 전압(VT)을 합한 전압보다는 작으며, 상기 각 전원으로 인가되는 입력 OFF 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 작을 수 있다.
그에 따라, 상기 각 전원으로 입력 ON 신호가 인가되면 상기 각 MIT 소자는 절연체로 유지되어 상기 출력 단자로 고정 전압(VP)에 가까운 출력 ON 신호가 출력되며, 상기 각 전원 중 적어도 하나의 전원에 입력 OFF 신호가 인가되면, 상기 입력 OFF 신호가 인가되는 상기 MIT 소자가 MIT를 일으킴으로써 상기 출력 단자로 상기 입력 OFF 신호에 가까운 출력 OFF 신호가 출력될 수 있다.
한편, 상기 각 전원으로 인가되는 입력 ON 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다는 크고 상기 고정 전압(VP)보다는 작으며, 상기 각 전원으로 인가되는 입력 OFF 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 작을 수 있으며, 그에 따라 상기 각 전원으로 입력 ON 신호를 인가되면 상기 각 MIT 소자는 절연체로 유지되어 상기 출력 단자로 상기 고정 전압(VP)에 가까운 출력 ON 신호가 출력되며, 상기 각 전원 중 적어도 하나의 전원에 입력 OFF 신호가 인가되면, 상기 입력 OFF 신호가 인가되는 상기 MIT 소자가 MIT를 일으킴으로써 상 기 출력 단자로 상기 입력 OFF 신호에 가까운 출력 OFF 신호가 출력될 수 있다.
또한, 상기 병렬 연결된 2개의 MIT 소자 및 상기 저항 사이에 연결 저항을 통해 그라운드와 연결된 인버터용 MIT 소자가 연결되며, 상기 연결저항과 상기 인버터용 MIT 소자 사이에 제2 출력 단자가 연결됨으로써, 상기 논리회로는 상기 2개의 전원에서 인가된 신호들을 부정 논리 곱(NAND)하여 상기 제2 출력 단자로 출력하는 NAND 논리회로 기능을 수행할 수도 있다.
본 발명에 있어서, 상기 전원부는 병렬연결된 제1, 제2 및 제3 저항에 각각 연결된 제1, 제2 및 제3 전원을 구비하고 상기 MIT 소자부는 그라운드로 연결된 1개의 MIT 소자를 구비하며, 상기 제1 및 제2 전원으로는 입력 신호가 인가되고, 제3 전원으로는 고정 전압(Vp)이 인가되며, 상기 제3 저항은 상기 제1 및 제 2 저항보다 저항값이 작으며, 상기 MIT 소자는 상기 병렬연결된 저항들에 직렬연결되며, 상기 병렬연결된 저항들과 상기 MIT 소자 사이에 출력 단자가 연결됨으로써, 상기 논리회로는 상기 2개의 전원들로 인가된 신호들을 부정 논리 합(NOR)하여 상기 출력 단자로 출력하는 NOR 논리회로 기능을 수행할 수 있다.
이와 같은 NOR 논리회로에 있어서, 상기 제1 및 제2 전원으로 인가되는 입력 ON 신호는 상기 MIT 소자가 MIT를 일으킬 수 있는 문턱 전압 이상의 크기를 가지며, 상기 전원으로 인가되는 입력 OFF 신호는 상기 문턱 전압 미만의 크기를 가지며, 그에 따라, 상기 제1 및 제2 전원으로 입력 OFF 신호가 입력되는 경우 상기 출력 단자로 상기 고정 전압(Vp)에 가까운 출력 ON 신호가 출력되며, 상기 제1 및 제2 전원 중 적어도 하나에 입력 ON 신호가 입력되는 경우 상기 MIT 소자가 MIT를 일으켜 상기 출력 단자로 그라운드에 가까운 출력 OFF 신호가 출력될 수 있다.
본 발명에 있어서, 상기 전원부는 병렬연결된 2개 저항에 각각 연결된 2개의 전원을 구비하고 상기 MIT 소자부는 고정 전압(VP)로 연결된 1개의 MIT 소자를 구비하며, 상기 MIT 소자는 상기 병렬 연결된 2개의 저항과 직렬로 연결되며, 상기 병렬연결된 2개의 저항과 상기 MIT 소자 사이에 출력 단자가 연결됨으로써, 상기 논리회로는 상기 2개의 전원에서 인가된 신호들을 부정 논리 곱(NAND)하여 상기 출력 단자로 출력하는 NAND 논리회로 기능을 수행할 수 있다.
이와 같은 NAND 논리회로에 있어서, 상기 각 전원으로 인가되는 입력 ON 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 크고 상기 고정 전압(VP)보다는 작으며, 상기 각 전원으로 인가되는 입력 OFF 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 작을 수 있다.
그에 따라, 상기 각 전원으로 입력 ON 신호를 인가되면 상기 MIT 소자는 절연체로 유지되어 상기 출력 단자로 상기 입력 ON 신호의 전압에 가까운 출력 OFF 신호가 출력되며, 상기 각 전원 중 적어도 하나의 전원에 입력 OFF 신호가 인가되면, 상기 MIT 소자가 MIT를 일으킴으로써 상기 출력 단자로 상기 고정 전압(VP)에 가까운 출력 ON 신호가 출력될 수 있다.
한편, 상기 각 전원으로 인가되는 입력 ON 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 크고 고정 전압(VP)보다는 작으며, 상기 각 전원으로 인가되는 입력 OFF 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 합한 전압보다 클 수 있으며, 그에 따라, 상기 각 전원으로 입력 ON 신호를 인가되면 상기 MIT 소자는 절연체로 유지되어 상기 출력 단자로 상기 입력 ON 신호에 가까운 출력 OFF 신호가 출력되며, 상기 각 전원 중 적어도 하나의 전원에 입력 OFF 신호가 인가되면, 상기 MIT 소자가 MIT를 일으킴으로써 상기 출력 단자로 상기 고정 전압(VP)에 가까운 출력 ON 신호가 출력될 수 있다.
본 발명에 있어서, 상기 인버터, OR, AND, NOR, 및 NAND 논리회로는 커패시터, 인덕터 또는 커패시터 및 인덕터를 포함하여 형성될 수도 있다.
본 발명에 따른 MIT 소자를 이용한 논리회로는 한두 개의 MIT 소자 및 저항을 이용하여 용이하게 다양한 논리회로를 구성할 수 있다. 한편, MIT 소자는 그 그 사이즈 및 전이 전압 등의 조절이 자유롭고, 다양한 재질을 이용하여 저가로 형성할 수 있으며, 또한 그 제조방법도 종래의 실리콘 반도체 트랜지스터에 비해서 매우 간단하므로, 이러한 MIT 소자를 이용하여 논리회로를 구성함으로써, 실리콘 반도체 기반의 논리회로에 비해서 구조, 생산 단가, 제조 공정 등 여러 가지 면에서 매우 유리하다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
MIT 소자에 대하여 간단히 설명하면, MIT 소자는 전이 박막 및 적어도 2 개의 전극 박막을 포함하고, 이러한 MIT 소자는 전이 박막 및 전극 박막들의 위치에 따라 수직형(또는 적층형) 구조와 수평형 구조를 가질 수 있다.
도 1a는 수직형 구조를 가지는 MIT 소자에 대한 단면도이다.
도 1a를 참조하면, 수직형 구조를 가지는 MIT 소자는, 기판(110), 기판(110) 상에 형성된 버퍼층(120) 및 버퍼층(120) 상부에 형성된 제1 전극 박막(141), 전이 박막(130) 및 제2 전극 박막(142)을 포함한다.
버퍼층(120)은 기판(110)과 제1 전극 박막(141) 사이에 격자 부정합을 완화시키는 역할을 수행한다. 기판(110)과 제1 전극 박막(141) 사이에 격자 부정합이 매우 작을 때는, 버퍼층(120) 없이 제1 전극 박막(141)을 기판(110) 위에 형성할 수 있다. 이러한 버퍼층(120)은 SiO2 또는 Si3N4막을 포함하여 형성할 수 있다.
전이 박막(130)은 산소, 탄소, 반도체 원소(III-V족, II-VI족), 전이금속원소, 희토류원소, 란탄계 원소들을 포함하는 저 농도의 정공이 첨가된 무기물 화합물 반도체 및 절연체, 저 농도의 정공이 첨가된 유기물 반도체 및 절연체, 저 농도 의 정공이 첨가된 반도체, 및 저 농도의 정공이 첨가된 산화물 반도체 및 절연체 중에서 적어도 하나를 포함할 수 있다. 또한, 전이 박막(130)은 n형이면서 매우 큰 저항을 갖는 반도체 및 절연체를 포함하여 형성될 수도 있다. 여기서, 첨가된 정공의 농도는 3 x 1016 ㎝-3 정도이다. 이러한 전이 박막(130)은 예컨대, SixTiyO, AlxTiyO, ZnxTiyO, ZrxTiyO, TaxTiyO, VxTiyO, LaxTiyO, BaxTiyO, SrxTiyO 등의 Ti이 함유된 산화막과 Al2O3, VO2, ZrO2, ZnO, HfO2, Ta2O5, NiO, MgO와 같은 산화막 및 GaAs, GaSb, InP, InAs, GST(GeSbTe)의 화합물, Si, Ge 등으로 형성될 수 있다.
한편, 이러한 전이 박막(130)은 스퍼터(Sputter) 증착 방식, 분자선 에피택시(Molecular Beam Epitaxy: MBE), E-빔 증착(E-beam evaporation), 열적 증착(Thermal evaporation), 원자층 에피택시(Atomic Layer Epitaxy: ALE), 펄스 레이저 증착(Pulsed Laser Deposition: PLD), 화학 기상 증착(Chemical Vapor Deposition: CVD), 졸-겔(Sol-Gel) 방법, 및 원자층 증착(Atomic Layer Deposition: ALD) 등의 방법으로 증착할 수 있다.
한편, 전극 박막(140)은, Al, Cu, Ni, W, Mo, Cr, Zn, Mg, Fe, Co, Sn, Pb, Au, Ag, Pt, Ti, Ta, TaN, TaW, WN, TiN, TiW, poly-Si 및 IrO, RuO, ITO, ZnO 중에서 적어도 하나의 물질을 포함하는 화합물로 형성할 수 있다. 이러한 전극 박막(140) 역시 스퍼터링 증착법, 진공증착법 및 E-빔증착법 등으로 형성할 수 있다.
기판(110)의 경우, Si, SiO2, GaAs, Al2O3, 플라스틱, 유리, V2O5, PrBa2Cu3O7, YBa2Cu3O7, MgO, SrTiO3, Nb가 도핑된 SrTiO3 및 절연 박막 위의 실리콘(SOI) 중에서 적어도 하나의 물질을 포함하여 형성할 수 있다.
MIT소자는 전계 또는 전압에 따라 전기적 특성이 급격하게 변한다. 즉, 전이 전압 미만에서 MIT 소자는 절연체의 특성을 나타내며, 전이 전압 이상에서 불연속 MIT가 발생하여 금속성 물질의 성질을 띠게 된다. 이러한 전이 전압은 MIT 소자를 구성하는 구성요소들의 재질이나 구조에 따라 조절 가능하다.
도 1b는 수평형 구조를 가지는 MIT소자에 대한 단면도이다.
도 1b를 참조하면, 수평형 구조를 가지는 MIT소자는, 기판(210), 기판(210) 상에 형성된 버퍼층(220), 버퍼층(220) 상면 일부에 형성된 전이 박막(230) 및 버퍼층(220)의 상부로 전이 박막(230) 측면과 상면으로 서로 대향하면서 형성된 제1 전극박막(241) 및 제2 전극박막(242)을 포함한다. 즉, 제1 전극박막(241)과 제2 전극박막(242)은 전이 박막(230)을 사이에 두고 서로 분리되어 있다.
이와 같은 수평형 MIT 소자의 구성요소, 즉 기판(210), 버퍼층(220), 전이 박막(230), 및 전극 박막(240)의 재질 및 기능 등은 도 1a의 수직형 MIT 소자에서 설명한 바와 같다. 한편, 수평형 MIT 소자는 수직형과 달리, 제1 전극박막(741)과 제2 전극 박막의 수평거리(d)에 의해서도 전이 전압의 조절이 가능하다.
도 2는 MIT 소자의 불연속 MIT의 특성을 보여주는 전압에 따른 전류 그래프이다.
도 2를 참조하면, 먼저 양의 방향으로 전압을 인가한 경우 양-전이 전 압(VPT) 미만에서는 절연체로서의 성질을 가지다가(A), 양-전이 전압(VPT)에서 불연속 전류 점프(B)가 발생하고 양-전이 전압(VPT) 이상에서부터는 금속으로서의 성질을 가진다(C). 한편, 음의 방향으로 전압을 인가한 경우에도, 양의 방향으로 전압을 인가한 경우와 동일한 특성을 보여준다. 즉, 음-전이 전압(VNT)보다 높은 전압에서는 절연체의 성질을 가지다가, 음-전이 전압(VNT)에서 불연속 전류 점프가 발생한 후 그 이하의 전압에서 금속의 성질을 가진다.
이러한 양-전이 전압(VPT)과 음-전이 전압(VNT)의 절대값은 금속전극의 종류가 같으면 같아야 하지만, 실제로는 약간의 차이를 보인다. 수평구조의 MIT 소자는 경우는 양-전이 전압(VPT)과 음-전이 전압(VNT)의 절대값 차이를 용이하게 제어할 수 있다. 한편, 상하부로 전극이 존재하는 수직 구조의 MIT 소자의 경우, 상부전극과 하부전극이 다를 수 있고, 이러한 경우에는 금속 전극의 종류를 바꾸어 양-전이 전압(VPT)과 음-전이 전압(VNT)의 절대값을 바꿈으로써 절대값 차이를 제어할 수 있다.
즉, MIT 소자는 수직구조 또는 수평구조의 전극 배치와 전극 물질의 변화를 통해 전이 전압의 값을 변화시킬 수 있고, 그에 따라 이하에서 설명하게 될 목적에 부합되는 적절한 논리소자의 구성을 가능케 한다.
도 3a 및 3b는 본 발명의 제1 실시예에 따른 MIT 소자를 이용한 인버터 논리회로에 대한 회로도 및 인버터 회로에 대한 진리표이다.
도 3a를 참조하면, 본 실시예에 의한 논리소자는 MIT 소자(100), 저항(300), 전원(400) 및 출력 단자(500)를 포함하며, 전원(400)을 통해 인가된 신호를 인버팅하여 출력 단자(500)로 출력하는 인버터 논리회로 기능을 수행한다. 인버터 논리회로의 구성은 저항(300)과 MIT 소자(100)가 직렬로 연결되고, 저항(300)의 일 단자로 전원(400)이 연결되며, MIT 소자(100)의 일 단자로 그라운드(800)가 연결된다. 한편, 저항(300)과 MIT 소자(100) 사이에 출력 단자(500)가 연결되어 MIT 소자에 걸리는 전압을 출력 신호로서 출력한다. 여기서, 저항(300)의 값은 MIT 소자(100)의 절연체 상태의 저항값보다는 작고 금속 상태의 저항값보다는 큰 중간 정도의 저항값을 갖는 것이 바람직하다.
전원(400)으로 입력 신호가 인가되는데, 이러한 입력 신호 중 온(ON) 신호는 MIT 소자(100)가 MIT를 일으킬 수 있는 문턱 전압 이상의 크기를 가지며, 오프(OFF) 신호는 문턱 전압 미만의 크기를 가지게 된다. 여기서 문턱 전압은 MIT 소자(100)의 전이 전압보다는 더 높다. 즉 저항(300)에 걸리는 전압을 고려하여 전이 전압보다 더 높은 전압이 입력되어야 MIT 소자(100)가 불연속 MIT를 일으킬 수 있기 때문이다.
도 3b의 진리표에 따라 회로의 작용을 설명하면, 전원(400)으로 온 신호가 입력되면, MIT 소자(100)는 불연속 MIT를 일으켜 금속으로 전이하고 그에 따라, MIT 소자에 걸리는 전압은 매우 낮아 거의 0V에 가깝게 된다. 따라서, 출력 단자(500)로 출력되는 출력 신호는 OFF 신호가 된다. 한편, 전원(400)으로 OFF 신호가 인가되면, MIT 소자(100)는 절연체로 행동하며, 전원(400)에서 인가된 신호의 대부분의 전압이 MIT 소자(100)에 걸리게 되어, 출력 단자(500)로 출력되는 출력 신호는 ON 신호가 된다. 한편, 입력되는 OFF 신호는 출력되는 OFF 신호보다는 높아야 한다. 즉 입력 OFF 신호는 문턱 전압 미만의 크기를 가지되 소정의 전압을 가져야 출력단에서 ON 신호로서 검출될 수 있다.
본 실시예의 논리회로는 하나의 MIT 소자 및 1개의 저항을 가지고 쉽게 인버터 논리회로가 구현될 수 있음을 보여준다. 한편, 이러한 인버터 논리회로에 커패시터, 인덕터 또는 커패시터 및 인덕터를 포함될 수 있음은 물론이다.
도 4a 및 4b는 본 발명의 제2 실시예에 따른 MIT 소자를 이용한 논리합(OR) 논리회로에 대한 회로도 및 OR 논리회로에 대한 진리표이다.
도 4a를 참조하면, 본 실시예의 논리회로는 MIT 소자부(100), 저항(300), 전원부(400) 및 출력 단자(500)를 포함하며, 전원부(400)를 통해 인가된 두 개의 신호를 논리합(OR)하여 출력 단자(500)로 출력하는 OR 논리회로 기능을 수행한다. OR 논리회로의 구성은 MIT 소자부(100)의 병렬연결된 2개 MIT 소자(100-1, 100-2)가 저항(300)과 직렬로 연결되며, 전원부(400)의 2개의 전원(410, 420)이 각각의 MIT 소자(100-1, 100-2)로 연결된다. 한편, 저항(300)의 일 단자로 그라운드(800)가 연결되며, MIT 소자부(100)와 저항(300) 사이에 출력 단자(500)가 연결되어 저항(300)에 걸리는 전압을 출력신호로서 출력한다.
전원부(400)의 각 전원(410, 420)으로 입력 신호가 인가되는데, 이러한 입력 신호 중 온(ON) 신호는 상기 MIT 소자가 MIT를 일으킬 수 있는 문턱 전압 이상의 크기를 가지며, 오프(OFF) 신호는 문턱 전압 미만의 크기를 가지게 된다. 도 3a의 제1 실시예에서 설명한 바와 문턱 전압이 각각의 MIT 소자(100-1, 100-2)의 전이 전압보다는 더 높아야 함은 당연하다. 한편, MIT 소자(100-1, 100-2)의 전이 전압은 VPT < |VNT|를 만족해야 바람직하다. 왜냐하면, 제1 전원(410)의 신호가 오프이고 제2 전원(420)의 신호가 온인 경우, 제1 전원(410) 쪽의 MIT 소자(100-1)에서 불연속 MIT가 발생할 수가 있기 때문이다. 이와 같은 조건은 단지 회로의 안정된 동작을 위한 것으로, OR 논리회로의 진리표의 결과는 변화가 없다.
도 4b의 진리표에 따라 회로의 작용을 설명하면, 2개의 전원(410, 420) 중 적어도 하나에 ON 신호가 입력되면, ON 신호가 입력된 해당 MIT 소자가 불연속 MIT가 일어나고, 그에 따라, 해당 MIT 소자가 금속으로 행동하고 입력된 온 신호의 거의 모든 전압이 저항(300)에 걸리게 되어 출력 단자(500)의 출력 신호는 ON 신호가 된다.
한편, 2개의 전원(410, 420) 모두 OFF 신호가 입력되면, 2개의 MIT 소자(100-1, 100-2) 모두 절연체로 행동하고, 전압 분배 법칙에 의한 소정의 전압이 저항(300)으로 걸리게 되어 출력 단자(500)의 출력 신호는 오프 신호가 된다.
본 실시예의 논리회로는 2개의 MIT 소자 및 1개의 저항을 가지고 OR 논리회로가 구현될 수 있음을 보여준다. 이러한 OR 논리회로에 커패시터, 인덕터 또는 커패시터 및 인덕터를 포함될 수 있음은 물론이다.
한편, 도 3a의 인버터 논리회로를 출력단으로 연결함으로써, 두 개의 입력신호를 부정 논리합(NOR)하여 출력하는 NOR 논리회로를 구현할 수도 있다. 즉, OR 회로의 출력단(500) 신호를 도 3a인버터 회로의 입력 신호로 입력함으로써, NOR 논리 회로와 동일한 진리표를 가지는 회로를 구성할 수 있다. 이에 대해서는 도 6c에서 좀더 상세히 설명한다.
도 5a 및 5b는 본 발명의 제3 실시예에 따른 MIT 소자를 이용한 논리곱(AND) 논리회로에 대한 회로도 및 AND 논리회로에 대한 진리표이다.
도 5a를 참조하면, 본 실시예의 논리회로는 MIT 소자부(100), 저항(300), 전원부(400) 및 출력 단자(500)를 포함하며, 전원부(400)를 통해 인가된 두 개의 신호를 논리곱(AND)하여 출력 단자(500)로 출력하는 AND 논리회로 기능을 수행한다. 이러한 AND 논리회로의 구성은 MIT 소자부(100)의 병렬연결된 2개의 MIT 소자(100-1, 100-2)가 저항(300)과 직렬로 연결되며, 전원부(400)의 2개의 전원(410, 420)이 각각의 MIT 소자(100-1, 100-2)로 연결된다. 한편, 저항(300)의 일 단자로 고정 전압을 가지는 고정 전압원(700)이 연결되며, MIT 소자부(100)와 저항(300) 사이에 출력 단자(500)가 연결되어 MIT 소자부(100)와 저항(300) 사이의 전압을 출력신호로서 출력한다.
이와 같이 구성된 AND 논리회로에서는 각 전원(410, 420)으로 입력되는 입력 ON 및 OFF 신호의 전압값과 출력 단자(500)로 출력되는 출력 ON 및 OF 신호의 전압값을 주의깊게 정의하여야 한다. 이하에서, 입출력 신호들에 대한 전압값 정의의 두 가지 예를 설명한다.
먼저 제1 방법은 입력신호의 경우, 저항(300)에 인가되는 고정 전압(VP)보다는 크고 고정 전압(VP)에서 전이 전압(VT)을 합한 전압보다는 작은 전압값을 갖는 신호를 입력 ON 신호로 정의하고, 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 작은 전압값을 갖는 신호를 입력 OFF 신호로 정의한다.
출력 단자(500)의 출력신호의 경우, 고정 전압(VP)에 가까운 전압의 신호를 출력 ON신호로 정의하고, 입력 OFF 신호에 가까운 전압의 신호를 출력 OFF 신호로 정의한다.
이와 같은 입출력 신호의 정의를 기반으로, 도 5b의 진리표에 따른 회로의 작용을 설명하면, 먼저, 2 개의 전원(410, 420)이 모두 ON 신호를 인가하면, 즉 2 개의 MIT 소자(100-1, 100-2) 모두 절연체로 행동하고, 전압 분배 법칙에 의해 출력 단자(500)로 고정 전압(VP)에 가까운 전압이 출력된다. 즉, 출력 ON 신호가 출력된다.
한편, 2개의 전원(410, 420) 중 적어도 하나가 OFF 신호를 인가하면, 해당 MIT 소자가 불연속 MIT를 일으켜 금속으로 행동하고, 출력 단자(500)로 입력 OFF 신호에 가까운 전압이 출력된다. 즉 출력 OFF 신호가 출력된다.
입출력 신호의 정의는 다음과 같은 방법으로 할 수도 있다. 즉 입력 신호의 경우, 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다는 크고 고정 전압(VP)보다는 작은 전압을 갖는 신호를 입력 ON 신호로, 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 작은 전압을 갖는 신호를 입력 OFF 신호로 정의하고, 출력 신호의 경우, 고정 전압(VP)에 가까운 전압의 신호를 출력 ON 신호로, 입력 OFF 신호에 가까운 전 압의 신호를 출력 OFF 신호로 정의한다.
이와 같은 입출력 신호의 정의를 통해서도 도 5b와 동일한 AND 논리회로의 진리값을 얻을 수 있다.
본 실시예의 논리회로는 2개의 MIT 소자 및 1개의 저항을 가지고 OR 논리회로가 구현될 수 있음을 보여준다. 이러한 AND 논리회로에 커패시터, 인덕터 또는 커패시터 및 인덕터를 포함될 수 있음은 물론이다. 또한, 앞서와 다른 입출력 신호의 정의를 가지고 AND 논리회로를 구성할 수 있음은 물론이다.
한편, 도 3a의 인버터 논리회로를 출력단으로 연결함으로써, 두 개의 입력신호를 부정 논리곱(NAND)하여 출력하는 NAND 논리회로를 구현할 수도 있다. 즉, AND 회로의 출력단(500) 신호를 도 3a인버터 회로의 입력 신호로 입력함으로써, NAND 논리회로와 동일한 진리표를 가지는 회로를 구성할 수 있다.
도 6a 및 6b는 본 발명의 제4 실시예에 따른 MIT 소자를 이용한 부정 논리합(NOR) 논리회로에 대한 회로도 및 NOR 논리회로에 대한 진리표이다.
도 6a를 참조하면, 본 실시예의 논리회로는 MIT 소자(100), 저항부(300), 전원부(400) 및 출력 단자(500)를 포함하며, 전원부(400)를 통해 인가된 두 개의 신호를 부정 논리합(NOR)하여 출력 단자(500)로 출력하는 NOR 논리회로 기능을 수행한다.
이러한 NOR 논리회로의 구성은 저항부(300)의 병렬연결된 제1, 제2 및 제3 저항(310, 320, 330)이 MIT 소자(100)에 직렬로 연결되며, 전원부(400)의 제1, 제2 및 제3 전원(410, 420, 430)이 제1, 제2 및 제3 저항(310, 320, 330)으로 각각 연 결된다. 여기서, 제1 및 제2 전원(410, 420)은 입력 신호 입력용 전원이며, 제3 전원은 고정 전압((Vp)을 인가하는 고정 전압원이다. 한편, MIT 소자(100)의 일 단자로 그라운드(800)가 연결되고, 저항부(300)와 MIT 소자(100) 사이에 출력 단자(500)가 연결되어 MIT 소자(100)에 걸리는 전압을 출력신호로서 출력한다. 여기서, 제3 저항(330)은 다른 두 저항(310, 320)보다 매우 작은 저항값을 가지는 것이 바람직한데, 그 이유는 MIT 소자(100)의 불연속 MIT가 없을 때, 출력으로 거의 고정 전압(Vp)에 가까운 전압이 출력되도록 하기 위함이다.
한편, 본 실시예의 NOR 회로의 경우에도 입출력 신호의 정의가 필요한데, 한가지 정의는 다음과 같다.
입력신호의 경우, MIT 소자가 MIT를 일으킬 수 있는 문턱 전압 이상의 크기의 전압을 가진 신호를 입력 ON 신호로, 문턱 전압 미만의 크기의 전압을 입력 OFF 신호로 정의하며, 출력 신호의 경우, 고정 전압(Vp)에 가까운 전압의 신호를 출력 ON 신호로, 그라운드에 가까운 전압의 신호를 출력 OFF 신호로 정의한다.
이와 같은 입출력 신호의 정의를 기반으로, 도 5b의 진리표에 따른 회로의 작용을 설명하면, 2개의 전원(410,420) 중 적어도 하나의 전원에 ON 신호가 입력되면, MIT 소자(100)는 급격한 MIT가 일으켜 금속으로 행동하고, 그에 따라 출력 단자(500)로는 그라운드에 가까운 신호, 즉 출력 OFF 신호가 출력된다.
한편, 2개의 전원(410,420) 모두에 OFF 신호가 인가되면, MIT 소자(100)는 절연체로 행동하고 그에 따라, 고정 전압((Vp)에 가까운 전압, 즉 출력 ON 신호가 출력 단자(500)로 출력된다.
도 6c는 본 발명의 제5 실시예에 따른 NOR 논리회로에 대한 회로도로서, 도 4a의 설명부분에서 언급한 NOR 논리회로에 대한 회로도이다.
도 6c를 참조하면, 본 실시예의 논리회로는 도 4a의 출력단(500)으로 도 3a의 인버터 회로가 연결된다. 여기서 연결저항(620)이 도 3a의 저항(300)의 기능을 하고, 제3 MIT 소자(100-3)가 도 3a의 MIT 소자(100)의 기능을 하며, 새로운 출력 단자(600)가 NOR 논리회로의 출력단이 된다. 이와 같이 구성된 NOR 회로의 인버터 부분의 입력신호는 도 4b의 출력신호가 되고, 새로운 출력 단자(600)로 출력되는 출력신호는 정확히 도 6b의 출력신호와 일치하게 된다.
도 6a의 논리회로 경우, 1개의 MIT 소자 및 3개의 저항을 가지고 NOR 논리회로가 구현될 수 있음을 보여주고 있는데, MIT 소자가 1개만 필요하므로, 도 6c의 논리회로에 비해 고집적화에 유리하다는 것을 알 수 있다. 본 발명에 따른 NOR 논리회로에 커패시터, 인덕터 또는 커패시터 및 인덕터를 포함될 수 있음은 물론이다. 또한, 앞서와 다른 입출력 신호의 정의를 가지고 NOR 논리회로를 구성할 수 있음은 물론이다.
도 7a 및 7b는 본 발명의 제6 실시예에 따른 MIT 소자를 이용한 부정 논리합(NAND) 논리회로에 대한 회로도 및 NAND 논리회로에 대한 진리표이다.
도 7a를 참조하면, 본 실시예의 논리회로는 MIT 소자(100), 저항부(300), 전원부(400) 및 출력 단자(500)를 포함하며, 전원부(400)를 통해 인가된 두 개의 신호를 부정 논리곱(NAND)하여 출력 단자(500)로 출력하는 NAND 논리회로 기능을 수 행한다. 이러한 NAND 논리회로의 구성은 저항부(300)의 병렬연결된 2개의 저항(310, 320)이 MIT 소자(100)와 직렬로 연결되며, 전원부(400)의 2개의 전원(410, 420)이 각각의 저항(310, 320)으로 연결된다. 한편, MIT 소자(100)의 일 단자로 고정 전압(VP)을 가지는 고정 전압원(700)이 연결되며, MIT 소자(100)와 저항부(300) 사이에 출력 단자(500)가 연결되어 MIT 소자(100)와 저항부(300) 사이의 전압을 출력신호로서 추출한다.
이와 같이 구성된 NAND 논리회로는 각 전원(410, 420)으로 입력되는 입력 ON 및 OFF 신호의 전압값과 출력 단자(500)로 출력되는 출력 ON 및 OF 신호의 전압값을 주의깊게 정의하여야 한다. 이하에서, 입출력 신호들에 대한 전압값 정의의 두 가지 예를 설명한다.
먼저 제1 방법은 입력 신호의 경우, 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 크고 고정 전압(VP)보다 작은 전압의 신호를 입력 ON 신호로, 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 작은 전압의 신호를 입력 OFF 신호로 정의하고, 출력신호의 경우, 입력 ON 신호에 가까운 전압의 신호를 출력 OFF 신호로, 고정 전압(VP)에 가까운 신호를 출력 ON 신호로 정의하는 방법이다.
이와 같은 입출력 신호의 정의를 기반으로, 도 5b의 진리표에 따른 회로의 작용을 설명하면, 먼저, 2 개의 전원(410, 420)이 모두 ON 신호를 인가하면, MIT 소자(100)가 절연체로 행동하고, 전압 분배 법칙에 의해 출력 단자(500)로 입력 ON 신호에 가까운 전압이 출력된다. 즉, 출력 OFF 신호가 출력된다.
한편, 2개의 전원(410, 420) 중 적어도 하나에 OFF 신호를 인가하면, MIT 소자(100)가 불연속 MIT를 일으켜 금속으로 행동하고, 출력 단자(500)로 고정 전압(VP)에 가까운 전압이 출력된다. 즉 출력 ON 신호가 출력된다.
입출력 신호의 정의는 다음과 같은 방법으로 할 수도 있다. 즉 입력 신호의 경우, 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다는 크고 고정 전압(VP)보다는 작은 전압을 갖는 신호를 입력 ON 신호로, 고정 전압(VP)에서 전이 전압(VT)을 합한 전압보다 큰 전압을 갖는 신호를 입력 OFF 신호로 정의하고, 출력 신호의 경우, 고정 전압(VP)에 가까운 전압의 신호를 출력 ON 신호로, 입력 ON 신호에 가까운 전압의 신호를 출력 OFF 신호로 정의한다.
이와 같은 입출력 신호의 정의를 통해서도 도 5b와 동일한 NAND 논리회로의 진리값을 얻을 수 있다.
도 7c는 본 발명의 제7 실시예에 따른 NAND 논리회로에 대한 회로도로서, 도 5a의 설명부분에서 언급한 NAND 논리회로에 대한 회로도이다.
도 7c를 참조하면, 본 실시예의 논리회로는 도 5a의 출력단(500)으로 도 3a의 인버터 회로가 연결된다. 여기서 연결저항(620)이 도 3a의 저항(300)의 기능을 하고, 제3 MIT 소자(100-3)가 도 3a의 MIT 소자(100)의 기능을 하며, 새로운 출력 단자(600)가 NAND 논리회로의 출력단이 된다. 이와 같이 구성된 NAND 회로의 인버터 부분의 입력신호는 도 5b의 출력신호가 되고, 새로운 출력 단자(600)로 출력되 는 출력신호는 정확히 도 7b의 출력신호와 일치하게 된다.
도 7a의 논리회로는 1개의 MIT 소자 및 2개의 저항을 가지고 OR 논리회로가 구현될 수 있음을 보여주는데, 1개의 MIT 소자만이 필요하기 때문에 고집적도에 보다 유리한 면을 가진다. 한편, 도 7a 및 7c의 NAND 논리회로에 커패시터, 인덕터 또는 커패시터 및 인덕터를 포함될 수 있음은 물론이다. 또한, 앞서와 다른 입출력 신호의 정의를 가지고 NAND 논리회로를 구성할 수 있음은 물론이다.
이상에서 MIT 소자를 이용한 몇 종류의 논리회로에 대하여 설명하였다. 그러나 위에서 예시한 논리회로에 한정되지 않고 MIT 소자를 이용한 다른 구조의 다양한 논리회로들이 구성될 수 있음은 물론이다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 MIT 소자를 이용한 논리회로는 한두 개의 MIT 소자 및 저항을 이용하여 용이하게 다양한 논리회로의 구성을 가능케 한다.
한편, MIT 소자는 그 그 사이즈 및 전이 전압 등의 조절이 자유롭고, 다양한 재질을 이용하여 저가로 형성할 수 있으며, 또한 그 제조방법도 종래의 실리콘 반 도체 트랜지스터에 비해서 매우 간단하므로, 이러한 MIT 소자를 이용한 논리회로는 실리콘 반도체 기반의 논리회로에 비해서 구조, 생산 단가, 제조 공정 등 여러 가지 면에서 매우 유리한 장점을 가진다.

Claims (20)

  1. MIT(metal-insulator transition) 박막 및 상기 MIT 박막에 컨택하는 전극 박막을 구비하고 전이 전압(VT)에서 불연속 MIT가 일어나는 MIT 소자를 적어도 1개 구비한 MIT 소자부;
    상기 MIT 소자에 전원을 인가하는 전원을 적어도 1개 포함하는 전원부; 및
    상기 MIT 소자에 연결된 적어도 1개의 저항;을 포함하고,
    상기 전원을 통해 인가된 신호에 대하여 논리 연산된 신호가 출력되는 MIT 소자를 포함하는 논리회로.
  2. 제1 항에 있어서,
    상기 MIT 소자는 상기 MIT 박막의 상하로 상기 전극 박막이 컨택하는 수직형 또는 상기 MIT 박막의 양 측면으로 상기 전극 박막이 컨택하는 수평형으로 형성된 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  3. 제1 항에 있어서,
    상기 MIT 소자부는 상기 MIT 소자를 1개 구비하고 상기 전원부는 상기 전원을 1개 구비하며,
    상기 저항과 상기 MIT 소자는 직렬로 연결되고, 상기 저항으로 상기 전원이 연결되며 상기 MIT 소자로는 그라운드가 연결되며, 상기 저항과 상기 MIT 소자 사이에 출력 단자가 연결됨으로써,
    상기 논리회로는 상기 전원으로 인가된 신호를 인버팅하여 상기 출력 단자로 출력하는 인버터 논리회로 기능을 수행하는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  4. 제3 항에 있어서,
    상기 전원으로 인가되는 입력 온(ON) 신호는 상기 MIT 소자가 MIT를 일으킬 수 있는 문턱 전압 이상의 크기를 가지며, 상기 전원으로 인가되는 입력 오프(OFF) 신호는 상기 문턱 전압 미만의 크기를 가지는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  5. 제1 항에 있어서,
    상기 MIT 소자부는 병렬연결된 2개의 상기 MIT 소자를 구비하고 상기 전원부는 상기 MIT 소자 각각으로 연결되는 2개의 전원을 구비하며,
    상기 병렬 연결된 2개의 MIT 소자는 그라운드와 연결된 상기 저항에 직렬로 연결되며,
    상기 병렬 연결된 2개의 MIT 소자 및 상기 저항 사이에 출력 단자가 연결됨으로써,
    상기 논리회로는 상기 2개의 전원들로 인가된 신호들을 논리 합(OR)하여 상 기 출력 단자로 출력하는 OR 논리회로 기능을 수행하는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  6. 제5 항에 있어서,
    상기 각 전원으로 인가되는 입력 ON 신호는 상기 각 MIT 소자가 MIT를 일으킬 수 있는 문턱 전압 이상의 크기를 가지며, 상기 전원으로 인가되는 입력 OFF 신호는 상기 문턱 전압 미만의 크기를 가지는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  7. 제5 항에 있어서,
    상기 각각의 전원으로 입력 OFF 신호가 인가되는 경우에만 출력 단자로 출력 OFF 신호가 출력되는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  8. 제5 항에 있어서,
    상기 병렬 연결된 2개의 MIT 소자 및 상기 저항 사이에 연결 저항을 통해 그라운드와 연결된 인버터용 MIT 소자가 연결되며,
    상기 연결저항과 상기 인버터용 MIT 소자 사이에 제2 출력 단자가 연결됨으로써,
    상기 논리회로는 상기 2개의 전원에서 인가된 신호들을 부정 논리 합(NOR)하여 상기 제2 출력 단자로 출력하는 NOR 논리회로 기능을 수행할 수 있는 것을 특징 으로 하는 MIT 소자를 포함하는 논리회로.
  9. 제1 항에 있어서,
    상기 MIT 소자부는 병렬연결된 2개의 상기 MIT 소자를 구비하고 상기 전원부는 상기 MIT 소자 각각으로 연결되는 2개의 전원을 구비하며,
    상기 병렬 연결된 2개의 MIT 소자는 소정의 고정 전압(VP)으로 연결된 상기 저항에 직렬로 연결되며,
    상기 병렬 연결된 2개의 MIT 소자 및 상기 저항 사이에 출력 단자가 연결됨으로써,
    상기 논리회로는 상기 2개의 전원들로 인가된 신호들을 논리 곱(AND)하여 상기 출력 단자로 출력하는 AND 논리회로 기능을 수행하는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  10. 제9 항에 있어서,
    상기 각 전원으로 인가되는 입력 ON 신호는 상기 고정 전압(VP)보다는 크고 상기 고정 전압(VP)에서 전이 전압(VT)을 합한 전압보다는 작으며,
    상기 각 전원으로 인가되는 입력 OFF 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 작은 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  11. 제10 항에 있어서,
    상기 각 전원으로 입력 ON 신호를 인가되면 상기 각 MIT 소자는 절연체로 유지되어 상기 출력 단자로 고정 전압(VP)에 가까운 출력 ON 신호가 출력되며,
    상기 각 전원 중 적어도 하나의 전원에 입력 OFF 신호가 인가되면, 상기 입력 OFF 신호가 인가되는 상기 MIT 소자가 MIT를 일으킴으로써 상기 출력 단자로 상기 입력 OFF 신호에 가까운 출력 OFF 신호가 출력되는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  12. 제9 항에 있어서,
    상기 각 전원으로 인가되는 입력 ON 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다는 크고 상기 고정 전압(VP)보다는 작으며,
    상기 각 전원으로 인가되는 입력 OFF 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 작으며,
    상기 각 전원으로 입력 ON 신호를 인가되면 상기 각 MIT 소자는 절연체로 유지되어 상기 출력 단자로 상기 고정 전압(VP)에 가까운 출력 ON 신호가 출력되며,
    상기 각 전원 중 적어도 하나의 전원에 입력 OFF 신호가 인가되면, 상기 입력 OFF 신호가 인가되는 상기 MIT 소자가 MIT를 일으킴으로써 상기 출력 단자로 상 기 입력 OFF 신호에 가까운 출력 OFF 신호가 출력되는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  13. 제9 항에 있어서,
    상기 병렬 연결된 2개의 MIT 소자 및 상기 저항 사이에 연결 저항을 통해 그라운드와 연결된 인버터용 MIT 소자가 연결되며,
    상기 연결저항과 상기 인버터용 MIT 소자 사이에 제2 출력 단자가 연결됨으로써,
    상기 논리회로는 상기 2개의 전원에서 인가된 신호들을 부정 논리 곱(NAND)하여 상기 제2 출력 단자로 출력하는 NAND 논리회로 기능을 수행할 수 있는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  14. 제1 항에 있어서,
    상기 전원부는 병렬연결된 제1, 제2 및 제3 저항에 각각 연결된 제1, 제2 및 제3 전원을 구비하고 상기 MIT 소자부는 그라운드로 연결된 1개의 MIT 소자를 구비하며,
    상기 제1 및 제2 전원으로는 입력 신호가 인가되고, 제3 전원으로는 고정 전압(Vp)이 인가되며, 상기 제3 저항은 상기 제1 및 제 2 저항보다 저항값이 작으며,
    상기 MIT 소자는 상기 병렬연결된 저항들에 직렬연결되며,
    상기 병렬연결된 저항들과 상기 MIT 소자 사이에 출력 단자가 연결됨으로써,
    상기 논리회로는 상기 2개의 전원들로 인가된 신호들을 부정 논리 합(NOR)하여 상기 출력 단자로 출력하는 NOR 논리회로 기능을 수행하는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  15. 제14 항에 있어서,
    상기 제1 및 제2 전원으로 인가되는 입력 ON 신호는 상기 MIT 소자가 MIT를 일으킬 수 있는 문턱 전압 이상의 크기를 가지며, 상기 전원으로 인가되는 입력 OFF 신호는 상기 문턱 전압 미만의 크기를 가지며,
    상기 제1 및 제2 전원으로 입력 OFF 신호가 입력되는 경우 상기 출력 단자로 상기 고정 전압(Vp)에 가까운 출력 ON 신호가 출력되며, 상기 제1 및 제2 전원 중 적어도 하나에 입력 ON 신호가 입력되는 경우 상기 MIT 소자가 MIT를 일으켜 상기 출력 단자로 그라운드에 가까운 출력 OFF 신호가 출력되는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  16. 제1 항에 있어서,
    상기 전원부는 병렬연결된 2개 저항에 각각 연결된 2개의 전원을 구비하고 상기 MIT 소자부는 고정 전압(VP)로 연결된 1개의 MIT 소자를 구비하며,
    상기 MIT 소자는 상기 병렬 연결된 2개의 저항과 직렬로 연결되며,
    상기 병렬연결된 2개의 저항과 상기 MIT 소자 사이에 출력 단자가 연결됨으로써,
    상기 논리회로는 상기 2개의 전원에서 인가된 신호들을 부정 논리 곱(NAND)하여 상기 출력 단자는 NAND 논리회로 기능을 수행하는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  17. 제16 항에 있어서,
    상기 각 전원으로 인가되는 입력 ON 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 크고 상기 고정 전압(VP)보다는 작으며,
    상기 각 전원으로 인가되는 입력 OFF 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 작은 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  18. 제17 항에 있어서,
    상기 각 전원으로 입력 ON 신호가 인가되면 상기 MIT 소자는 절연체로 유지되어 상기 출력 단자로 상기 입력 ON 신호의 전압에 가까운 출력 OFF 신호가 출력되며,
    상기 각 전원 중 적어도 하나의 전원에 입력 OFF 신호가 인가되면, 상기 MIT 소자가 MIT를 일으킴으로써 상기 출력 단자로 상기 고정 전압(VP)에 가까운 출력 ON 신호가 출력되는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
  19. 제17 항에 있어서,
    상기 각 전원으로 인가되는 입력 ON 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 뺀 전압보다 크고 고정 전압(VP)보다는 작으며,
    상기 각 전원으로 인가되는 입력 OFF 신호는 상기 고정 전압(VP)에서 전이 전압(VT)을 합한 전압보다 크며,
    상기 각 전원으로 입력 ON 신호를 인가되면 상기 MIT 소자는 절연체로 유지되어 상기 출력 단자로 상기 입력 ON 신호에 가까운 출력 OFF 신호가 출력되며,
    상기 각 전원 중 적어도 하나의 전원에 입력 OFF 신호가 인가되면, 상기 MIT 소자가 MIT를 일으킴으로써 상기 출력 단자로 상기 고정 전압(VP)에 가까운 출력 ON 신호가 출력되는 것을 특징으로 하는 MIT 소자를 포함하는 논리회로.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859717B1 (ko) * 2007-05-07 2008-09-23 한국전자통신연구원 3 단자 ｍｉｔ 스위치, 그 스위치를 이용한 스위칭 시스템,및 그 스위치의 ｍｉｔ 제어방법
KR101109667B1 (ko) * 2008-12-22 2012-01-31 한국전자통신연구원 방열 성능이 향상된 전력 소자 패키지
US8525146B2 (en) 2010-12-06 2013-09-03 Hewlett-Packard Development Company, L.P. Electrical circuit component
KR101667097B1 (ko) 2011-06-28 2016-10-17 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 시프트 가능 메모리
EP2771885B1 (en) 2011-10-27 2021-12-01 Valtrus Innovations Limited Shiftable memory supporting atomic operation
CN103890856B (zh) 2011-10-27 2017-07-11 慧与发展有限责任合伙企业 支持内存储数据结构的可移位存储器
KR101634191B1 (ko) 2011-10-28 2016-07-08 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 금속-절연체 상전이 플립-플롭
US8854860B2 (en) 2011-10-28 2014-10-07 Hewlett-Packard Development Company, L.P. Metal-insulator transition latch
KR101660611B1 (ko) 2012-01-30 2016-09-27 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 워드 시프트 정적 랜덤 액세스 메모리(ws-sram)
US9542307B2 (en) 2012-03-02 2017-01-10 Hewlett Packard Enterprise Development Lp Shiftable memory defragmentation
US9431074B2 (en) 2012-03-02 2016-08-30 Hewlett Packard Enterprise Development Lp Shiftable memory supporting bimodal storage
HUP1200249A2 (hu) 2012-04-27 2014-02-28 Budapesti Mueszaki Es Gazdasagtudomanyi Egyetem Logikai elrendezés
US8669785B2 (en) 2012-07-31 2014-03-11 Hewlett-Packard Development Company, L.P. Logic circuits using neuristors
US9735766B2 (en) * 2015-07-31 2017-08-15 Arm Ltd. Correlated electron switch

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794739A (ja) * 1993-09-20 1995-04-07 Sony Corp 量子箱を有する電界効果トランジスタ及びその作製方法
KR100433623B1 (ko) 2001-09-17 2004-05-31 한국전자통신연구원 급격한 금속-절연체 상전이를 이용한 전계 효과 트랜지스터
KR100609699B1 (ko) 2004-07-15 2006-08-08 한국전자통신연구원 급격한 금속-절연체 전이 반도체 물질을 이용한 2단자반도체 소자 및 그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432521B2 (en) * 2003-03-07 2008-10-07 Sumitomo Electric Industries, Ltd. Logical operation element field emission emitter and logical operation circuit
KR100576703B1 (ko) * 2003-10-23 2006-05-03 한국전자통신연구원 금속-절연체 상전이 고속 스위칭 소자 및 그 제조 방법
US7247603B2 (en) 2003-10-23 2007-07-24 Star Cryoelectronics Charge dissipative dielectric for cryogenic devices
KR100576704B1 (ko) * 2003-11-06 2006-05-03 한국전자통신연구원 급격한 금속-절연체 상전이형 소자를 포함하는 전류제어회로
KR100640001B1 (ko) 2005-02-21 2006-11-01 한국전자통신연구원 급격한 ｍｉｔ 소자를 이용한 전기전자시스템 보호 회로 및그 회로를 포함한 전기전자시스템
KR100714125B1 (ko) * 2005-03-18 2007-05-02 한국전자통신연구원 급격한 ｍｉｔ 소자를 이용한 저전압 잡음 방지회로 및 그회로를 포함한 전기전자시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794739A (ja) * 1993-09-20 1995-04-07 Sony Corp 量子箱を有する電界効果トランジスタ及びその作製方法
KR100433623B1 (ko) 2001-09-17 2004-05-31 한국전자통신연구원 급격한 금속-절연체 상전이를 이용한 전계 효과 트랜지스터
KR100609699B1 (ko) 2004-07-15 2006-08-08 한국전자통신연구원 급격한 금속-절연체 전이 반도체 물질을 이용한 2단자반도체 소자 및 그 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Hall effect at a tunable metal-insulator transition (http://dyneslab.berkeley.edu/publications/031503.pdf;jsessionid=KONLEGKLNKHJ)

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